JPH1174349A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ＣＭＰ工程等での残渣起因の導通問題及びミス
アライメントによる導通問題を回避する。 【解決手段】基板１上に複数のゲート電極を形成し、こ
れらゲート電極の上面及び側面に絶縁膜３，３’を形成
し、層間絶縁膜４を堆積し、層間絶縁膜４に部分的に導
電性材料５を埋め込み、この導電性材料５及び層間絶縁
膜４表面をＣＭＰ法により平坦化し、導電性材料５の形
成された幅よりも小さい幅でその中心部を残してその周
辺部及び層間絶縁膜４をドライエッチングにより薄く
し、導電性材料５及び層間絶縁膜４上に層間絶縁膜６を
堆積し、層間絶縁膜６に導電性材料５と電気的に接続す
るように配線層７を部分的に埋め込み形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にＳＡＣプロセス後の配線層を形
成する場合に使用されるものである。

【０００２】

【従来の技術】１つのＭＯＳトランジスタと１つのキャ
パシタとによりメモリセルを構成するＤＲＡＭに代表さ
れる高集積半導体装置においては、最小加工寸法を微細
化することにより集積度を上げてきた。そして、さらな
る高集積化のために、パターニング間の合わせ精度に影
響を受けずに微細な素子を形成することが可能となる技
術として、様々な自己整合技術が開発されている。

【０００３】最近、ＤＲＡＭデバイスなどではトランジ
スタと配線層を結ぶコンタクトホールパターン形成にＳ
ＡＣ(Self Align Contact)と呼ばれるプロセスが使われ
始めている。これは、コンタクトホールパターンを設計
通りのトランジスタとの接地面積とアライメント精度で
安定して得るために用いられるプロセスであり、その製
造プロセスの一例を図４に示す。

【０００４】まず、薄いゲート酸化膜２ａが上面を覆う
Ｓｉからなる基板１上に、ｐｏｌｙ−Ｓｉ／ＷＳｉ等か
らなるゲート電極材料２ｂ，２ｃと、このゲート電極材
料２ｂ，２ｃの上面を覆うＳｉＮ等からなる絶縁膜３を
ＣＶＤ法等により堆積する。この後、例えばリソグラフ
ィ法とＲＩＥ（反応性イオンエッチング）等の異方性エ
ッチング技術を用いてゲート電極材料２ｂ，２ｃと絶縁
膜３を基板１が露出するまでエッチングしてゲート電極
を形成する。そして、この形成されたゲート電極の側壁
を覆うようにＳｉＮ等からなる絶縁膜３’をＣＶＤ法等
により堆積し、全面エッチバックを施して基板１を露出
し、ゲート電極材料２ｂ，２ｃおよび絶縁膜３の側壁に
絶縁膜３’を残存させる。

【０００５】次に、ＢＰＳＧ等からなる層間絶縁膜４を
堆積する（図４（ａ））。そして、コンタクトホール領
域を含みさらにゲート電極にオーバーラップするように
開口部が形成されたレジスト膜を形成し、例えばＲＩＥ
等の異方性エッチング技術によりこのレジスト膜をマス
クとして層間絶縁膜４をエッチングして基板１を露出
し、コンタクトホールを形成する。この後、レジスト膜
を除去した後にｐｏｌｙ−Ｓｉ等からなる導電性材料５
を埋め込み形成する。

【０００６】ここで、コンタクトホールを形成するとき
に、層間絶縁膜４のエッチング速度が絶縁膜３，３’の
エッチング速度よりも速くなるようにエッチング条件を
設定することにより、コンタクトホールのパターンがゲ
ート電極にオーバーラップしている場合にも、絶縁膜
３，３’がエッチングされることを防止することができ
る。従って、導電性材料５とゲート電極との短絡を防止
することができる。

【０００７】このように、ＳＡＣプロセスにおいては、
コンタクトホールパターンをプロセス上で許される限り
設計上の最小線幅より大きめのパターンサイズで露光で
きるという利点を生かして、コンタクトホールパターン
形成直後の配線層加工でも同様の断面構造をコンタクト
ホールパターンに持たせることができる。

【０００８】上記ＳＡＣプロセスでのコンタクトホール
パターンへの導電性材料５埋め込み後にＣＭＰプロセス
を用いて表面を平坦化する（図４（ｂ））。そして、平
坦化した層間絶縁膜４及び導電性材料５上に例えばＳｉ
Ｏ₂ 等の層間絶縁膜６を堆積する。そして、この層間絶
縁膜６をその下部の層間絶縁膜４が露出するように例え
ばＲＩＥ等のエッチング技術を用いて溝を掘り込む。そ
して、この形成された溝部にＷ等からなる配線層７を導
電性材料５と電気的に接続するように埋め込む。そし
て、この配線層７及び層間絶縁膜６をＣＭＰ法等により
平坦化して半導体装置が完成する（図４（ｃ））。

【０００９】上記導電性材料５及び層間絶縁膜４表面の
ＣＭＰの際、大きめのコンタクトホールパターンを露光
した場合には隣接するコンタクトホールパターンがより
近接するため、ＣＭＰ残渣による配線間導通問題がより
顕在化する。このＣＭＰ残渣による配線間導通を図５に
示す。図５において、ＣＭＰにより平坦化された導電性
材料５及び層間絶縁膜４表面には、その研磨の際に残渣
が生ずる。ここで、配線層７を挟んで堆積したＳｉＯ₂
等からなる層間絶縁膜６及びその直下に堆積したＢＰＳ
Ｇ等からなる層間絶縁膜４は絶縁性材料であるため導通
しないが、前述した残渣が矢印に示す部分に生じてお
り、この残渣の成分が研磨されたｐｏｌｙ−Ｓｉ等の導
電性材料５であると、配線層７間が導通する。

【００１０】一方、コンタクトホールパターン形成直後
の配線層露光の際のミスアライメントによる配線間導通
問題がパターンサイズの微細化と共により顕在化する。
このミスアライメントによる配線間導通を図６に示す。
図６に示すようにＣＭＰによる平坦化工程後の配線層７
の埋め込みはダマシンプロセス等が用いられるため、下
地パターンの形成工程と自己整合的ではない。ここで、
位置ずれにより配線層７がコンタクトホールパターンを
挟む層間絶縁膜４を跨ぐように形成された場合、配線層
７は両コンタクトホールパターンに埋め込まれた導電性
材料５により導通してしまう。

【００１１】

【発明が解決しようとする課題】上述したように従来の
半導体装置の製造方法では、導電性材料５の埋め込み後
にＣＭＰプロセスを使うが、その際のＣＭＰ残渣による
配線間導通問題が大きめのコンタクトホールパターンを
露光した場合にはコンタクトホールパターンがより近接
するためにより顕在化する。

【００１２】また、ＣＭＰによる平坦化工程後の配線層
７の埋め込みはダマシンプロセス等が用いられるため、
下地パターンと自己整合的でない。従って、位置ずれに
より配線層７がコンタクトホールパターンを挟む層間絶
縁膜４を跨ぐように形成された場合、配線層７は両コン
タクトホールパターンに埋め込まれた導電性材料５によ
り導通してしまう。この配線間導通問題はパターンサイ
ズの微細化と共により顕在化する。

【００１３】本発明は上記課題を解決するためになされ
たもので、その目的とするところは、例えばＣＭＰ工程
等での残渣起因の配線間導通及びミスアライメントによ
る配線間導通を回避することのできる半導体装置及びそ
の製造方法を提供することにある。

【００１４】

【課題を解決するための手段】本発明の請求項１に係る
半導体装置は、基板上に形成された第１の層間絶縁膜
と、この第１の層間絶縁膜に部分的に埋め込み形成さ
れ、周辺部がこの第１の層間絶縁膜と同一の膜厚を有
し、かつその中心部の膜厚が第１の層間絶縁膜よりも厚
く形成された接続電極と、この接続電極と前記第１の層
間絶縁膜上に形成された第２の層間絶縁膜と、この第２
の層間絶縁膜に部分的に埋め込み形成され、前記接続電
極と電気的に接続された配線層とを具備してなることを
特徴とする。

【００１５】本発明の請求項２に係る半導体装置の製造
方法は、第１の層間絶縁膜にコンタクトホール又は溝を
形成する工程と、第１の層間絶縁膜上及びそのコンタク
トホール又は溝内に導電膜を形成する工程と、前記導電
膜及び第１の層間絶縁膜を平坦化し、第１の層間絶縁膜
のコンタクト又は溝内に導電膜を残して接続電極を形成
する工程と、前記接続電極の形成された幅よりも小さい
幅でその中心部を残してその周辺部及び第１の層間絶縁
膜を薄くする工程と、前記接続電極及び前記第１の層間
絶縁膜上に第２の層間絶縁膜を堆積する工程と、前記第
２の層間絶縁膜に前記接続電極と電気的に接続するよう
に配線層を部分的に埋め込み形成する工程とを具備して
なることを特徴とする。

【００１６】また、本発明の請求項３に係る半導体装置
の製造方法は、基板上に複数のゲート電極を形成する工
程と、これらゲート電極の上面及び側面にゲート保護用
絶縁膜を形成する工程と、第１の層間絶縁膜を堆積する
工程と、この第１の層間絶縁膜に前記ゲート電極間でか
つゲート電極間距離よりも広い幅にコンタクトホールを
形成する工程と、このコンタクトホール内に接続電極を
埋め込み形成すると共に、この接続電極及び前記第１の
層間絶縁膜表面を平坦化する工程と、前記接続電極の形
成された幅よりも小さい幅でその中心部を残してその周
辺部及び前記第１の層間絶縁膜を薄くする工程と、前記
接続電極及び前記第１の層間絶縁膜上に第２の層間絶縁
膜を堆積する工程と、前記第２の層間絶縁膜に前記接続
電極と電気的に接続するように配線層を部分的に埋め込
み形成する工程とを具備してなることを特徴とする。

【００１７】また、本発明の請求項４に係る半導体装置
の製造方法は、請求項３記載の半導体製造方法におい
て、接続電極及び第１の層間絶縁膜を薄くする工程は、
接続電極の中心部を残してドライエッチングする工程で
あることを特徴とする。

【００１８】また、本発明の請求項５に係る半導体装置
の製造方法は、請求項３記載の半導体製造方法におい
て、接続電極及び第１の層間絶縁膜を薄くする工程は、
接続電極の周辺部及び第１の層間絶縁膜表面を湿式エッ
チングする工程であることを特徴とする。

【００１９】（作用）接地電極及び第１の層間絶縁膜表
面を平坦化する工程で、第１の層間絶縁膜表面に残渣が
生じる。この工程の後配線層を埋め込む前に、接続電極
の形成された幅よりも小さい幅でその中心部を残してそ
の周辺部及び第１の層間絶縁膜を薄くするため、その前
に行われる平坦化工程で第１の層間絶縁膜表面に生ずる
残渣により配線層同士が導通することがない。

【００２０】また、第１の層間絶縁膜を堆積し、この第
１の層間絶縁膜に部分的に接地電極を埋め込み形成する
工程と、その後の第２の層間絶縁膜を堆積し、この第２
の層間絶縁膜に配線層を部分的に埋め込み形成する工程
とは自己整合的でないのでミスアライメントが生じる。
しかしながら、接続電極の周辺部及び第１の層間絶縁膜
を薄くする工程により、接続電極とその後に形成される
配線層との距離が接続電極を薄くした分だけ離れるた
め、ミスアライメントによる導通問題が起こりにくい。

【００２１】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。 （第１実施形態）図１は、本発明の第１実施形態に係る
半導体装置の製造方法の工程を示す断面図である。ま
ず、図４（ａ）に示すように、薄いゲート酸化膜２ａが
上面を覆うＳｉからなる基板１上に、ｐｏｌｙ−Ｓｉ／
ＷＳｉ等からなるゲート電極材料２ｂ，２ｃとゲート電
極材料２ｂ，２ｃの上面を覆うＳｉＮ等からなる絶縁膜
３をＣＶＤ法等によりそれぞれ堆積する。この後、例え
ばリソグラフィ法とＲＩＥ（反応性イオンエッチング）
等の異方性エッチング技術を用いてゲート電極材料２
ｂ，２ｃと絶縁膜３をエッチングして複数のゲート電極
を形成する。そして、これら形成されたゲート電極の側
壁を覆うように、ＳｉＮ等からなる絶縁膜３’をＣＶＤ
法等により堆積し、全面エッチバックを施して基板１を
露出し、ゲート電極材料２ｂ，２ｃおよび絶縁膜３の側
壁に絶縁膜３’を残存させる。

【００２２】次に、ＢＰＳＧ等からなる層間絶縁膜４を
堆積する。そして、コンタクトホール領域を含みさらに
ゲート電極にオーバーラップするように開口部が形成さ
れたレジスト膜を形成し、例えばＲＩＥ等の異方性エッ
チング技術によりこのレジスト膜をマスクとして層間絶
縁膜４をエッチングして基板１を露出し、コンタクトホ
ールを形成する。この後、レジスト膜を除去した後に接
続電極となるｐｏｌｙ−Ｓｉ等の導電性材料５を形成す
る。そして、コンタクトホールパターンへの導電性材料
５埋め込み後にＣＭＰプロセスを用いて導電性材料５及
び層間絶縁膜４表面を平坦化し、コンタクトに導電性材
料５を残して接続電極を形成する（図４（ｂ））。

【００２３】ここで、コンタクトホールを形成するとき
に、層間絶縁膜４のエッチング速度が絶縁膜３，３’の
エッチング速度よりも速くなるようにエッチング条件を
設定することにより、コンタクトホールのパターンがゲ
ート電極にオーバーラップしている場合にも、絶縁膜
３’がエッチングされることを防止することができる。
このため、ゲート電極が絶縁膜３，３’により覆われた
構造のままとなり、導電性材料５とゲート電極との短絡
を防止することができる。ここまでは、従来の工程と同
様である。

【００２４】次に、形成されたコンタクトホールに合わ
せて、埋め込まれた導電性材料５の肩口を切り落とす。
具体的には、コンタクトホールパターンよりも小さくコ
ンタクトホールの中心部に遮光部を有するマスクパター
ンを用いて露光を行い、そのマスクパターンを残したま
ま例えばＲＩＥ法等によりドライエッチングする（図１
（ａ））。このエッチングにより、導電性材料５の中心
部はその周辺部及び層間絶縁膜４よりも膜厚が厚くな
る。

【００２５】そして、上記マスクパターンを取り除いた
後、ＳｉＯ₂ 等からなる層間絶縁膜６を堆積する。次
に、堆積した層間絶縁膜６上をＣＭＰ法等により平坦化
する（図１（ｂ））。そして、導電性材料５の中心部に
開口部を有するマスクパターンによりコンタクトホール
パターンに合わせて溝部を形成し、この溝部にＷ等から
なる配線層７を露光し、導電性材料５と電気的に接続す
るように埋め込む。そして、この配線層７及び層間絶縁
膜６表面をＣＭＰ法等により平坦化して半導体装置が完
成する（図１（ｃ））。

【００２６】このように、本実施形態ではコンタクトホ
ールパターンの肩口を切り落とすために専用のマスクに
よる露光工程とドライエッチングおよび層間絶縁膜の堆
積とその後のＣＭＰが追加される。以下、その具体的な
パターンサイズの一例を示す。

【００２７】最小デザインルールであるＬ／Ｓ＝０．２
／０．２μｍのＷＳｉ構造のゲート電極はpoly Si/WSi/
SiN=100/55/150 nm である。このゲート電極上に堆積す
る層間絶縁膜４はBPSG/TEOS=100/300 nmである。そし
て、デザインルール（設計では０．２μｍ径）より大き
めの０．３μｍ径のコンタクトホールパターンを開口す
る。

【００２８】また、コンタクトホールパターンよりも小
さくコンタクトホール直上に遮光部を有するマスクパタ
ーンは、セル領域などを対象とし、ゲート電極と同様Ｌ
／Ｓ＝０．２／０．２μｍである。このマスクパターン
を使ってコンタクトホールパターンに堆積した導電性材
料５の肩口は片側０．０５μｍであり、層間絶縁膜４を
深さ１００ｎｍ程度までエッチングする。その後は通常
のダマシンプロセス通り、再度上記コンタクトホールパ
ターンに合わせて配線層７を露光する。

【００２９】ここで、配線層７を形成する際に、ミスア
ライメントにより配線層７形成領域と導電性材料５形成
領域にずれが生じた場合を図２に示す。ＣＭＰによる平
坦化工程後の配線層７の埋め込みは上述したようにダマ
シンプロセスが用いられるため、下地パターンと自己整
合的でなく、図２に示すように配線層７が本来形成され
るべき導電性材料５上から横方向に一定距離ずれて形成
されることがある。このような位置ずれが生じた場合、
従来の半導体装置であれば、図６に示すように層間絶縁
膜４の形成幅よりも大きくずれた場合に隣接する配線層
７同士が導電性材料５により導通してしまう。

【００３０】一方、本実施形態に係る半導体装置により
同様の問題が生じた場合であれば、導電性材料５の肩口
が切り落とされているため、その切り落とされた分だけ
隣接する導電性材料５との距離が離れ、導通することは
ない。従って、プロセス上で許される限り設計上の最小
線幅より大きめのパターンサイズでコンタクトホールパ
ターンを露光することでより顕著になる配線層７の露光
の際のミスアライメントによる導通問題を解決できる。

【００３１】また、導電性材料５及び層間絶縁膜４の表
面のＣＭＰによる平坦化の際に生じるＣＭＰ残渣は、導
電性材料５の肩口を切り落とすドライエッチングの工程
で除去することができるので、ＣＭＰ工程での残渣起因
の配線間導通問題を回避できる。従って、プロセス上許
される限り設計上の最小線幅より大きめのパターンサイ
ズでコンタクトホールパターンを露光することでより顕
著になるＣＭＰ工程での残渣起因の導通問題を解決でき
る。

【００３２】このように、導電性材料５の肩口をドライ
エッチングにより切り落とすことにより、ＬＳＩ回路設
計で規定された微細コンタクトホールパターンの解像を
実現しながら、ＣＭＰ残渣による配線間導通問題や配線
層露光の際のミスアライメントによる配線間導通問題を
解消することができる。

【００３３】（第２実施形態）図３は本発明の第２実施
形態に係る半導体製造方法の工程を示す断面図である。
トランジスタに接地するコンタクトホールパターン形成
にＳＡＣ工程を利用するまでは前述の第１実施形態と同
様に行う（図４（ａ），（ｂ））。

【００３４】本実施形態では、導電性材料５を埋め込み
ＣＭＰ法により表面を平坦化した後、コンタクトホール
パターンの肩口を切り落とすために層間絶縁膜４とコン
タクトホールパターンに埋め込まれた導電性材料５の周
辺部の湿式エッチングが追加される（図３（ａ））。

【００３５】すなわち、最小デザインルールであるＬ／
Ｓ＝０．２／０．２μｍのＷＳｉ構造のゲート電極poly
Si/WSi/SiN=100/55/150 nm を形成後、層間絶縁膜BPSG
/TEOS =100/300 nm を堆積し、更に図４（ｂ）に示すよ
うにデザインルール( ０．２μｍ径) より大きめに開口
された０．３μｍ径のコンタクトホールパターンに接続
電極となるｐｏｌｙ−Ｓｉ等の導電性材料５を埋め込
み、ＣＭＰで平坦化する。

【００３６】従来プロセスではこの後上記コンタクトホ
ールパターンに合わせて配線層７をダマシンプロセスを
用いて形成するが（図４（ｃ））、本実施形態では例え
ば導電性材料５の中心部に酸化膜，窒化膜等のマスク１
１を形成し、配線層７露光前にＨＦ＋ＨＮＯ₃ ＋ＣＨ₃
ＣＯＯＨ混合液等のエッチング溶液で１分間、層間絶縁
膜４と導電性材料５の周辺部の両方を１００ｎｍ程度
（層間絶縁膜４換算、導電性材料５ではその肩口だけが
数１０ｎｍ程度）湿式エッチングする（図３（ａ））。

【００３７】そして、ＳｉＯ₂ 等からなる層間絶縁膜６
を堆積する。次に、堆積した層間絶縁膜６上をＣＭＰ法
等により平坦化する（図３（ｂ））。この平坦化された
表面に、コンタクトホールパターンに合わせて例えばＲ
ＩＥ等のエッチングにより溝部を掘り込む。そして、形
成された溝部にＷ等からなる配線層７を埋め込み、この
表面を例えばＣＭＰ法等により平坦化して半導体装置が
完成する（図３（ｃ））。

【００３８】ここで、配線層７を形成する際に、ミスア
ライメントにより配線層７形成領域と導電性材料５形成
領域にずれを生ずる場合がある。ＣＭＰによる層間絶縁
膜４及び導電性材料５平坦化工程後の配線層７の埋め込
みはダマシンプロセスが用いられるため、下地パターン
と自己整合的でない。従って、配線層７が本来形成され
るべき導電性材料５上から横方向に一定距離ずれて形成
された場合、従来の半導体装置であれば、図６に示すよ
うに層間絶縁膜４の形成幅よりも大きくずれた場合に隣
接する配線層７同士が導電性材料５により導通してしま
う。

【００３９】一方、本実施形態に係る半導体装置により
同様の問題が生じた場合では、導電性材料５の肩口が切
り落とされているため、その切り落とされた分導電性材
料５及び配線層７の距離が離れ、隣接する配線層７間は
導通しない。従って、プロセス上で許される限り設計上
の最小線幅より大きめのパターンサイズでコンタクトホ
ールパターンを露光することでより顕著になる配線層７
の露光の際のミスアライメントによる導通問題を解決で
きる。

【００４０】また、導電性材料５及び層間絶縁膜４の表
面のＣＭＰによる平坦化の際に生じるＣＭＰ残渣は、導
電性材料５の肩口を切り落とす湿式エッチングの工程で
除去することができるので、ＣＭＰ工程での残渣起因の
配線間導通問題を回避できる。従って、プロセス上許さ
れる限り設計上の最小線幅より大きめのパターンサイズ
でコンタクトホールパターンを露光することでより顕著
になるＣＭＰ工程での残渣起因の導通問題を解決でき
る。

【００４１】これにより、ＬＳＩ回路設計で規定された
微細コンタクトホールパターンの解像を実現しながら、
ＣＭＰ残渣による配線間導通問題や配線層露光の際のミ
スアライメントによる配線間導通問題を解消することが
できる。

【００４２】なお、上記第２実施形態においては層間絶
縁膜４と導電性材料５の周辺部を湿式エッチングして導
電性材料５の肩口を切り落とす際に、マスク１１を形成
して行う場合を示したが、マスク１１を用いずに導電性
材料５と層間絶縁膜４とのエッチング速度の差を利用し
て肩口を切り落とすことも、マスク１１を用いる場合に
比較して簡便なプロセスとして有効である。

【００４３】また、上記第１，第２実施形態において層
間絶縁膜４としてＢＰＳＧを用いる場合を示したが、Ｐ
ＳＧ膜、ＢＳＧ膜等を用いることも可能である。また、
コンタクトホールパターン形成後の配線層７埋め込みの
際に適用される場合を示したが、配線層埋め込み後のプ
ロセスにも適用できることは勿論である。

【００４４】さらに、ＣＭＰ法により層間絶縁膜４及び
導電性材料５表面を平坦化する場合を示したが、例えば
エッチバック等により表面を平坦化する場合であっても
本発明を適用可能であることは勿論である。

【００４５】

【発明の効果】以上説明したように本発明の半導体装置
及びその製造方法によれば、配線層を埋め込む前に、接
続電極の形成された幅よりも小さい幅で接続電極を残し
てそれ以外の部分の接続電極及び第１の層間絶縁膜を相
対的に下げるため、例えばその前に行われる平坦化工程
で生ずる残渣により配線層同士が導通することがない。

【００４６】また、上記接続電極及び第１の層間絶縁膜
を相対的に下げる工程により、接続電極とその後に形成
される配線層との距離が接続電極を相対的に下げた分だ
け離れるため、ミスアライメントによる配線間導通問題
が生じない。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る半導体装置の製造
方法の工程断面図。

【図２】同実施形態に係る半導体装置のミスアライメン
トを示す断面図。

【図３】本発明の第２実施形態に係る半導体装置の製造
方法の工程断面図。

【図４】従来の半導体装置の製造方法の工程断面図。

【図５】従来の半導体装置のＣＭＰ残渣による導通を示
す断面図。

【図６】従来の半導体装置のミスアライメントによる導
通を示す断面図。

【符号の説明】

１…基板 ２ａ…ゲート酸化膜 ２ｂ…ｐｏｌｙ−Ｓｉ ２ｃ…ＷＳｉ ３，３’…絶縁膜 ４，６…層間絶縁膜 ５…導電性材料 ７…配線層 １１…マスク

Claims (5)

【特許請求の範囲】
1. 【請求項１】 基板上に形成された第１の層間絶縁膜
   と、 この第１の層間絶縁膜に部分的に埋め込み形成され、周
   辺部がこの第１の層間絶縁膜と同一の膜厚を有し、かつ
   その中心部の膜厚が第１の層間絶縁膜よりも厚く形成さ
   れた接続電極と、 この接続電極と前記第１の層間絶縁膜上に形成された第
   ２の層間絶縁膜と、 この第２の層間絶縁膜に部分的に埋め込み形成され、前
   記接続電極と電気的に接続された配線層とを具備してな
   ることを特徴とする半導体装置。
2. 【請求項２】 第１の層間絶縁膜にコンタクトホール又
   は溝を形成する工程と、 第１の層間絶縁膜上及びそのコンタクトホール又は溝内
   に導電膜を形成する工程と、 前記導電膜及び第１の層間絶縁膜を平坦化し、第１の層
   間絶縁膜のコンタクト又は溝内に導電膜を残して接続電
   極を形成する工程と、 前記接続電極の形成された幅よりも小さい幅でその中心
   部を残してその周辺部及び第１の層間絶縁膜を薄くする
   工程と、 前記接続電極及び前記第１の層間絶縁膜上に第２の層間
   絶縁膜を堆積する工程と、 前記第２の層間絶縁膜に前記接続電極と電気的に接続す
   るように配線層を部分的に埋め込み形成する工程とを具
   備してなることを特徴とする半導体装置の製造方法。
3. 【請求項３】 基板上に複数のゲート電極を形成する工
   程と、 これらゲート電極の上面及び側面にゲート保護用絶縁膜
   を形成する工程と、 第１の層間絶縁膜を堆積する工程と、 この第１の層間絶縁膜に前記ゲート電極間でかつゲート
   電極間距離よりも広い幅にコンタクトホールを形成する
   工程と、 このコンタクトホール内に接続電極を埋め込み形成する
   と共に、接続電極及び第１の層間絶縁膜表面を平坦化す
   る工程と、 前記接続電極の形成された幅よりも小さい幅でその中心
   部を残してその周辺部及び前記第１の層間絶縁膜を薄く
   する工程と、 前記接続電極及び前記第１の層間絶縁膜上に第２の層間
   絶縁膜を堆積する工程と、 前記第２の層間絶縁膜に前記接続電極と電気的に接続す
   るように配線層を部分的に埋め込み形成する工程とを具
   備してなることを特徴とする半導体装置の製造方法。
4. 【請求項４】 請求項３記載の半導体製造方法におい
   て、接続電極及び第１の層間絶縁膜を薄くする工程は、
   接続電極の中心部を残してドライエッチングする工程で
   あることを特徴とする半導体装置の製造方法。
5. 【請求項５】 請求項３記載の半導体製造方法におい
   て、接続電極及び第１の層間絶縁膜を薄くする工程は、
   接続電極の周辺部及び第１の層間絶縁膜表面を湿式エッ
   チングする工程であることを特徴とする半導体装置の製
   造方法。