JPH1168801A - 信号処理回路 - Google Patents
信号処理回路Info
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- JPH1168801A JPH1168801A JP9219622A JP21962297A JPH1168801A JP H1168801 A JPH1168801 A JP H1168801A JP 9219622 A JP9219622 A JP 9219622A JP 21962297 A JP21962297 A JP 21962297A JP H1168801 A JPH1168801 A JP H1168801A
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- signal processing
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/40052—High-speed IEEE 1394 serial bus
- H04L12/40117—Interconnection of audio or video/imaging devices
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0632—Synchronisation of packets and cells, e.g. transmission of voice via a packet network, circuit emulation service [CES]
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/64—Hybrid switching systems
- H04L12/6418—Hybrid transport
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
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- Computer Hardware Design (AREA)
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- Communication Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【課題】シリアルインタフェースバスを効率良く使用す
ることができる信号処理回路を提供する。 【解決手段】トランスポートストリームパケットを送信
する場合には、入力されるストリームパケットが入力レ
ートに応じてあらかじめ設定された分割数、または合成
数に基づいて分割または合成するとともにシリアルイン
タフェースバスにおけるジッタを抑制し、受信側のデー
タ出力時間を決定するタイムスタンプを付加してシリア
ルインタフェースバスＢＳに送出する送信処理回路１０
６，１０７、リンクコア１０１を設ける。これにより、
通信に必要な帯域を抑えることができ、シリアルバスＢ
Ｓの帯域を効率良く使用することができる。
ることができる信号処理回路を提供する。 【解決手段】トランスポートストリームパケットを送信
する場合には、入力されるストリームパケットが入力レ
ートに応じてあらかじめ設定された分割数、または合成
数に基づいて分割または合成するとともにシリアルイン
タフェースバスにおけるジッタを抑制し、受信側のデー
タ出力時間を決定するタイムスタンプを付加してシリア
ルインタフェースバスＢＳに送出する送信処理回路１０
６，１０７、リンクコア１０１を設ける。これにより、
通信に必要な帯域を抑えることができ、シリアルバスＢ
Ｓの帯域を効率良く使用することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルシリア
ルインタフェースに用いられる信号処理回路に関するも
のである。
ルインタフェースに用いられる信号処理回路に関するも
のである。
【０００２】
【従来の技術】近年、マルチメディア・データ転送のた
めのインタフェースとして、高速データ転送、リアルタ
イム転送を実現するＩＥＥＥ（The Institute of Elect
ricaland Electronic Engineers) １３９４、Ｈｉｇｈ
Ｐｅｒｆｏｒｍａｎｃｅ Ｓｅｒｉａｌ Ｂｕｓが規
格化された。
めのインタフェースとして、高速データ転送、リアルタ
イム転送を実現するＩＥＥＥ（The Institute of Elect
ricaland Electronic Engineers) １３９４、Ｈｉｇｈ
Ｐｅｒｆｏｒｍａｎｃｅ Ｓｅｒｉａｌ Ｂｕｓが規
格化された。
【０００３】このＩＥＥＥ１３９４シリアルインタフェ
ースのデータ転送には、従来のRequest,Acknowledge の
要求、受信確認を行うアシンクロナス（Asynchronous)
転送と、あるノードから１２５μｓに１回必ずデータが
送られるアイソクロナス(Isochronous) 転送がある。
ースのデータ転送には、従来のRequest,Acknowledge の
要求、受信確認を行うアシンクロナス（Asynchronous)
転送と、あるノードから１２５μｓに１回必ずデータが
送られるアイソクロナス(Isochronous) 転送がある。
【０００４】このように、２つの転送モードを有するＩ
ＥＥＥ１３９４シリアルインタフェースでのデータは、
パケット単位で転送が行われる。
ＥＥＥ１３９４シリアルインタフェースでのデータは、
パケット単位で転送が行われる。
【０００５】図８は、アイソクロナス通信における１ソ
ースパケットのバイトサイズを示す図である。図８
（Ａ）はＤＶＢ(Digital Video Broadcast) 仕様時、図
８（Ｂ）はＤＳＳ(Digital Satelite System) 仕様時の
パケットサイズを示している。
ースパケットのバイトサイズを示す図である。図８
（Ａ）はＤＶＢ(Digital Video Broadcast) 仕様時、図
８（Ｂ）はＤＳＳ(Digital Satelite System) 仕様時の
パケットサイズを示している。
【０００６】ＤＶＢ仕様時のソースパケットサイズは、
図８（Ａ）に示すように、４バイトのソースパケットヘ
ッダ（ＳＰＨ；Source Packet Header）と１８８バイト
のデータの１９２バイトである。
図８（Ａ）に示すように、４バイトのソースパケットヘ
ッダ（ＳＰＨ；Source Packet Header）と１８８バイト
のデータの１９２バイトである。
【０００７】これに対して、ＤＳＳ仕様時のソースパケ
ットサイズは、図８（Ｂ）に示すように、４バイトのソ
ースパケットヘッダ（ＳＰＨ）、１０バイトの付加デー
タ、および１３０バイトのデータの１４４バイトであ
る。付加バイトはソースパケットヘッダとデータとの間
に挿入される。なお、ＩＥＥＥ１３９４規格では、取り
扱う最小データの単位は１クワドレット(quadlet)（＝
４バイト＝３２ビット）であるため、トランスポートス
トリームデータと付加データの合計が３２ビット単位で
構成できる設定であることが必要である。ただし、デフ
ォルトでは付加バイトなしで設定される。
ットサイズは、図８（Ｂ）に示すように、４バイトのソ
ースパケットヘッダ（ＳＰＨ）、１０バイトの付加デー
タ、および１３０バイトのデータの１４４バイトであ
る。付加バイトはソースパケットヘッダとデータとの間
に挿入される。なお、ＩＥＥＥ１３９４規格では、取り
扱う最小データの単位は１クワドレット(quadlet)（＝
４バイト＝３２ビット）であるため、トランスポートス
トリームデータと付加データの合計が３２ビット単位で
構成できる設定であることが必要である。ただし、デフ
ォルトでは付加バイトなしで設定される。
【０００８】図９は、ＩＥＥＥ１３９４規格のアイソク
ロナス通信でデータを送信させるときの元のデータと、
実際に送信されるパケットとの対応関係の一例を示す図
である。
ロナス通信でデータを送信させるときの元のデータと、
実際に送信されるパケットとの対応関係の一例を示す図
である。
【０００９】図９に示すように、元のデータであるソー
スパケットは、４バイトのソースパケットヘッダと、デ
ータ長を調整するためのパディングデータを付加された
後、所定の数のデータブロックに分割される。なお、パ
ケットを転送するときのデータの単位が１クワドレット
（４バイト）であることから、データブロックや各種ヘ
ッダなどのバイト長は、全て４の倍数に設定される。
スパケットは、４バイトのソースパケットヘッダと、デ
ータ長を調整するためのパディングデータを付加された
後、所定の数のデータブロックに分割される。なお、パ
ケットを転送するときのデータの単位が１クワドレット
（４バイト）であることから、データブロックや各種ヘ
ッダなどのバイト長は、全て４の倍数に設定される。
【００１０】図１０は、ソースパケットヘッダのフォー
マットを示す図である。図１０に示すように、ソースパ
ケットヘッダのうち、２５ビットには、たとえば上述し
たＤＶＢ方式等のディジタル衛星放送等で利用されてい
るＭＰＥＧ(Moving Picture Experts Group)−ＴＳ(Tra
nsport Stream)データをアイソクロナス通信で送信する
ときに、ジッタを抑制するために利用されるタイムスタ
ンプ(Time Stamp)が書き込まれる。
マットを示す図である。図１０に示すように、ソースパ
ケットヘッダのうち、２５ビットには、たとえば上述し
たＤＶＢ方式等のディジタル衛星放送等で利用されてい
るＭＰＥＧ(Moving Picture Experts Group)−ＴＳ(Tra
nsport Stream)データをアイソクロナス通信で送信する
ときに、ジッタを抑制するために利用されるタイムスタ
ンプ(Time Stamp)が書き込まれる。
【００１１】そして、このようなパケットヘッダやＣＩ
Ｐ(Common Isochronous Packet) ヘッダ等のデータが、
所定の数のデータブロックに付加されることによりパケ
ットが生成される。
Ｐ(Common Isochronous Packet) ヘッダ等のデータが、
所定の数のデータブロックに付加されることによりパケ
ットが生成される。
【００１２】図１１はアイソクロナス通信用パケットの
基本構成例を示す図である。図１１に示すように、アイ
ソクロナス通信のパケットは、第１クワドレットが１３
９４ヘッダ(Header)、第２クワドレットがヘッダＣＲＣ
(Header-CRC)、第３クワドレットがＣＩＰヘッダ１（CI
P-Header1)、第４クワドレットがＣＩＰヘッダ２（CIP-
Header2)、第５クワドレットがソースパケットヘッダ
（ＳＰＨ）で、第６クワドレット以降がデータ領域であ
る。そして、最後のクワドレットがデータＣＲＣ(Data-
CRC)である。
基本構成例を示す図である。図１１に示すように、アイ
ソクロナス通信のパケットは、第１クワドレットが１３
９４ヘッダ(Header)、第２クワドレットがヘッダＣＲＣ
(Header-CRC)、第３クワドレットがＣＩＰヘッダ１（CI
P-Header1)、第４クワドレットがＣＩＰヘッダ２（CIP-
Header2)、第５クワドレットがソースパケットヘッダ
（ＳＰＨ）で、第６クワドレット以降がデータ領域であ
る。そして、最後のクワドレットがデータＣＲＣ(Data-
CRC)である。
【００１３】１３９４ヘッダは、データ長を表すdata-l
ength 、このパケット転送されるチャネルの番号（０〜
６３のいずれか）を示すchannel 、処理のコードを表す
tcode 、および各アプリケーションで規定される同期コ
ードｓｙにより構成されている。ヘッダＣＲＣは、パケ
ットヘッダの誤り検出符号である。
ength 、このパケット転送されるチャネルの番号（０〜
６３のいずれか）を示すchannel 、処理のコードを表す
tcode 、および各アプリケーションで規定される同期コ
ードｓｙにより構成されている。ヘッダＣＲＣは、パケ
ットヘッダの誤り検出符号である。
【００１４】ＣＩＰヘッダ１は、送信ノード番号のため
のＳＩＤ(Source node ID)領域、データブロックの長さ
のためのＤＢＳ(Data Block Size) 領域、パケット化に
おけるデータの分割数のためのＦＮ(Fraction Number)
領域、パディングデータのクワドレット数のためのＱＰ
Ｃ(Quadlet Padding Count) 領域、ソースパケットヘッ
ダの有無を表すフラグのためのＳＰＨ領域、アイソクロ
ナスパケットの数を検出するカウンタのためのＤＢＣ
（Data Block Continuty Counter）領域により構成され
ている。なお、ＤＢＳ領域は、１アイソクロナスパケッ
トで転送するクワドレット数を表す。
のＳＩＤ(Source node ID)領域、データブロックの長さ
のためのＤＢＳ(Data Block Size) 領域、パケット化に
おけるデータの分割数のためのＦＮ(Fraction Number)
領域、パディングデータのクワドレット数のためのＱＰ
Ｃ(Quadlet Padding Count) 領域、ソースパケットヘッ
ダの有無を表すフラグのためのＳＰＨ領域、アイソクロ
ナスパケットの数を検出するカウンタのためのＤＢＣ
（Data Block Continuty Counter）領域により構成され
ている。なお、ＤＢＳ領域は、１アイソクロナスパケッ
トで転送するクワドレット数を表す。
【００１５】ＣＩＰヘッダ２は、転送されるデータの種
類を表す信号フォーマットのためのＦＭＴ領域、および
信号フォーマットに対応して利用されるＦＤＦ(Format
Dependent Field)領域により構成されている。
類を表す信号フォーマットのためのＦＭＴ領域、および
信号フォーマットに対応して利用されるＦＤＦ(Format
Dependent Field)領域により構成されている。
【００１６】ＳＰＨヘッダは、トランスポートストリー
ムパケットが到着した順に固定の遅延値を加えた値が設
定されるタイムスタンプ領域を有している。また、デー
タＣＲＣは、データフィールドの誤り検出符号である。
ムパケットが到着した順に固定の遅延値を加えた値が設
定されるタイムスタンプ領域を有している。また、デー
タＣＲＣは、データフィールドの誤り検出符号である。
【００１７】上述した構成を有するパケットの送受信を
行うＩＥＥＥ１３９４シリアルインタフェースの信号処
理回路は、主としてＩＥＥＥ１３９４シリアルバスを直
接ドライブするフィジカル・レイヤ回路と、フィジカル
・レイヤ回路のデータ転送をコントロールするリンク・
レイヤ回路とにより構成される。
行うＩＥＥＥ１３９４シリアルインタフェースの信号処
理回路は、主としてＩＥＥＥ１３９４シリアルバスを直
接ドライブするフィジカル・レイヤ回路と、フィジカル
・レイヤ回路のデータ転送をコントロールするリンク・
レイヤ回路とにより構成される。
【００１８】
【発明が解決しようとする課題】上述したＩＥＥＥ１３
９４シリアルインタフェースにおけるアイソクロナス通
信系では、たとえば図１２に示すように、アプリケーシ
ョン側であるＭＰＥＧトランスポータ(Transporter) １
にリンク・レイヤ回路２が接続され、リンク・レイヤ回
路２はフィジカル・レイヤ回路３を介してシリアルイン
タフェースバスＢＳに接続されている。そして、ＩＥＥ
Ｅ１３９４シリアルインタフェースのデータ転送では、
送信データおよび受信データは一旦リンク・レイヤ回路
２に設けられたＦＩＦＯ（First-In First-Out）メモリ
（以下、単にＦＩＦＯという）等の記憶装置に格納され
る。実際には、アシンクロナスパケット用ＦＩＦＯとア
イソクロナスパケット用ＦＩＦＯとは別個に設けられ
る。
９４シリアルインタフェースにおけるアイソクロナス通
信系では、たとえば図１２に示すように、アプリケーシ
ョン側であるＭＰＥＧトランスポータ(Transporter) １
にリンク・レイヤ回路２が接続され、リンク・レイヤ回
路２はフィジカル・レイヤ回路３を介してシリアルイン
タフェースバスＢＳに接続されている。そして、ＩＥＥ
Ｅ１３９４シリアルインタフェースのデータ転送では、
送信データおよび受信データは一旦リンク・レイヤ回路
２に設けられたＦＩＦＯ（First-In First-Out）メモリ
（以下、単にＦＩＦＯという）等の記憶装置に格納され
る。実際には、アシンクロナスパケット用ＦＩＦＯとア
イソクロナスパケット用ＦＩＦＯとは別個に設けられ
る。
【００１９】ところで、上述したように通常のＭＰＥＧ
のトランスポートストリームデータの１ソースパケット
を分割して送信することがある。しかし、現在のＩＥＥ
Ｅ１３９４シリアルインタフェースの信号処理回路で
は、１ソースパケットを分割あるいは複数のソースパケ
ットを連結して送信する処理系システムが確立されてい
ない。
のトランスポートストリームデータの１ソースパケット
を分割して送信することがある。しかし、現在のＩＥＥ
Ｅ１３９４シリアルインタフェースの信号処理回路で
は、１ソースパケットを分割あるいは複数のソースパケ
ットを連結して送信する処理系システムが確立されてい
ない。
【００２０】たとえば、現在のシステムでは、図１３に
示すように、送信データがある場合にはデータの送信を
行うが、送信データがない場合には送信側はシリアルバ
スに対してアイドル(Idle)状態になる。ただし、送信側
がアイドル状態にあったとしても最大ピーク時の帯域を
確保しなければならないため、他のノードの送信系が使
用することができない。
示すように、送信データがある場合にはデータの送信を
行うが、送信データがない場合には送信側はシリアルバ
スに対してアイドル(Idle)状態になる。ただし、送信側
がアイドル状態にあったとしても最大ピーク時の帯域を
確保しなければならないため、他のノードの送信系が使
用することができない。
【００２１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、シリアルインタフェースバスを
効率良く使用することができる信号処理回路を提供する
ことにある。
のであり、その目的は、シリアルインタフェースバスを
効率良く使用することができる信号処理回路を提供する
ことにある。
【００２２】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、自ノードとシリアルインタフェースバス
を介して接続された他ノード間でパケットの送信を行う
信号処理回路であって、入力されるストリームパケット
を入力レートに応じてあらかじめ設定された分割数に基
づいて分割して上記シリアルインタフェースバスに送出
するデータ処理回路を有する。
め、本発明は、自ノードとシリアルインタフェースバス
を介して接続された他ノード間でパケットの送信を行う
信号処理回路であって、入力されるストリームパケット
を入力レートに応じてあらかじめ設定された分割数に基
づいて分割して上記シリアルインタフェースバスに送出
するデータ処理回路を有する。
【００２３】また、本発明は、自ノードとシリアルイン
タフェースバスを介して接続された他ノード間でパケッ
トの送信を行う信号処理回路であって、入力されるスト
リームパケットを入力レートに応じてあらかじめ設定さ
れた合成数に基づいて合成して上記シリアルインタフェ
ースバスに送出するデータ処理回路を有する。
タフェースバスを介して接続された他ノード間でパケッ
トの送信を行う信号処理回路であって、入力されるスト
リームパケットを入力レートに応じてあらかじめ設定さ
れた合成数に基づいて合成して上記シリアルインタフェ
ースバスに送出するデータ処理回路を有する。
【００２４】また、本発明は、自ノードとシリアルイン
タフェースバスを介して接続された他ノード間でパケッ
トの送信を行う信号処理回路であって、入力されるスト
リームパケットを入力レートに応じてあらかじめ設定さ
れた分割数、または合成数に基づいて分割または合成し
て上記シリアルインタフェースバスに送出するデータ処
理回路を有する。
タフェースバスを介して接続された他ノード間でパケッ
トの送信を行う信号処理回路であって、入力されるスト
リームパケットを入力レートに応じてあらかじめ設定さ
れた分割数、または合成数に基づいて分割または合成し
て上記シリアルインタフェースバスに送出するデータ処
理回路を有する。
【００２５】また、本発明では、各送信パケットに、シ
リアルインタフェースバスにおけるジッタを抑制し、受
信側のデータ出力時間を決定するタイムスタンプを付加
する手段を有する。
リアルインタフェースバスにおけるジッタを抑制し、受
信側のデータ出力時間を決定するタイムスタンプを付加
する手段を有する。
【００２６】本発明によれば、データ処理回路におい
て、たとえばトランスポートストリームパケットを送信
する場合には、入力されるストリームパケットが入力レ
ートに応じてあらかじめ設定された分割数、または合成
数に基づいて分割または合成されてシリアルインタフェ
ースバスに送出される。これらの分割数、または合成数
は、ストリームのピークレートに応じて設定される。ま
た、シリアルインタフェースバスに送出される各パケッ
トには、シリアルインタフェースバスにおけるジッタを
抑制し、受信側のデータ出力時間を決定するタイムスタ
ンプが付加される。
て、たとえばトランスポートストリームパケットを送信
する場合には、入力されるストリームパケットが入力レ
ートに応じてあらかじめ設定された分割数、または合成
数に基づいて分割または合成されてシリアルインタフェ
ースバスに送出される。これらの分割数、または合成数
は、ストリームのピークレートに応じて設定される。ま
た、シリアルインタフェースバスに送出される各パケッ
トには、シリアルインタフェースバスにおけるジッタを
抑制し、受信側のデータ出力時間を決定するタイムスタ
ンプが付加される。
【００２７】
【発明の実施の形態】第１実施形態 図１は、ＩＥＥＥ１３９４シリアルインタフェースに適
用される本発明に係るＭＰＥＧ用信号処理回路の一実施
形態を示すブロック構成図である。
用される本発明に係るＭＰＥＧ用信号処理回路の一実施
形態を示すブロック構成図である。
【００２８】この信号処理回路は、リンク・レイヤ回路
１０、フィジカル・レイヤ回路２０、ホストコンピュー
タとしてのＣＰＵ３０により構成されている。また、４
０はＭＰＥＧトランスポータを示している。
１０、フィジカル・レイヤ回路２０、ホストコンピュー
タとしてのＣＰＵ３０により構成されている。また、４
０はＭＰＥＧトランスポータを示している。
【００２９】リンク・レイヤ回路１０は、ＣＰＵ３０の
制御の下、アシンクロナス転送およびアイソクロナス転
送の制御、並びにフィジカル・レイヤ回路２０の制御を
行う。具体的には、図１に示すように、リンクコア(Lin
k Core))１０１、ホストインタフェース回路（Host I/
F）１０２、アプリケーションインタフェース回路（API
/F) １０３、送信用ＦＩＦＯ（AT-FIFO)１０４ａ、受信
用ＦＩＦＯ（AR-FIFO)１０４ｂからなるアシンクロナス
通信用ＦＩＦＯ１０４、セルフＩＤ用リゾルバ(Resolve
r)１０５、アイソクロナス通信用送信前処理回路(TXPR
E) １０６、アイソクロナス通信用送信後処理回路(TXPR
O) １０７、アイソクロナス通信用受信前処理回路(RXIP
RE)１０８、アイソクロナス通信用受信後処理回路(RXIP
RO)１０９、アイソクロナス通信用ＦＩＦＯ(I-FIFO)１
１０、およびコンフィギュレーションレジスタ（Config
uration Register、以下ＣＦＲという）１１１により構
成されている。
制御の下、アシンクロナス転送およびアイソクロナス転
送の制御、並びにフィジカル・レイヤ回路２０の制御を
行う。具体的には、図１に示すように、リンクコア(Lin
k Core))１０１、ホストインタフェース回路（Host I/
F）１０２、アプリケーションインタフェース回路（API
/F) １０３、送信用ＦＩＦＯ（AT-FIFO)１０４ａ、受信
用ＦＩＦＯ（AR-FIFO)１０４ｂからなるアシンクロナス
通信用ＦＩＦＯ１０４、セルフＩＤ用リゾルバ(Resolve
r)１０５、アイソクロナス通信用送信前処理回路(TXPR
E) １０６、アイソクロナス通信用送信後処理回路(TXPR
O) １０７、アイソクロナス通信用受信前処理回路(RXIP
RE)１０８、アイソクロナス通信用受信後処理回路(RXIP
RO)１０９、アイソクロナス通信用ＦＩＦＯ(I-FIFO)１
１０、およびコンフィギュレーションレジスタ（Config
uration Register、以下ＣＦＲという）１１１により構
成されている。
【００３０】図１の回路おいて、ホストインタフェース
回路１０２、アシンクロナス通信の送信用ＦＩＦＯ１０
４ａ、受信用ＦＩＦＯ１０４ｂおよびリンクコア１０１
によりアシンクロナス通信系回路が構成される。そし
て、アプリケーションインタフェース回路１０３、送信
前処理回路１０６、送信後処理回路１０７、受信前処理
回路１０８、受信後処理回路１０９、ＦＩＦＯ１１０お
よびリンクコア１０１によりアイソクロナス通信系回路
が構成される。
回路１０２、アシンクロナス通信の送信用ＦＩＦＯ１０
４ａ、受信用ＦＩＦＯ１０４ｂおよびリンクコア１０１
によりアシンクロナス通信系回路が構成される。そし
て、アプリケーションインタフェース回路１０３、送信
前処理回路１０６、送信後処理回路１０７、受信前処理
回路１０８、受信後処理回路１０９、ＦＩＦＯ１１０お
よびリンクコア１０１によりアイソクロナス通信系回路
が構成される。
【００３１】リンクコア１０１は、アシンクロナス通信
用パケットおよびアイソクロナス通信用パケットの送信
回路、受信回路、これらパケットのＩＥＥＥ１３９４シ
リアルバスＢＳを直接ドライブするフィジカル・レイヤ
回路２０とのインタフェース回路、１２５μｓ毎にリセ
ットされるサイクルタイマ、サイクルモニタやＣＲＣ回
路から構成されている。そして、たとえばサイクルタイ
マ等の時間データ等はＣＦＲ１１１を通してアイソクロ
ナス通信系処理回路に供給される。
用パケットおよびアイソクロナス通信用パケットの送信
回路、受信回路、これらパケットのＩＥＥＥ１３９４シ
リアルバスＢＳを直接ドライブするフィジカル・レイヤ
回路２０とのインタフェース回路、１２５μｓ毎にリセ
ットされるサイクルタイマ、サイクルモニタやＣＲＣ回
路から構成されている。そして、たとえばサイクルタイ
マ等の時間データ等はＣＦＲ１１１を通してアイソクロ
ナス通信系処理回路に供給される。
【００３２】ホストインタフェース回路１０２は、主と
してホストコンピュータとしてのＣＰＵ３０と送信用Ｆ
ＩＦＯ１０４ａ、受信用ＦＩＦＯ１０４ｂとのアシンク
ロナス通信用パケットの書き込み、読み出し等の調停、
並びに、ＣＰＵ３０とＣＦＲ１１１との各種データの送
受信の調停を行う。たとえばＣＰＵ３０からは、アイソ
クロナス通信用パケットのＳＰＨ（ソースパケットヘッ
ダ）に設定されるタイムスタンプ用遅延時間Txdelay が
ホストインタフェース回路１０２を通してＣＦＲ１１１
にセットされる。
してホストコンピュータとしてのＣＰＵ３０と送信用Ｆ
ＩＦＯ１０４ａ、受信用ＦＩＦＯ１０４ｂとのアシンク
ロナス通信用パケットの書き込み、読み出し等の調停、
並びに、ＣＰＵ３０とＣＦＲ１１１との各種データの送
受信の調停を行う。たとえばＣＰＵ３０からは、アイソ
クロナス通信用パケットのＳＰＨ（ソースパケットヘッ
ダ）に設定されるタイムスタンプ用遅延時間Txdelay が
ホストインタフェース回路１０２を通してＣＦＲ１１１
にセットされる。
【００３３】さらに、ＣＰＵ３０からは入力されるトラ
ンスポートストリームパケットを入力レートに応じて、
分割または合成したものをアイソクロナスパケットとし
て送信するために、あらかじめストリームのピークレー
トに応じて設定されている分割数、または合成数がホス
トインタフェース回路１０２を通してＣＦＲ１１１にセ
ットされる。
ンスポートストリームパケットを入力レートに応じて、
分割または合成したものをアイソクロナスパケットとし
て送信するために、あらかじめストリームのピークレー
トに応じて設定されている分割数、または合成数がホス
トインタフェース回路１０２を通してＣＦＲ１１１にセ
ットされる。
【００３４】具体的には、ＣＦＲ１１１のＮＯＤＢレジ
スタに分割数が設定され、ＮＯＳＰレジスタに合成数が
設定される。図２は、ＤＶＢ仕様時の送信可能なトラン
スポートストリームデータのデータレートとＮＯＤＢレ
ジスタに設定される分割数およびＮＯＳＰレジスタに設
定される合成数、並びに送信データ数（ブロックまたは
パケット数）との対応関係を示す図である。また、図３
は、ＤＳＳ仕様時の送信可能なトランスポートストリー
ムデータのデータレートとＮＯＤＢレジスタに設定され
る分割数およびＮＯＳＰレジスタに設定される合成数、
並びに送信データ数（ブロックまたはパケット数）との
対応関係を示す図である。
スタに分割数が設定され、ＮＯＳＰレジスタに合成数が
設定される。図２は、ＤＶＢ仕様時の送信可能なトラン
スポートストリームデータのデータレートとＮＯＤＢレ
ジスタに設定される分割数およびＮＯＳＰレジスタに設
定される合成数、並びに送信データ数（ブロックまたは
パケット数）との対応関係を示す図である。また、図３
は、ＤＳＳ仕様時の送信可能なトランスポートストリー
ムデータのデータレートとＮＯＤＢレジスタに設定され
る分割数およびＮＯＳＰレジスタに設定される合成数、
並びに送信データ数（ブロックまたはパケット数）との
対応関係を示す図である。
【００３５】ＣＰＵ３０からは、仕様に応じて、たとえ
ば図２または図３に示すように入力されるトランスポー
トストリームパケットの入力レートが低レート、たとえ
ば１．５Ｍｂｐｓ〜６．０Ｍｂｐｓの場合には、ＮＯＤ
Ｂレジスタにレートに応じた分割数が設定され、高レー
ト、たとえば１６．６Ｍｂｐｓ以上の場合にはＮＯＳＰ
レジスタにレートに応じた合成数が設定される。
ば図２または図３に示すように入力されるトランスポー
トストリームパケットの入力レートが低レート、たとえ
ば１．５Ｍｂｐｓ〜６．０Ｍｂｐｓの場合には、ＮＯＤ
Ｂレジスタにレートに応じた分割数が設定され、高レー
ト、たとえば１６．６Ｍｂｐｓ以上の場合にはＮＯＳＰ
レジスタにレートに応じた合成数が設定される。
【００３６】なお、分割できる最低の大きさは１データ
ブロックである。ＤＶＢ仕様時、１データブロックは２
４バイトで構成されることから、結果的に１パケットを
１／８に分割して送信することができる。また、合成で
きる最高の大きさはたとえば１５パケットである。ただ
し、そのサイクルで送信可能なパケットが合成数より少
ないときは、ＦＩＦＯ１１０に格納された全てのパケッ
トを合成して送信することが可能である。
ブロックである。ＤＶＢ仕様時、１データブロックは２
４バイトで構成されることから、結果的に１パケットを
１／８に分割して送信することができる。また、合成で
きる最高の大きさはたとえば１５パケットである。ただ
し、そのサイクルで送信可能なパケットが合成数より少
ないときは、ＦＩＦＯ１１０に格納された全てのパケッ
トを合成して送信することが可能である。
【００３７】図４に、低レートの場合に、トランスポー
トストリームデータを分割なしで送信した場合と、２分
割して１／２パケットで送信した場合のバスにおける転
送形態を示し、図５に、高レートの場合に、トランスポ
ートストリームデータを分割なしで送信した場合と、合
成して２パケットで送信した場合のバスにおける転送形
態を示す。図に示すように、分割または合成して転送す
る機能を有していることから、バスの帯域が有効に使用
される。
トストリームデータを分割なしで送信した場合と、２分
割して１／２パケットで送信した場合のバスにおける転
送形態を示し、図５に、高レートの場合に、トランスポ
ートストリームデータを分割なしで送信した場合と、合
成して２パケットで送信した場合のバスにおける転送形
態を示す。図に示すように、分割または合成して転送す
る機能を有していることから、バスの帯域が有効に使用
される。
【００３８】送信用ＦＩＦＯ１０４ａには、ＩＥＥＥ１
３９４シリアルバスＢＳに伝送させるアシンクロナス通
信用パケットが格納され、受信用ＦＩＦＯ１０４ｂには
ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたア
シンクロナス通信用パケットが格納される。
３９４シリアルバスＢＳに伝送させるアシンクロナス通
信用パケットが格納され、受信用ＦＩＦＯ１０４ｂには
ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたア
シンクロナス通信用パケットが格納される。
【００３９】アプリケーションインタフェース回路１０
３は、ＭＰＥＧトランスポータ４０とアイソクロナス通
信用送信前処理回路１０６およびアイソクロナス通信用
受信後処理回路１０９とのクロック信号や制御信号等を
含むＭＰＥＧトランスポートストリームデータの送受信
の調停を行う。
３は、ＭＰＥＧトランスポータ４０とアイソクロナス通
信用送信前処理回路１０６およびアイソクロナス通信用
受信後処理回路１０９とのクロック信号や制御信号等を
含むＭＰＥＧトランスポートストリームデータの送受信
の調停を行う。
【００４０】リゾルバ１０５は、ＩＥＥＥ１３９４シリ
アルバスＢＳを伝送されてきたセルフＩＤパケットを解
析し、ＣＦＲ１１１に格納する。
アルバスＢＳを伝送されてきたセルフＩＤパケットを解
析し、ＣＦＲ１１１に格納する。
【００４１】送信前処理回路１０６、アプリケーション
インタフェース回路１０３を介してＭＰＥＧトランスポ
ータ４０によるＭＰＥＧトランスポートストリームデー
タを受けて、ＩＥＥＥ１３９４規格のアイソクロナス通
信用としてクワドレット（４バイト）単位にデータ長を
調整し、かつ４バイトのソースパケットヘッダ（ＳＰ
Ｈ）を付加し、ＦＩＦＯ１１０に格納する。
インタフェース回路１０３を介してＭＰＥＧトランスポ
ータ４０によるＭＰＥＧトランスポートストリームデー
タを受けて、ＩＥＥＥ１３９４規格のアイソクロナス通
信用としてクワドレット（４バイト）単位にデータ長を
調整し、かつ４バイトのソースパケットヘッダ（ＳＰ
Ｈ）を付加し、ＦＩＦＯ１１０に格納する。
【００４２】ソースパケットヘッダを付加するときに、
アイソクロナス通信で送信するときにジッタを抑制する
ために利用され、受信側のデータ出力時間を決定するタ
イムスタンプを設定するが、この設定は以下のように行
われる。まず、ＭＰＥＧトランスポータ４０からパケッ
トの最終データを受け取ったタイミングで内部のサイク
ルレジスタの値をラッチする。次に、ＣＰＵ３０からホ
ストインタフェース回路１０２を介してＣＦＲ１１１に
セットされた遅延時間Txdelay を上記サイクルレジスタ
の値に加算する。そして、加算した値をタイムスタンプ
として、受け取ったパケットのソースパケットヘッダに
挿入（設定）する。
アイソクロナス通信で送信するときにジッタを抑制する
ために利用され、受信側のデータ出力時間を決定するタ
イムスタンプを設定するが、この設定は以下のように行
われる。まず、ＭＰＥＧトランスポータ４０からパケッ
トの最終データを受け取ったタイミングで内部のサイク
ルレジスタの値をラッチする。次に、ＣＰＵ３０からホ
ストインタフェース回路１０２を介してＣＦＲ１１１に
セットされた遅延時間Txdelay を上記サイクルレジスタ
の値に加算する。そして、加算した値をタイムスタンプ
として、受け取ったパケットのソースパケットヘッダに
挿入（設定）する。
【００４３】図６は、ソースパケットヘッダにおけるタ
イムスタンプの具体的な構成を説明するための図であ
る。図６に示すように、受信側のデータ出力時間を決定
するためのタイムスタンプは、２５ビットで現時刻を表
す。すなわち、タイムスタンプは２５ビットで構成さ
れ、下位１２ビットがサイクルオフセットＣＯ(cycle-o
ffset)領域、上位１３ビットがサイクルカウントＣＣ(c
ycle-count) 領域として割り当てられている。サイクル
オフセットは０〜３０７１（１２ｂ １０１１１１１１
１１１１）の１２５μｓをカウントし（クロックＣＬＫ
＝２４．５７６ＭＨｚ）、サイクルカウントは０〜７９
９９（１３ｂ １１１１１００１１１１１１）の１秒を
カウントするものである。したがって、原則として、タ
イムスタンプの下位１２ビットは３０７２以上を示すこ
とはなく、上位１３ビットは８０００以上を示すことは
ない。
イムスタンプの具体的な構成を説明するための図であ
る。図６に示すように、受信側のデータ出力時間を決定
するためのタイムスタンプは、２５ビットで現時刻を表
す。すなわち、タイムスタンプは２５ビットで構成さ
れ、下位１２ビットがサイクルオフセットＣＯ(cycle-o
ffset)領域、上位１３ビットがサイクルカウントＣＣ(c
ycle-count) 領域として割り当てられている。サイクル
オフセットは０〜３０７１（１２ｂ １０１１１１１１
１１１１）の１２５μｓをカウントし（クロックＣＬＫ
＝２４．５７６ＭＨｚ）、サイクルカウントは０〜７９
９９（１３ｂ １１１１１００１１１１１１）の１秒を
カウントするものである。したがって、原則として、タ
イムスタンプの下位１２ビットは３０７２以上を示すこ
とはなく、上位１３ビットは８０００以上を示すことは
ない。
【００４４】送信後処理回路１０７は、ＦＩＦＯ１１０
に格納されたソースパケットヘッダを含むデータに対し
て図１１に示すように、１３９４ヘッダ、ＣＩＰヘッダ
１，２を付加してリンクコア１０１の送信回路に出力す
る。たとえば図２または図３に示すように、ＤＶＢまた
はＤＳＳ仕様のいずれかに応じて、ＣＦＲ１１１のＮＯ
ＤＢレジスタに設定された分割数、あるいは、ＮＯＳＰ
レジスタに設定された合成数に基づき、ＦＩＦＯ１１０
に格納さているデータを分割または合成してリンクコア
１０１に出力する。なお、送信可能なパケットが合成数
より少ないときは、ＦＩＦＯ１１０に格納された全ての
パケットを合成して送信する。
に格納されたソースパケットヘッダを含むデータに対し
て図１１に示すように、１３９４ヘッダ、ＣＩＰヘッダ
１，２を付加してリンクコア１０１の送信回路に出力す
る。たとえば図２または図３に示すように、ＤＶＢまた
はＤＳＳ仕様のいずれかに応じて、ＣＦＲ１１１のＮＯ
ＤＢレジスタに設定された分割数、あるいは、ＮＯＳＰ
レジスタに設定された合成数に基づき、ＦＩＦＯ１１０
に格納さているデータを分割または合成してリンクコア
１０１に出力する。なお、送信可能なパケットが合成数
より少ないときは、ＦＩＦＯ１１０に格納された全ての
パケットを合成して送信する。
【００４５】送信フォーマットは、具体的には、たとえ
ば図１１に示すように、データ長を表すdata-length 、
このパケット転送されるチャネルの番号（０〜６３のい
ずれか）を示すchannel 、処理のコードを表すtcode 、
および各アプリケーションで規定される同期コードｓｙ
により構成した１３９４ヘッダ、送信ノード番号のため
のＳＩＤ(Source node ID)領域、データブロックの長さ
のためのＤＢＳ(DataBlock Size) 領域、パケット化に
おけるデータの分割数のためのＦＮ(FractionNumber)
領域、パディングデータのクワドレット数のためのＱＰ
Ｃ(Quadlet Padding Count) 領域、ソースパケットヘッ
ダの有無を表すフラグのためのＳＰＨ領域、アイソクロ
ナスパケットの数を検出するカウンタのためのＤＢＣ
（Data Block Continuty Counter）領域により構成した
ＣＩＰヘッダ１、並びに転送されるデータの種類を表す
信号フォーマットのためのＦＭＴ領域、および信号フォ
ーマットに対応して利用されるＦＤＦ(Format Dependen
t Field)領域により構成したＣＩＰヘッダ２を付加す
る。
ば図１１に示すように、データ長を表すdata-length 、
このパケット転送されるチャネルの番号（０〜６３のい
ずれか）を示すchannel 、処理のコードを表すtcode 、
および各アプリケーションで規定される同期コードｓｙ
により構成した１３９４ヘッダ、送信ノード番号のため
のＳＩＤ(Source node ID)領域、データブロックの長さ
のためのＤＢＳ(DataBlock Size) 領域、パケット化に
おけるデータの分割数のためのＦＮ(FractionNumber)
領域、パディングデータのクワドレット数のためのＱＰ
Ｃ(Quadlet Padding Count) 領域、ソースパケットヘッ
ダの有無を表すフラグのためのＳＰＨ領域、アイソクロ
ナスパケットの数を検出するカウンタのためのＤＢＣ
（Data Block Continuty Counter）領域により構成した
ＣＩＰヘッダ１、並びに転送されるデータの種類を表す
信号フォーマットのためのＦＭＴ領域、および信号フォ
ーマットに対応して利用されるＦＤＦ(Format Dependen
t Field)領域により構成したＣＩＰヘッダ２を付加す
る。
【００４６】なお、以上のヘッダの各内容の中で、デー
タブロックの長さのためのデータブロックサイズＤＢＳ
と、パケット化におけるデータの分割数のためのフラク
ションナンバーと、１つのソースパケットサイズＳＰＳ
とは、次の関係式を満足する。
タブロックの長さのためのデータブロックサイズＤＢＳ
と、パケット化におけるデータの分割数のためのフラク
ションナンバーと、１つのソースパケットサイズＳＰＳ
とは、次の関係式を満足する。
【数１】 ＳＰＳ＝ＤＢＳ×ＦＮ …（１）
【００４７】また、アイソクロナスパケットの数を検出
するカウンタのためのＤＢＣは、データブロックを１つ
送る毎に１カウントアップして送信される。
するカウンタのためのＤＢＣは、データブロックを１つ
送る毎に１カウントアップして送信される。
【００４８】受信前処理回路１０８は、リンクコア１０
１を介してＩＥＥＥ１３９４シリアルバスＢＳを、たと
えば分割されて伝送されてきたアイソクロナス通信用パ
ケットを受けて、受信パケットの１３９４ヘッダ、ＣＩ
Ｐヘッダ１，２等の内容を解析し、データを復元してソ
ースパケットヘッダとデータをＦＩＦＯ１１０に格納す
る。そして、ヘッダの解析処理を行って、たとえば分割
パケットのＣＩＰヘッダ１の第１クワドレットに設定さ
れているＤＢＣの値とＦＮの値とＤＢＳとの値を用い
て、先頭パケットの判断、パケット抜けが生じ途中パケ
ットがこない場合にそのパケット抜けを判断し、正常パ
ケットのＦＩＦＯ１１０への格納処理を行う。
１を介してＩＥＥＥ１３９４シリアルバスＢＳを、たと
えば分割されて伝送されてきたアイソクロナス通信用パ
ケットを受けて、受信パケットの１３９４ヘッダ、ＣＩ
Ｐヘッダ１，２等の内容を解析し、データを復元してソ
ースパケットヘッダとデータをＦＩＦＯ１１０に格納す
る。そして、ヘッダの解析処理を行って、たとえば分割
パケットのＣＩＰヘッダ１の第１クワドレットに設定さ
れているＤＢＣの値とＦＮの値とＤＢＳとの値を用い
て、先頭パケットの判断、パケット抜けが生じ途中パケ
ットがこない場合にそのパケット抜けを判断し、正常パ
ケットのＦＩＦＯ１１０への格納処理を行う。
【００４９】受信後処理回路１０９は、ＦＩＦＯ１１０
に格納されたソースパケットヘッダのタイムスタンプの
時間データを読み出し、読み出したタイムスタンプデー
タ（ＴＳ）とリンクコア１０１内にあるサイクルタイマ
によるサイクルタイム（ＣＴ）を比較し、サイクルタイ
ムＣＴがタイムスタンプデータＴＳより大きい場合に
は、ＦＩＦＯ１１０に格納されているソースパケットヘ
ッダを除くデータをアプリケーションインタフェース回
路１０３を介し、ＭＰＥＧ用トランスポートストリーム
データとしてＭＰＥＧトランスポータ４０に出力する。
そして、たとえばＦＩＦＯ１１０の読み出し時に、エラ
ービットＥＲＭが「１」にセットされている場合には、
すなわちＤＢＣ不連続マークがセットされているパケッ
トを出力する場合には、まずエラービットをリセット
し、たとえばダミーのエラーパケットを１つ出力する。
なお、このエラーパケットはＤＢＣの不連続を示すため
に、ＦＩＦＯにないパケットを挿入するものである。な
お、次のデータ読み出しは、もはやＤＢＣ不連続マーク
はセットされていないことから、ＦＩＦＯ１１０から通
常通り行う。
に格納されたソースパケットヘッダのタイムスタンプの
時間データを読み出し、読み出したタイムスタンプデー
タ（ＴＳ）とリンクコア１０１内にあるサイクルタイマ
によるサイクルタイム（ＣＴ）を比較し、サイクルタイ
ムＣＴがタイムスタンプデータＴＳより大きい場合に
は、ＦＩＦＯ１１０に格納されているソースパケットヘ
ッダを除くデータをアプリケーションインタフェース回
路１０３を介し、ＭＰＥＧ用トランスポートストリーム
データとしてＭＰＥＧトランスポータ４０に出力する。
そして、たとえばＦＩＦＯ１１０の読み出し時に、エラ
ービットＥＲＭが「１」にセットされている場合には、
すなわちＤＢＣ不連続マークがセットされているパケッ
トを出力する場合には、まずエラービットをリセット
し、たとえばダミーのエラーパケットを１つ出力する。
なお、このエラーパケットはＤＢＣの不連続を示すため
に、ＦＩＦＯにないパケットを挿入するものである。な
お、次のデータ読み出しは、もはやＤＢＣ不連続マーク
はセットされていないことから、ＦＩＦＯ１１０から通
常通り行う。
【００５０】次に、アイソクロナス通信用パケットをＩ
ＥＥＥ１３９４シリアルバスＢＳに送信する場合の動作
を説明する。
ＥＥＥ１３９４シリアルバスＢＳに送信する場合の動作
を説明する。
【００５１】送信時には、ＣＰＵ３０によりタイムスタ
ンプとして加算すべき遅延時間Txdelay がホストインタ
フェース回路１０２を通してＣＦＲ１１１にセットされ
る。また、ＣＰＵ３０からは入力されるトランスポート
ストリームパケットを入力レートに応じて、分割または
合成したものをアイソクロナスパケットとして送信する
ために、あらかじめストリームのピークレートに応じて
設定されている分割数、または合成数がホストインタフ
ェース１０２を通してＣＦＲ１１１にセットされる。
ンプとして加算すべき遅延時間Txdelay がホストインタ
フェース回路１０２を通してＣＦＲ１１１にセットされ
る。また、ＣＰＵ３０からは入力されるトランスポート
ストリームパケットを入力レートに応じて、分割または
合成したものをアイソクロナスパケットとして送信する
ために、あらかじめストリームのピークレートに応じて
設定されている分割数、または合成数がホストインタフ
ェース１０２を通してＣＦＲ１１１にセットされる。
【００５２】送信前処理回路１０６においては、受信側
のデータ出力時間を決定するタイムスタンプが、ＭＰＥ
Ｇトランスポータ４０からパケットの最終データを受け
取ったタイミングで内部のサイクルレジスタの値に、Ｃ
ＰＵ３０からホストインタフェース１０２を介してＣＦ
Ｒ１１１にセットされた遅延時間Txdelay が加算され
て、加算した値がタイムスタンプとして、受け取ったパ
ケットのソースパケットヘッダに挿入される。
のデータ出力時間を決定するタイムスタンプが、ＭＰＥ
Ｇトランスポータ４０からパケットの最終データを受け
取ったタイミングで内部のサイクルレジスタの値に、Ｃ
ＰＵ３０からホストインタフェース１０２を介してＣＦ
Ｒ１１１にセットされた遅延時間Txdelay が加算され
て、加算した値がタイムスタンプとして、受け取ったパ
ケットのソースパケットヘッダに挿入される。
【００５３】そして、送信後処理回路１０７において、
ＣＦＲ１１１にセットされているＤＶＢまたはＤＳＳ仕
様のいずれかに応じて、ＣＦＲ１１１のＮＯＤＢレジス
タに設定された分割数、あるいは、ＮＯＳＰレジスタに
設定された合成数に基づき、ＦＩＦＯ１１０に格納さて
いるデータが分割または合成されて、図１１に示すよう
に、１３９４ヘッダ、ＣＩＰヘッダ１，２が付加されて
リンクコア１０１の送信回路に出力される。これによ
り、分割あるいは合成され、また１ソースパケットで、
リンクコア回路１０１、さらにはフィジカル・レイヤ回
路２０を通してシリアルインタフェースバスＢＳに転送
される。
ＣＦＲ１１１にセットされているＤＶＢまたはＤＳＳ仕
様のいずれかに応じて、ＣＦＲ１１１のＮＯＤＢレジス
タに設定された分割数、あるいは、ＮＯＳＰレジスタに
設定された合成数に基づき、ＦＩＦＯ１１０に格納さて
いるデータが分割または合成されて、図１１に示すよう
に、１３９４ヘッダ、ＣＩＰヘッダ１，２が付加されて
リンクコア１０１の送信回路に出力される。これによ
り、分割あるいは合成され、また１ソースパケットで、
リンクコア回路１０１、さらにはフィジカル・レイヤ回
路２０を通してシリアルインタフェースバスＢＳに転送
される。
【００５４】図７は、ＤＶＢ仕様時に４分割して１／４
パケットで送信した場合のバスにおける転送形態例を示
す図である。図７に示すように、データを１／４分割し
て取り扱っていることから、１回の送信における送信量
が少なくなり、通信に必要な帯域が抑えられている。
パケットで送信した場合のバスにおける転送形態例を示
す図である。図７に示すように、データを１／４分割し
て取り扱っていることから、１回の送信における送信量
が少なくなり、通信に必要な帯域が抑えられている。
【００５５】また、分割する場合だけでなく、合成した
データを送信する場合には、送信するデータの平均レー
トが高いことからシリアルバスの帯域を使用してデータ
転送が行われる。
データを送信する場合には、送信するデータの平均レー
トが高いことからシリアルバスの帯域を使用してデータ
転送が行われる。
【００５６】以上説明したように、本実施形態によれ
ば、トランスポートストリームパケットを送信する場合
には、入力されるストリームパケットが入力レートに応
じてあらかじめ設定された分割数、または合成数に基づ
いて分割または合成するとともにシリアルインタフェー
スバスにおけるジッタを抑制し、受信側のデータ出力時
間を決定するタイムスタンプを付加してシリアルインタ
フェースバスＢＳに送出する送信処理回路１０６，１０
７、リンクコア１０１を設けたので、低レートの場合に
は１回の送信における送信量が少なくなり、通信に必要
な帯域を抑えることができ、シリアルバスＢＳの帯域を
効率良く使用することができる。また、分割する場合だ
けでなく、合成したデータを送信する場合には、送信す
るデータの平均レートが高いことからシリアルバスの帯
域を使用してデータ転送することができる。
ば、トランスポートストリームパケットを送信する場合
には、入力されるストリームパケットが入力レートに応
じてあらかじめ設定された分割数、または合成数に基づ
いて分割または合成するとともにシリアルインタフェー
スバスにおけるジッタを抑制し、受信側のデータ出力時
間を決定するタイムスタンプを付加してシリアルインタ
フェースバスＢＳに送出する送信処理回路１０６，１０
７、リンクコア１０１を設けたので、低レートの場合に
は１回の送信における送信量が少なくなり、通信に必要
な帯域を抑えることができ、シリアルバスＢＳの帯域を
効率良く使用することができる。また、分割する場合だ
けでなく、合成したデータを送信する場合には、送信す
るデータの平均レートが高いことからシリアルバスの帯
域を使用してデータ転送することができる。
【００５７】
【発明の効果】以上説明したように、本発明によれば、
低レート、高レートにかかわらず、シリアルバスの帯域
を効率良く使用することができる。
低レート、高レートにかかわらず、シリアルバスの帯域
を効率良く使用することができる。
【図１】ＩＥＥＥ１３９４シリアルインタフェースに適
用される本発明に係るＭＰＥＧ用信号処理回路の一実施
形態を示すブロック構成図である。
用される本発明に係るＭＰＥＧ用信号処理回路の一実施
形態を示すブロック構成図である。
【図２】ＤＶＢ仕様時の送信可能なトランスポートスト
リームデータのデータレートとＮＯＤＢレジスタに設定
される分割数およびＮＯＳＰレジスタに設定される合成
数、並びに送信データ数（ブロックまたはパケット数）
との対応関係を示す図である。
リームデータのデータレートとＮＯＤＢレジスタに設定
される分割数およびＮＯＳＰレジスタに設定される合成
数、並びに送信データ数（ブロックまたはパケット数）
との対応関係を示す図である。
【図３】ＤＳＳ仕様時の送信可能なトランスポートスト
リームデータのデータレートとＮＯＤＢレジスタに設定
される分割数およびＮＯＳＰレジスタに設定される合成
数、並びに送信データ数（ブロックまたはパケット数）
との対応関係を示す図である。
リームデータのデータレートとＮＯＤＢレジスタに設定
される分割数およびＮＯＳＰレジスタに設定される合成
数、並びに送信データ数（ブロックまたはパケット数）
との対応関係を示す図である。
【図４】低レートの場合に、トランスポートストリーム
データを分割なしで送信した場合と、２分割して１／２
パケットで送信した場合のバスにおける転送形態例を示
す図である。
データを分割なしで送信した場合と、２分割して１／２
パケットで送信した場合のバスにおける転送形態例を示
す図である。
【図５】高レートの場合に、トランスポートストリーム
データを分割なしで送信した場合と、合成して２パケッ
トで送信した場合のバスにおける転送形態例を示す図で
ある。
データを分割なしで送信した場合と、合成して２パケッ
トで送信した場合のバスにおける転送形態例を示す図で
ある。
【図６】タイムスタンプの具体的な構成を説明するため
の図である。
の図である。
【図７】低レートの場合に、４分割して１／４パケット
で送信した場合のバスにおける転送形態例を示す図であ
る。
で送信した場合のバスにおける転送形態例を示す図であ
る。
【図８】アイソクロナス通信における１ソースパケット
のバイトサイズを示す図であって、（Ａ）はＤＶＢ仕様
時、（Ｂ）はＤＳＳ仕様時のパケットサイズを示す図で
ある。
のバイトサイズを示す図であって、（Ａ）はＤＶＢ仕様
時、（Ｂ）はＤＳＳ仕様時のパケットサイズを示す図で
ある。
【図９】ＩＥＥＥ１３９４規格のアイソクロナス通信で
データを送信させるときの元のデータと、実際に送信さ
れるパケットとの対応関係の一例を示す図である。
データを送信させるときの元のデータと、実際に送信さ
れるパケットとの対応関係の一例を示す図である。
【図１０】ソースパケットヘッダのフォーマットを示す
図である。
図である。
【図１１】アイソクロナス通信用パケットの基本構成例
を示す図である。
を示す図である。
【図１２】ＩＥＥＥ１３９４シリアルインタフェースに
おけるアイソクロナス通信系回路の基本構成を示すブロ
ック図である。
おけるアイソクロナス通信系回路の基本構成を示すブロ
ック図である。
【図１３】低レートの場合に、トランスポートストリー
ムデータを分割なしで送信した場合のバスにおける転送
形態を示す図である。
ムデータを分割なしで送信した場合のバスにおける転送
形態を示す図である。
１０…リンク・レイヤ回路、１０１…リンクコア(Link
Core))、１０２…ホストインタフェース回路（Host I/
F）、１０３…アプリケーションインタフェース回路（A
P I/F) 、１０４…アシンクロナス通信用ＦＩＦＯ、送
信用ＦＩＦＯ（AT-FIFO)、１０４ｂ…受信用ＦＩＦＯ
（AR-FIFO)、１０５…セルフＩＤ用リゾルバ(Resolve
r)、１０６…アイソクロナス通信用送信前処理回路(TXP
RE) 、１０７…アイソクロナス通信用送信後処理回路(T
XPRO) 、１０８…アイソクロナス通信用受信前処理回路
(RXIPRE)、１０９…アイソクロナス通信用受信後処理回
路(RXIPRO)、１１０…アイソクロナス通信用ＦＩＦＯ(I
-FIFO)、１１１…コンフィギュレーションレジスタ（Ｃ
ＦＲ）、２０…フィジカル・レイヤ回路、３０…ＣＰ
Ｕ、４０…ＭＰＥＧトランスポータ。
Core))、１０２…ホストインタフェース回路（Host I/
F）、１０３…アプリケーションインタフェース回路（A
P I/F) 、１０４…アシンクロナス通信用ＦＩＦＯ、送
信用ＦＩＦＯ（AT-FIFO)、１０４ｂ…受信用ＦＩＦＯ
（AR-FIFO)、１０５…セルフＩＤ用リゾルバ(Resolve
r)、１０６…アイソクロナス通信用送信前処理回路(TXP
RE) 、１０７…アイソクロナス通信用送信後処理回路(T
XPRO) 、１０８…アイソクロナス通信用受信前処理回路
(RXIPRE)、１０９…アイソクロナス通信用受信後処理回
路(RXIPRO)、１１０…アイソクロナス通信用ＦＩＦＯ(I
-FIFO)、１１１…コンフィギュレーションレジスタ（Ｃ
ＦＲ）、２０…フィジカル・レイヤ回路、３０…ＣＰ
Ｕ、４０…ＭＰＥＧトランスポータ。
Claims (12)
- 【請求項１】 自ノードとシリアルインタフェースバス
を介して接続された他ノード間でパケットの送信を行う
信号処理回路であって、 入力されるストリームパケットを入力レートに応じてあ
らかじめ設定された分割数に基づいて分割して上記シリ
アルインタフェースバスに送出するデータ処理回路を有
する信号処理回路。 - 【請求項２】 上記分割数は、ストリームのピークレー
トに応じて設定されている請求項１記載の信号処理回
路。 - 【請求項３】 上記ストリームパケットは、基準レート
より低レートの場合に分割転送される請求項１記載の信
号処理回路。 - 【請求項４】 各送信パケットに、シリアルインタフェ
ースバスにおけるジッタを抑制し、受信側のデータ出力
時間を決定するタイムスタンプを付加する手段を有する
請求項１記載の信号処理回路。 - 【請求項５】 自ノードとシリアルインタフェースバス
を介して接続された他ノード間でパケットの送信を行う
信号処理回路であって、 入力されるストリームパケットを入力レートに応じてあ
らかじめ設定された合成数に基づいて合成して上記シリ
アルインタフェースバスに送出するデータ処理回路を有
する信号処理回路。 - 【請求項６】 上記合成数は、ストリームのピークレー
トに応じて設定されている請求項５記載の信号処理回
路。 - 【請求項７】 上記ストリームパケットは、基準レート
より高レートの場合に合成転送される請求項７記載の信
号処理回路。 - 【請求項８】 各送信パケットに、シリアルインタフェ
ースバスにおけるジッタを抑制し、受信側のデータ出力
時間を決定するタイムスタンプを付加する手段を有する
請求項５記載の信号処理回路。 - 【請求項９】 自ノードとシリアルインタフェースバス
を介して接続された他ノード間でパケットの送信を行う
信号処理回路であって、 入力されるストリームパケットを入力レートに応じてあ
らかじめ設定された分割数、または合成数に基づいて分
割または合成して上記シリアルインタフェースバスに送
出するデータ処理回路を有する信号処理回路。 - 【請求項１０】 上記分割数、または合成数は、ストリ
ームのピークレートに応じて設定されている請求項９記
載の信号処理回路。 - 【請求項１１】 上記ストリームパケットは、基準レー
トより低レートの場合には分割転送され、高レートの場
合には合成転送される請求項９記載の信号処理回路。 - 【請求項１２】 各送信パケットに、シリアルインタフ
ェースバスにおけるジッタを抑制し、受信側のデータ出
力時間を決定するタイムスタンプを付加する手段を有す
る請求項９記載の信号処理回路。
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|---|---|---|---|
| JP21962297A JP3837857B2 (ja) | 1997-08-14 | 1997-08-14 | 信号処理回路 |
| US09/132,823 US6408012B1 (en) | 1997-08-14 | 1998-08-12 | Signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21962297A JP3837857B2 (ja) | 1997-08-14 | 1997-08-14 | 信号処理回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH1168801A true JPH1168801A (ja) | 1999-03-09 |
| JP3837857B2 JP3837857B2 (ja) | 2006-10-25 |
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ID=16738422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21962297A Expired - Lifetime JP3837857B2 (ja) | 1997-08-14 | 1997-08-14 | 信号処理回路 |
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| Country | Link |
|---|---|
| US (1) | US6408012B1 (ja) |
| JP (1) | JP3837857B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100611997B1 (ko) * | 1999-08-27 | 2006-08-11 | 삼성전자주식회사 | 고속 시리얼 버스용 패킷화 장치 및 그 방법 |
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| US6018816A (en) * | 1997-04-04 | 2000-01-25 | Canon Kabushiki Kaisha | Information processing system and method, image processing system and method, information processing apparatus and computer readable memory |
-
1997
- 1997-08-14 JP JP21962297A patent/JP3837857B2/ja not_active Expired - Lifetime
-
1998
- 1998-08-12 US US09/132,823 patent/US6408012B1/en not_active Expired - Lifetime
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| US6751228B1 (en) | 1999-03-23 | 2004-06-15 | Yamaha Corporation | Packet handler of audio data by isochronous mode |
| US6934287B2 (en) | 1999-03-23 | 2005-08-23 | Yamaha Corporation | Packet handler of audio data by isochronous mode |
| US6940855B2 (en) | 1999-03-23 | 2005-09-06 | Yamaha Corporation | Packet handler of audio data by isochronous mode |
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| Publication number | Publication date |
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