JPH1167831A - 半導体装置 - Google Patents

半導体装置

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JPH1167831A
JPH1167831A JP9218383A JP21838397A JPH1167831A JP H1167831 A JPH1167831 A JP H1167831A JP 9218383 A JP9218383 A JP 9218383A JP 21838397 A JP21838397 A JP 21838397A JP H1167831 A JPH1167831 A JP H1167831A
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semiconductor chip
wiring board
semiconductor device
electrode
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Seiji Miyamoto
誠司 宮本
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 半導体チップ2の放熱性が低下する。 【解決手段】 配線基板1の一表面上にバンプ電極3を
介在して半導体チップ2が塔載され、前記配線基板1と
前記半導体チップ2との間の間隙部に樹脂4が充填され
た半導体装置であって、前記樹脂4として、樹脂基材
(母材)に前記バンプ電極3の熱伝導率に比べて高い熱伝
導率を有する材料からなるフィラー5を多数混入した樹
脂を用いる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、配線基板の一表面上にバンプ電極を介在して
半導体チップを塔載する半導体装置に適用して有効な技
術に関するものである。
【0002】
【従来の技術】半導体装置として、例えばCSP(hip
ize ackage)構造の半導体装置がある。このCSP
構造の半導体装置は、配線基板の一表面上にバンプ電極
を介在して半導体チップを塔載した構成になっている。
バンプ電極は、配線基板の一表面に配置された電極と半
導体チップの主面(回路形成面)に配置された電極との間
に介在され、両者を電気的にかつ機械的に接続してい
る。バンプ電極としては、例えばPb(鉛)−Sn(錫)組
成の金属材からなるバンプ電極が用いられている。
【0003】前記CSP構造の半導体装置は、配線基板
と半導体チップとの熱膨張係数の差に起因するバンプ電
極の破損を抑制するため、配線基板の一表面と半導体チ
ップの主面との間の間隙部に樹脂を充填した構成になっ
ている。樹脂としては、樹脂基材(母材)に多数のフィラ
ーを混入した樹脂が用いられている。樹脂基材として
は、エポキシ系の熱硬化性樹脂が用いられている。フィ
ラーとしては、樹脂の熱膨張係数とバンプ電極の熱膨張
係数との整合を図るため、溶融シリカ(SiO2)若しくは
アルミナ(Al23)からなるフィラーが用いられてい
る。
【0004】なお、前記CSP構造の半導体装置につい
ては、例えば、工業調査会発行の電子材料〔1996年
4月号、第14頁乃至第19頁〕に記載されている。
【0005】
【発明が解決しようとする課題】前記半導体装置におい
て、配線基板の一表面と半導体チップの主面との間の間
隙部には樹脂が充填されている。樹脂としては、樹脂の
熱膨張係数とバンプ電極の熱膨張係数との整合を図るた
め、樹脂基材に、溶融シリカ若しくはアルミナからなる
フィラーを多数混入した樹脂が用いられている。
【0006】しかしながら、溶融シリカの熱伝導率及び
アルミナの熱伝導率はバンプ電極の熱伝導率に比べて低
いので、これらの材料からなるフィラーを多数混入した
樹脂の熱伝導率は低い。例えば、溶融シリカからなるフ
ィラーを混入した樹脂の熱伝導率は、通常1〜2[W/
(m・K)]程度であり、バンプ電極の熱伝導率は、25
[W/(m・K)]程度である。このため、配線基板の
一表面と半導体チップの主面との間における熱抵抗が増
加し、半導体チップに塔載された回路システムの動作に
よって発生した熱、即ち、半導体チップから発生した熱
を配線基板に効率よく伝達することができないので、半
導体チップの放熱性が低下する。
【0007】近年、半導体チップから発生する発熱量は
回路システムの高性能化に伴って増加の傾向にあるの
で、半導体チップに塔載された回路システムを正常に動
作させるためには、半導体チップから発生した熱を配線
基板に効率よく伝達し、半導体チップの放熱性を高める
ことが必須である。
【0008】本発明の目的は、半導体チップの放熱性を
高めることが可能な技術を提供することにある。
【0009】本発明の他の目的は、前記目的を達成し、
半導体装置の熱に対する信頼性を高めることが可能な技
術を提供することにある。
【0010】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【0011】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【0012】配線基板の一表面上にバンプ電極を介在し
て半導体チップが塔載され、前記配線基板と前記半導体
チップとの間の間隙部に樹脂が充填された半導体装置で
あって、前記樹脂として、樹脂基材(母材)に前記バンプ
電極の熱伝導率に比べて高い熱伝導率を有する材料から
なるフィラーを多数混入した樹脂を用いる。
【0013】上述した手段によれば、配線基板と半導体
チップとの間の間隙部に充填された樹脂の熱伝導率が高
くなるので、配線基板と半導体チップとの間における熱
抵抗を低減することができる。この結果、半導体チップ
から発生した熱は配線基板に効率よく伝達されるので、
半導体チップの放熱性を高めることができる。
【0014】また、半導体チップの放熱性が高くなるこ
とにより、半導体チップの温度を一定温度以下に保つこ
とができ、半導体チップに塔載された回路システムを正
常に動作させることができるので、半導体装置の熱に対
する信頼性を高めることができる。
【0015】
【発明の実施の形態】以下、本発明の構成について、半
導体装置に本発明を適用した実施の形態とともに説明す
る。なお、実施の形態を説明するための図面において、
同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。
【0016】(実施形態1)図1は、本発明の実施形態
1である半導体装置の模式断面図である。
【0017】図1に示すように、半導体装置は、配線基
板1の一表面上にバンプ電極3を介在して半導体チップ
2を塔載したパッケージ構造で構成されている。
【0018】前記配線基板1は、これに限定されない
が、例えばガラス繊維にエポキシ系の樹脂若しくはポリ
イミド系の樹脂を含浸させた樹脂基板を主体とする多層
配線構造で構成されている。この場合の配線基板1は、
13〜16×10~6[1/℃]程度の熱膨張係数を有す
る。
【0019】前記配線基板1の一表面には電極1Aが複
数個配置され、また、配線基板1の一表面と対向するそ
の裏面には電極1Bが複数個配置されている。この電極
1A、電極1Bの夫々は、配線基板1の配線を介して互
いに電気的に接続されている。
【0020】前記配線基板1の裏面には外部端子として
バンプ電極6が複数個配置されている。この複数個のバ
ンプ電極6の夫々は、配線基板1の裏面に配置された複
数個の電極1Bの夫々に固着され、電気的にかつ機械的
に接続されている。バンプ電極6としては、例えば18
3[℃]程度の融点を有する37[重量%]Pb(鉛)−
63[重量%]Sn(錫)組成の金属材からなる球状バン
プ電極が用いられている。即ち、本実施形態の半導体装
置は、BGA(all rid rray)構造で構成されてい
る。
【0021】前記半導体チップ2は、これに限定されな
いが、例えば単結晶珪素からなる半導体基板上に絶縁
層、配線層の夫々を順次積層した構造で構成されてい
る。この場合の半導体チップ2は、3.5×10~6[1
/℃]程度の熱膨張係数を有する。
【0022】前記半導体チップ2には、論理回路システ
ム、記憶回路システム、或いはそれらの混合回路システ
ムが塔載されている。また、半導体チップ2の主面(回
路形成面)には電極2Aが複数個配置されている。この
複数個の電極2Aの夫々は、半導体チップ2に塔載され
た回路システムに電気的に接続されている。
【0023】前記バンプ電極3は、配線基板1の電極1
Aと半導体チップ2の電極2Aとの間に介在されてい
る。このバンプ電極3は、配線基板1の電極1A、半導
体チップ2の電極2Aの夫々に固着され、電気的にかつ
機械的に接続されている。バンプ電極3としては、例え
ば221[℃]程度の融点を有する96.5[重量%]
Sn−3.5[重量%]Ag(銀)組成の金属材からなる
球状バンプ電極が用いられている。この場合のバンプ電
極3は、25[W/(m・K)]程度の熱伝導率を有し、
22×10~6[1/℃]程度の熱膨張係数を有する。即
ち、本実施形態の半導体装置は、製造プロセスでの形成
順序毎にバンプ電極の溶融温度が順次低くなる温度階層
構造で構成されている。
【0024】前記配線基板1の一表面と半導体チップ2
の主面との間には、配線基板1と半導体チップ2との熱
膨張係数の差に起因するバンプ電極3の破損を抑制する
ため、樹脂4が充填されている。樹脂4としては、図2
(図1の要部拡大模式断面図)に示すように、樹脂基材
(母材)に多数のフィラー5を混入した樹脂が用いられて
いる。樹脂基材としては例えばエポキシ系の熱硬化性樹
脂が用いられ、フィラー5としては窒化アルミニウム
(AlN)材からなる球状フィラーが用いられている。窒
化アルミニウム材は、170[W/(m・K)]程度の熱
伝導率を有し、3.7×10~6[1/℃]程度の熱膨張係
数を有する。即ち、配線基板1の一表面と半導体チップ
2の主面との間の間隙部には、バンプ電極3の熱伝導率
に比べて高い熱伝導率を有し、かつバンプ電極3の熱膨
張係数に比べて小さい熱膨張係数を有する窒化アルミニ
ウム材からなるフィラー5を樹脂基材に多数混入した樹
脂4が充填されている。この窒化アルミニウム材からな
るフィラー5をエポキシ系の熱硬化性樹脂からなる樹脂
基材に60[vol%]の割合で混入した場合、樹脂4の
熱伝導率は10[W/(m・K)]程度となり、70[vo
l%]の割合で混入した場合、樹脂4の熱伝導率は20
[W/(m・K)]程度となる。即ち、本実施形態の樹脂
4の熱伝導率は、溶融シリカからなるフィラーをエポキ
シ系の熱硬化性樹脂からなる樹脂基材に多数混入した樹
脂の熱伝導率と比べて高くなる。
【0025】なお、窒化アルミニウム材からなるフィラ
ー5としては10〜100[μm]程度の大きさのもの
を用いる。
【0026】次に、前記半導体装置の製造方法につい
て、図3及び図4(製造方法を説明するための模式断面
図)を用いて簡単に説明する。
【0027】まず、バンプ電極3を有する半導体チップ
2を準備する。バンプ電極3は、半導体チップ2の主面
(回路形成面)に配置された電極パッド2Aの表面上に形
成されている。
【0028】次に、前記半導体チップ2の主面に配置さ
れた電極2Aと配線基板1の一表面に配置された電極1
Aとの間にバンプ電極3が介在されるように、配線基板
1の一表面上に半導体チップ2を配置する。
【0029】次に、前記バンプ電極3を溶融し、図3に
示すように、配線基板1の電極1Aと半導体チップ2の
電極2Aとをバンプ電極3で固着する。
【0030】次に、図4に示すように、前記配線基板1
の一表面と半導体チップ2の主面との間の間隙部に液状
の樹脂4を充填する。液状の樹脂4はシリンジ10から
供給される。この工程において、樹脂4の流動性を高め
るため、樹脂4の充填は、配線基板1を傾斜させた状態
にて行う。樹脂4としては、エポキシ系の熱硬化性樹脂
からなる樹脂基材(母材)に窒化アルミニウム(AlN)材
からなる球状フィラーを多数混入した樹脂を用いる。窒
化アルミニウム材は、バンプ電極3の熱伝導率に比べて
高い熱伝導率を有し、バンプ電極3の熱膨張係数に比べ
て小さい熱膨張係数を有する。
【0031】次に、熱処理を施し、前記配線基板1の一
表面と半導体チップ2の主面との間の間隙部に充填され
た液状の樹脂4を硬化させる。
【0032】次に、前記配線基板1の裏面に配置された
電極1Bの表面上にバンプ電極6を形成することによ
り、図1及び図2に示す半導体装置がほぼ完成する。こ
の後、半導体装置は、環境試験である温度サイクル試験
が施され、製品として出荷される。製品として出荷され
た半導体装置は、CPUボード、メモリボード等の実装
基板に実装され、パーソナルコンピュータ等の電子機器
に組み込まれる。
【0033】このように、本実施形態によれば、以下の
効果が得られる。
【0034】配線基板1の一表面と半導体チップ2の主
面との間の間隙部に充填される樹脂4として、エポキシ
系の熱硬化性樹脂からなる樹脂基材(母材)に、バンプ電
極3の熱伝導率に比べて高い熱伝導率を有し、かつバン
プ電極3の熱膨張係数に比べて小さい熱膨張係数を有す
る窒化アルミニウム(AlN)材からなるフィラー5を多
数混入した樹脂を用いることにより、配線基板1と半導
体チップ2との間の間隙部に充填された樹脂4の熱伝導
率が高くなるので、配線基板1と半導体チップ2との間
における熱抵抗を低減することができる。この結果、半
導体チップ2から発生した熱は配線基板1に効率よく伝
達されるので、半導体チップ2の放熱性を高めることが
できる。
【0035】また、半導体チップの放熱性が高くなるこ
とにより、半導体チップの温度を一定温度以下に保つこ
とができ、半導体チップに塔載された回路システムを正
常に動作させることができるので、半導体装置の熱に対
する信頼性を高めることができる。
【0036】また、窒化アルミニウム材はバンプ電極3
の熱膨張係数に比べて小さい熱膨張係数を有するので、
樹脂4の熱膨張係数とバンプ電極3の熱膨張係数との整
合を図ることができ、樹脂4の縦方向(高さ方向)の膨張
によってバンプ電極3に生じる破損を抑制することがで
きる。この結果、半導体装置の熱に対する信頼性を高め
ることができる。
【0037】なお、本実施形態は、フィラー5として、
窒化アルミニウム材からなる球状のフィラーを用いた例
について説明したが、フィラー5として、窒化アルミニ
ウム材からなる破砕状フィラーを用いてもよい。
【0038】また、本実施形態は、フィラー5として、
窒化アルミニウム材からなるフィラーを用いた例につい
て説明したが、フィラー5として、270[W/(m・
K)]程度の熱伝導率を有し、かつ3.7×10~6[1/
℃]程度の熱膨張係数を有するシリコンカーバイト(Si
C)材からなるフィラーを用いてもよい。この場合にお
いても前述の実施形態と同様の効果が得られる。
【0039】(実施形態2)図5は、本発明の実施形態
2である半導体装置の要部模式断面図である。
【0040】図5に示すように、半導体装置は、配線基
板1の一表面上に複数個の半導体チップ2を塔載したM
CM(ulti hip odule)構造で構成されている。本
実施形態の半導体装置は、前述の実施形態1と同様に、
配線基板1の一表面上にバンプ電極3を介在して半導体
チップ2を塔載し、配線基板1の一表面と半導体チップ
2との間の間隙部に樹脂4を充填した構成になってい
る。樹脂4としては、エポキシ系の熱硬化性樹脂からな
る樹脂基材(母材)に、バンプ電極3の熱伝導率に比べて
高い熱伝導率を有し、かつバンプ電極3の熱膨張係数に
比べて小さい熱膨張係数を有する窒化アルミニウム(A
lN)材からなるフィラー(5)を多数混入した樹脂が用
いられている。
【0041】このように、配線基板1の一表面と半導体
チップ2の主面との間の間隙部に充填される樹脂4とし
て、エポキシ系の熱硬化性樹脂からなる樹脂基材(母材)
に、バンプ電極3の熱伝導率に比べて高い熱伝導率を有
し、かつバンプ電極3の熱膨張係数に比べて小さい熱膨
張係数を有する窒化アルミニウム(AlN)材からなるフ
ィラー5を多数混入した樹脂を用いることにより、前述
の実施形態1と同様の効果が得られる。
【0042】(実施形態3)図6は、本発明の実施形態
3である半導体装置の模式断面図である。
【0043】図6に示すように、半導体装置は、配線基
板1の一表面上にバンプ電極3を介在して半導体チップ
2を塔載したパッケージ構造で構成されている。
【0044】前記バンプ電極3は、配線基板1の電極1
Aと半導体チップ2の電極2Aとの間に介在されてい
る。バンプ電極3は、半導体チップ2の主面(回路形成
面)に配置された電極2Aに固着され、電気的にかつ機
械的に接続されている。また、バンプ電極3は、配線基
板1の一表面に配置された電極1Aに圧接され、電気的
にかつ機械的に接続されている。このバンプ電極3と配
線基板1の電極1Aとの圧接による接続は、配線基板1
の一表面と半導体チップ2の主面との間の間隙部に充填
された樹脂4の熱収縮力及び熱硬化収縮力等の圧縮力に
よって行なわれている。
【0045】前記バンプ電極3としては、例えば金(A
u)からなる球状のバンプ電極が用いられている。この
場合のバンプ電極3は、297[W/(m・K)]程度の
熱伝導率を有し、14.2×10~6[1/℃]程度の熱膨
張係数を有する。
【0046】前記樹脂4としては、前述の実施形態1と
同様に、樹脂基材(母材)に多数のフィラーを混入した樹
脂が用いられている。樹脂基材としては例えばエポキシ
系の熱硬化性樹脂が用いられ、フィラー5としては例え
ば窒化アルミニウム(AlN)材からなる球状フィラーが
用いられている。窒化アルミニウム材は、170[W/
(m・K)]程度の熱伝導率を有し、3.7×10~6[1
/℃]程度の熱膨張係数を有する。即ち、配線基板1の
一表面と半導体チップ2の主面との間の間隙部には、バ
ンプ電極3の熱伝導率に比べて高い熱伝導率を有し、か
つバンプ電極3の熱膨張係数に比べて小さい熱膨張係数
を有する窒化アルミニウム材からなるフィラーを樹脂基
材に多数混入した樹脂4が充填されている。
【0047】次に、前記半導体装置の製造方法につい
て、図7乃至図9(製造方法を説明するための模式断面
図)を用いて説明する。
【0048】まず、図7に示す半導体チップ2を準備す
る。この半導体チップ2の主面(回路形成面)には複数
個の電極2Aが配置され、この複数個の電極2Aの夫々
の表面上にはAuからなるバンプ電極3が形成されてい
る。バンプ電極3は、これに限定されないが、例えばボ
ールボンディング法によって形成されたスタッドバンプ
構造で構成されている。ボールボンディング法は、Au
ワイヤの先端部に形成されたボールを半導体チップの電
極パッドに熱圧着し、その後、ボールの部分からAuワ
イヤを切断してバンプ電極を形成する方法である。
【0049】次に、図8に示すように、配線基板1の一
表面のチップ塔載領域にシート状の樹脂4を貼り付け
る。シート状の樹脂4としては、エポキシ系の熱硬化性
樹脂からなる樹脂基材(母材)に窒化アルミニウム(Al
N)材からなる球状フィラーを多数混入したシート状の
樹脂を用いる。
【0050】次に、前記配線基板1の一表面に配置され
た電極1Aと半導体チップ2の主面に配置された電極2
Aとの間にバンプ電極3が介在されるように、樹脂4の
表面上に半導体チップ2を載置する。
【0051】次に、加熱しながら前記半導体チップ2を
配線基板1に向って押圧し、図9に示すように、配線基
板1の電極パッド1Aに半導体チップ2のバンプ電極3
を圧接する。この工程において、樹脂4は、一旦溶融
し、その後に硬化する。半導体チップ2は樹脂4の溶融
及び硬化によって配線基板1に接着固定され、バンプ電
極3は樹脂4の熱収縮力及び熱硬化収縮力等の圧縮力に
よって配線基板1の電極1Aに圧接された状態にて電気
的にかつ機械的に接続される。また、この工程におい
て、配線基板1の一表面と半導体チップ2との間の間隙
部に樹脂4が充填される。
【0052】次に、前記配線基板1の裏面に配置された
電極1Bの表面上にバンプ電極6を形成することによ
り、図6に示す半導体装置がほぼ完成する。この後、半
導体装置は、環境試験である温度サイクル試験が施さ
れ、製品として出荷される。製品として出荷された半導
体装置は、CPUボード、メモリボード等の実装基板に
実装され、パーソナルコンピュータ等の電子機器に組み
込まれる。
【0053】このように、配線基板1の一表面と半導体
チップ2の主面との間の間隙部に充填される樹脂4とし
て、エポキシ系の熱硬化性樹脂からなる樹脂基材(母材)
に、バンプ電極3の熱伝導率に比べて高い熱伝導率を有
し、かつバンプ電極3の熱膨張係数に比べて小さい熱膨
張係数を有する窒化アルミニウム(AlN)材からなるフ
ィラー5を多数混入した樹脂を用いることにより、前述
の実施形態1と同様の効果が得られる。
【0054】なお、本実施形態は、半導体チップ2の電
極2A上にバンプ電極3を形成した例について説明した
が、バンプ電極3は配線基板1の電極パッド1A上に形
成してもよい。
【0055】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【0056】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【0057】半導体チップの放熱性を高めることが可能
となる。
【0058】また、半導体装置の熱に対する信頼性を高
めることが可能となる。
【図面の簡単な説明】
【図1】本発明の実施形態1である半導体装置の模式断
面図である。
【図2】図1の要部拡大模式断面図である。
【図3】前記半導体装置の製造方法を説明するための模
式断面図である。
【図4】前記半導体装置の製造方法を説明するための模
式断面図である。
【図5】本発明の実施形態2である半導体装置の要部模
式断面図である。
【図6】本発明の実施形態3である半導体装置の模式断
面図である。
【図7】前記半導体装置の製造方法を説明するための模
式断面図である。
【図8】前記半導体装置の製造方法を説明するための模
式断面図である。
【図9】前記半導体装置の製造方法を説明するための模
式断面図である。
【符号の説明】
1…配線基板、1A,1B…電極、2…半導体チップ、
2A…電極、3…バンプ電極、4…樹脂、5…フィラ
ー、6…バンプ電極、10…シリンジ。

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 配線基板の一表面上にバンプ電極を介在
    して半導体チップが塔載され、前記配線基板と前記半導
    体チップとの間の間隙部に樹脂が充填された半導体装置
    であって、前記樹脂として、樹脂基材に前記バンプ電極
    の熱伝導率に比べて高い熱伝導率を有する材料からなる
    フィラーを多数混入した樹脂が用いられていることを特
    徴とする半導体装置。
  2. 【請求項2】 配線基板の一表面上にバンプ電極を介在
    して半導体チップが塔載され、前記配線基板と前記半導
    体チップとの間の間隙部に樹脂が充填された半導体装置
    であって、前記樹脂として、樹脂基材に、前記バンプ電
    極の熱伝導率に比べて高い熱伝導率を有し、かつ前記バ
    ンプ電極の熱膨張係数に比べて小さい熱膨張係数を有す
    る材料からなるフィラーを多数混入した樹脂が用いられ
    ていることを特徴とする半導体装置。
  3. 【請求項3】 前記樹脂基材はエポキシ系の熱硬化性樹
    脂で形成され、前記フィラーは窒化アルミニウム材又は
    シリコンカーバイト材で形成されていることを特徴とす
    る請求項1又は請求項2に記載の半導体装置。
  4. 【請求項4】 前記半導体チップは、前記配線基板の一
    表面上に複数個塔載されていることを特徴とする請求項
    1乃至請求項3のうちいずれか1項に記載の半導体装
    置。
  5. 【請求項5】 前記バンプ電極は、前記配線基板の電極
    と前記半導体チップの電極との間に介在され、これらの
    電極の夫々に固着されていることを特徴とする請求項1
    乃至請求項4のうちいずれか1項に記載の半導体装置。
  6. 【請求項6】 前記バンプ電極は、前記配線基板の電極
    と前記半導体チップの電極との間に介在され、これらの
    電極のうち、一方の電極に固着され、他方の電極に圧接
    されていることを特徴とする請求項1乃至請求項4のう
    ちいずれか1項に記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1458024A3 (en) * 2003-03-06 2006-08-16 Shinko Electric Co. Ltd. Interposer and semiconductor device
JP2012227271A (ja) * 2011-04-18 2012-11-15 Cmk Corp パワーモジュール用絶縁放熱基板

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Publication number Priority date Publication date Assignee Title
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