JPH1167739A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1167739A JPH1167739A JP23886097A JP23886097A JPH1167739A JP H1167739 A JPH1167739 A JP H1167739A JP 23886097 A JP23886097 A JP 23886097A JP 23886097 A JP23886097 A JP 23886097A JP H1167739 A JPH1167739 A JP H1167739A
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Abstract
(57)【要約】
【課題】ＳＯＧ（Spin On Glass)を用いたエッチバック
法において、エッチング時間の短縮及びＳＳＤ（Sunny
Side-up Defect) の低減を達成する。 【解決手段】プラズマＳｉＯ2 膜３上にＳＯＧ膜４を形
成した後、プラズマエッチング用ガスとして、六フッ化
エチレン（Ｃ2 Ｆ6 ）に対する三フッ化メチル（ＣＨＦ
3 ）の混合比が比較的少なく、従って、ＳＯＧ膜４のエ
ッチングレートが比較的高い条件で、ＳＯＧ膜４のみを
所定膜厚エッチバックする。しかる後、Ｃ2 Ｆ6 に対す
るＣＨＦ3 の混合比が比較的多く、従って、プラズマＳ
ｉＯ2 膜３とＳＯＧ膜４との間の実質的なエッチング選
択比が１に近い条件で、プラズマＳｉＯ2 膜３とＳＯＧ
膜４とを同時にエッチバックする。 【効果】ＣＨＦ3 の混合比を少なくすることにより、Ｓ
ＳＤの原因となる堆積ポリマーの形成を抑制する。
法において、エッチング時間の短縮及びＳＳＤ（Sunny
Side-up Defect) の低減を達成する。 【解決手段】プラズマＳｉＯ2 膜３上にＳＯＧ膜４を形
成した後、プラズマエッチング用ガスとして、六フッ化
エチレン（Ｃ2 Ｆ6 ）に対する三フッ化メチル（ＣＨＦ
3 ）の混合比が比較的少なく、従って、ＳＯＧ膜４のエ
ッチングレートが比較的高い条件で、ＳＯＧ膜４のみを
所定膜厚エッチバックする。しかる後、Ｃ2 Ｆ6 に対す
るＣＨＦ3 の混合比が比較的多く、従って、プラズマＳ
ｉＯ2 膜３とＳＯＧ膜４との間の実質的なエッチング選
択比が１に近い条件で、プラズマＳｉＯ2 膜３とＳＯＧ
膜４とを同時にエッチバックする。 【効果】ＣＨＦ3 の混合比を少なくすることにより、Ｓ
ＳＤの原因となる堆積ポリマーの形成を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、例えば、スピンオングラス（ＳＯＧ）膜を用
いたエッチバック法による平坦化技術に適用して特に好
適なものである。
法に関し、例えば、スピンオングラス（ＳＯＧ）膜を用
いたエッチバック法による平坦化技術に適用して特に好
適なものである。
【０００２】
【従来の技術】近年、半導体装置の微細化及び高集積化
に伴い多層配線化も進んでいる。この結果、層間膜の平
坦化技術が益々重要になっている。
に伴い多層配線化も進んでいる。この結果、層間膜の平
坦化技術が益々重要になっている。
【０００３】段差の有る層間膜を平坦化する技術として
は、フォトレジストやＳＯＧ膜を用いたエッチバック法
が良く知られている。これは、塗布膜であるフォトレジ
ストやＳＯＧ膜の表面が比較的平坦であることを利用し
た方法で、段差の有る層間膜上にフォトレジスト又はＳ
ＯＧ膜を塗布形成し、しかる後、そのフォトレジスト又
はＳＯＧ膜とその下の層間膜のエッチング選択比がほぼ
１：１になるようなエッチング条件でエッチバックを行
って、フォトレジスト又はＳＯＧ膜表面の平坦性を層間
膜表面に転写する方法である。
は、フォトレジストやＳＯＧ膜を用いたエッチバック法
が良く知られている。これは、塗布膜であるフォトレジ
ストやＳＯＧ膜の表面が比較的平坦であることを利用し
た方法で、段差の有る層間膜上にフォトレジスト又はＳ
ＯＧ膜を塗布形成し、しかる後、そのフォトレジスト又
はＳＯＧ膜とその下の層間膜のエッチング選択比がほぼ
１：１になるようなエッチング条件でエッチバックを行
って、フォトレジスト又はＳＯＧ膜表面の平坦性を層間
膜表面に転写する方法である。
【０００４】図１２〜図１５を参照して、ＳＯＧ膜を用
いた従来のエッチバック法を説明する。
いた従来のエッチバック法を説明する。
【０００５】まず、図１２（ａ）に示すように、不図示
の半導体基板の上に形成された下地絶縁膜１０１上に所
定パターンの下層配線層１０２を形成する。
の半導体基板の上に形成された下地絶縁膜１０１上に所
定パターンの下層配線層１０２を形成する。
【０００６】次に、図１２（ｂ）に示すように、下層配
線層１０２上を含む下地絶縁膜１０１上の全面に、例え
ば、プラズマ化学的気相成長（ＣＶＤ）法により酸化シ
リコン（ＳｉＯ2 ）膜１０３を形成する（以下、このよ
うにプラズマＣＶＤ法により形成したＳｉＯ2 膜を「ｐ
−ＳｉＯ2 膜」と称する。）。このｐ−ＳｉＯ2 膜１０
３は平坦性が比較的悪く、図示の如く、下層配線層１０
２による段差を殆どそのまま反映した形の段差を表面に
有する。
線層１０２上を含む下地絶縁膜１０１上の全面に、例え
ば、プラズマ化学的気相成長（ＣＶＤ）法により酸化シ
リコン（ＳｉＯ2 ）膜１０３を形成する（以下、このよ
うにプラズマＣＶＤ法により形成したＳｉＯ2 膜を「ｐ
−ＳｉＯ2 膜」と称する。）。このｐ−ＳｉＯ2 膜１０
３は平坦性が比較的悪く、図示の如く、下層配線層１０
２による段差を殆どそのまま反映した形の段差を表面に
有する。
【０００７】次に、図１３（ａ）に示すように、ｐ−Ｓ
ｉＯ2 膜１０３上の全面にＳＯＧ膜１０４を塗布形成す
る。このＳＯＧ膜１０４は、例えば、液状で回転塗布
（スピンコート）されるため、図示の如く、その表面が
比較的平坦に形成される。
ｉＯ2 膜１０３上の全面にＳＯＧ膜１０４を塗布形成す
る。このＳＯＧ膜１０４は、例えば、液状で回転塗布
（スピンコート）されるため、図示の如く、その表面が
比較的平坦に形成される。
【０００８】次に、図１３（ｂ）に示すように、ＳＯＧ
膜１０４とその下のｐ−ＳｉＯ2 膜１０３のエッチング
選択比がほぼ１：１になる（即ち、ＳＯＧ膜１０４のエ
ッチングレートとｐ−ＳｉＯ2 膜１０３のエッチングレ
ートがほぼ等しい）ようなエッチング条件でエッチング
を行うと、全面に渡りＳＯＧ膜１０４の表面から一定の
速度でエッチングが進行して（いわゆるエッチバックさ
れて）、図示の如く、ＳＯＧ膜１０４表面の平坦性を転
写した形の比較的平坦な表面がｐ−ＳｉＯ2 膜１０３に
も形成される。
膜１０４とその下のｐ−ＳｉＯ2 膜１０３のエッチング
選択比がほぼ１：１になる（即ち、ＳＯＧ膜１０４のエ
ッチングレートとｐ−ＳｉＯ2 膜１０３のエッチングレ
ートがほぼ等しい）ようなエッチング条件でエッチング
を行うと、全面に渡りＳＯＧ膜１０４の表面から一定の
速度でエッチングが進行して（いわゆるエッチバックさ
れて）、図示の如く、ＳＯＧ膜１０４表面の平坦性を転
写した形の比較的平坦な表面がｐ−ＳｉＯ2 膜１０３に
も形成される。
【０００９】また、このＳＯＧ膜を用いたエッチバック
法では、有機材料であるフォトレジストを用いたエッチ
バック法とは異なり、図示の如く、ｐ−ＳｉＯ2 膜１０
３表面の段差部分を埋め込んだ状態のＳＯＧ膜１０４
を、この後もそのまま残すので、全体的に平坦な表面が
形成される。
法では、有機材料であるフォトレジストを用いたエッチ
バック法とは異なり、図示の如く、ｐ−ＳｉＯ2 膜１０
３表面の段差部分を埋め込んだ状態のＳＯＧ膜１０４
を、この後もそのまま残すので、全体的に平坦な表面が
形成される。
【００１０】次に、図１４（ａ）に示すように、ｐ−Ｓ
ｉＯ2 膜１０３上及びその段差部分を埋め込んだＳＯＧ
膜１０４上に第２のｐ−ＳｉＯ2 膜１０５を形成する。
このｐ−ＳｉＯ2 膜１０５は、上述した如くに平坦化さ
れた下地表面上に形成されるので、図示の如く、比較的
平坦に形成される。
ｉＯ2 膜１０３上及びその段差部分を埋め込んだＳＯＧ
膜１０４上に第２のｐ−ＳｉＯ2 膜１０５を形成する。
このｐ−ＳｉＯ2 膜１０５は、上述した如くに平坦化さ
れた下地表面上に形成されるので、図示の如く、比較的
平坦に形成される。
【００１１】次に、図１４（ｂ）に示すように、ｐ−Ｓ
ｉＯ2 膜１０３、ＳＯＧ膜１０４及びｐ−ＳｉＯ2 膜１
０５からなる層間絶縁膜の所定位置に、フォトリソグラ
フィー及びエッチングにより、配線接続孔（ビアホー
ル）となる貫通孔１０６を形成する。
ｉＯ2 膜１０３、ＳＯＧ膜１０４及びｐ−ＳｉＯ2 膜１
０５からなる層間絶縁膜の所定位置に、フォトリソグラ
フィー及びエッチングにより、配線接続孔（ビアホー
ル）となる貫通孔１０６を形成する。
【００１２】この時、上述したエッチバック工程によ
り、下層配線層１０２上のＳＯＧ膜１０４は実質上全て
除去され、ＳＯＧ膜１０４はｐ−ＳｉＯ2 膜１０３の段
差部分にしか存在しないので、図示の如く、貫通孔１０
６は、必然的に下層配線層１０２上のｐ−ＳｉＯ2 膜１
０３上に直接ｐ−ＳｉＯ2 膜１０５が積層された箇所に
形成される。これは、吸湿性が比較的高いＳＯＧ膜１０
４を、配線接続孔（ビアホール）である貫通孔１０６内
に露出させないための措置である。
り、下層配線層１０２上のＳＯＧ膜１０４は実質上全て
除去され、ＳＯＧ膜１０４はｐ−ＳｉＯ2 膜１０３の段
差部分にしか存在しないので、図示の如く、貫通孔１０
６は、必然的に下層配線層１０２上のｐ−ＳｉＯ2 膜１
０３上に直接ｐ−ＳｉＯ2 膜１０５が積層された箇所に
形成される。これは、吸湿性が比較的高いＳＯＧ膜１０
４を、配線接続孔（ビアホール）である貫通孔１０６内
に露出させないための措置である。
【００１３】次に、図１５に示すように、貫通孔１０６
内を埋め込むようにしてｐ−ＳｉＯ 2 膜１０５上の全面
に上層配線材料を形成し、フォトリソグラフィー及びエ
ッチングにより、この上層配線材料をパターニングし
て、図示の如く、夫々貫通孔１０６の部分を含む所定パ
ターンの上層配線層１０７を形成する。
内を埋め込むようにしてｐ−ＳｉＯ 2 膜１０５上の全面
に上層配線材料を形成し、フォトリソグラフィー及びエ
ッチングにより、この上層配線材料をパターニングし
て、図示の如く、夫々貫通孔１０６の部分を含む所定パ
ターンの上層配線層１０７を形成する。
【００１４】
【発明が解決しようとする課題】以上に説明した従来の
エッチバック法において、図１３（ａ）に示すＳＯＧ膜
１０４は、できるだけ厚く形成する方がその表面の平坦
性が良くなる。
エッチバック法において、図１３（ａ）に示すＳＯＧ膜
１０４は、できるだけ厚く形成する方がその表面の平坦
性が良くなる。
【００１５】一方、ＳＯＧ膜１０４とｐ−ＳｉＯ2 膜１
０３をエッチバックする工程は、従来、１回のエッチン
グ工程で行っていた。この時、ｐ−ＳｉＯ2 膜１０３が
露出した後は、そのｐ−ＳｉＯ2 膜１０３のエッチング
時に放出される酸素又は酸素化合物によりＳＯＧ膜１０
４のエッチングレートが上昇するので、予めそれを見越
して、ＳＯＧ膜１０４だけをエッチングする際、ＳＯＧ
膜１０４のｐ−ＳｉＯ2 膜１０３に対するエッチング選
択比は１より低く、例えば、約０．７７に設定してい
た。即ち、ＳＯＧ膜１０４のエッチングレートが比較的
低いエッチング条件でエッチングを行っていた。
０３をエッチバックする工程は、従来、１回のエッチン
グ工程で行っていた。この時、ｐ−ＳｉＯ2 膜１０３が
露出した後は、そのｐ−ＳｉＯ2 膜１０３のエッチング
時に放出される酸素又は酸素化合物によりＳＯＧ膜１０
４のエッチングレートが上昇するので、予めそれを見越
して、ＳＯＧ膜１０４だけをエッチングする際、ＳＯＧ
膜１０４のｐ−ＳｉＯ2 膜１０３に対するエッチング選
択比は１より低く、例えば、約０．７７に設定してい
た。即ち、ＳＯＧ膜１０４のエッチングレートが比較的
低いエッチング条件でエッチングを行っていた。
【００１６】このため、上述したようにＳＯＧ膜１０４
を厚く形成すると、そのエッチングに比較的時間がかか
り、工程のスループットが悪くなるという問題が有っ
た。
を厚く形成すると、そのエッチングに比較的時間がかか
り、工程のスループットが悪くなるという問題が有っ
た。
【００１７】また、上述したエッチング選択比の制御
は、従来、例えば、図６に示すように、エッチャントガ
ス中の六フッ化エチレン（Ｃ2 Ｆ6 ）に混合する三フッ
化メチル（ＣＨＦ3 ）の量で行っていた。即ち、ＣＨＦ
3 の混合量を多くするほど、ＳＯＧ膜１０４のｐ−Ｓｉ
Ｏ2 膜１０３に対するエッチング選択比が低くなる。
は、従来、例えば、図６に示すように、エッチャントガ
ス中の六フッ化エチレン（Ｃ2 Ｆ6 ）に混合する三フッ
化メチル（ＣＨＦ3 ）の量で行っていた。即ち、ＣＨＦ
3 の混合量を多くするほど、ＳＯＧ膜１０４のｐ−Ｓｉ
Ｏ2 膜１０３に対するエッチング選択比が低くなる。
【００１８】ところが、ＣＨＦ3 は、Ｓｉ、Ｃ、Ｆ、Ｈ
等からなる堆積性のポリマーを形成する原因となるた
め、このＣＨＦ3 の混合量が多いと、次のような問題が
有った。
等からなる堆積性のポリマーを形成する原因となるた
め、このＣＨＦ3 の混合量が多いと、次のような問題が
有った。
【００１９】即ち、図１６（ａ）に示すように、ＣＨＦ
3 の混合量が多いと、エッチバック時、Ｓｉ、Ｃ、Ｏ、
Ｆ、Ｈ等からなるポリマー１０８がＳＯＧ膜１０４上に
堆積して残り易い。
3 の混合量が多いと、エッチバック時、Ｓｉ、Ｃ、Ｏ、
Ｆ、Ｈ等からなるポリマー１０８がＳＯＧ膜１０４上に
堆積して残り易い。
【００２０】そこで、この状態で、ｐ−ＳｉＯ2 膜１０
５を形成すると、図１６（ｂ）に示すように、ｐ−Ｓｉ
Ｏ2 膜１０５は、ポリマー１０８の所で盛り上がった形
に形成される。従って、その上に形成される上層配線材
料１０７も、ポリマー１０８の所で盛り上がった形に形
成され、その盛り上がりの裾野部分では、上層配線材料
１０７の膜厚が相対的に厚くなる。
５を形成すると、図１６（ｂ）に示すように、ｐ−Ｓｉ
Ｏ2 膜１０５は、ポリマー１０８の所で盛り上がった形
に形成される。従って、その上に形成される上層配線材
料１０７も、ポリマー１０８の所で盛り上がった形に形
成され、その盛り上がりの裾野部分では、上層配線材料
１０７の膜厚が相対的に厚くなる。
【００２１】このため、フォトレジスト１０９をエッチ
ングマスクとして用いて、上層配線材料１０７をパター
ニングする際、図１７に示すように、ｐ−ＳｉＯ2 膜１
０５の盛り上がりの裾野部分に上層配線材料１０７のエ
ッチング残り１０７ａが生じ易く、図１７の平面図に示
すように、ＳＳＤ（Sunny Side-up Defect) と呼ばれる
欠陥が発生し易い。このＳＳＤは、図示の如く、上層配
線材料１０７間を短絡させる原因となる。
ングマスクとして用いて、上層配線材料１０７をパター
ニングする際、図１７に示すように、ｐ−ＳｉＯ2 膜１
０５の盛り上がりの裾野部分に上層配線材料１０７のエ
ッチング残り１０７ａが生じ易く、図１７の平面図に示
すように、ＳＳＤ（Sunny Side-up Defect) と呼ばれる
欠陥が発生し易い。このＳＳＤは、図示の如く、上層配
線材料１０７間を短絡させる原因となる。
【００２２】要するに、従来は、ＳＯＧ膜１０４のみを
エッチングするエッチバック工程の初期段階において
も、ＣＨＦ3 の混合比を高くして、上述したエッチング
選択比を低くしていたため、ＳＳＤの発生確率が高く、
この結果、製品の歩留りが悪かった。
エッチングするエッチバック工程の初期段階において
も、ＣＨＦ3 の混合比を高くして、上述したエッチング
選択比を低くしていたため、ＳＳＤの発生確率が高く、
この結果、製品の歩留りが悪かった。
【００２３】そこで、本発明の第１の目的は、例えば、
エッチバック工程におけるエッチング時間を短縮するこ
とができて、例えば、ＳＯＧ膜を厚く形成した場合で
も、エッチバック工程にそれ程長時間を要しない半導体
装置の製造方法を提供することである。
エッチバック工程におけるエッチング時間を短縮するこ
とができて、例えば、ＳＯＧ膜を厚く形成した場合で
も、エッチバック工程にそれ程長時間を要しない半導体
装置の製造方法を提供することである。
【００２４】また、本発明の第２の目的は、例えば、Ｓ
ＯＧ膜を用いたエッチバック法において、ＳＳＤの発生
確率を低く抑えることができて、製品歩留りが向上する
半導体装置の製造方法を提供することである。
ＯＧ膜を用いたエッチバック法において、ＳＳＤの発生
確率を低く抑えることができて、製品歩留りが向上する
半導体装置の製造方法を提供することである。
【００２５】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置の製造方法では、第１の層
の上に形成された第２の層の一部を第１の除去速度で除
去した後、前記第２の層の残りの部分の少なくとも一部
と前記第１の層の一部を前記第１の除去速度よりも遅い
第２の除去速度で除去する。
ために、本発明の半導体装置の製造方法では、第１の層
の上に形成された第２の層の一部を第１の除去速度で除
去した後、前記第２の層の残りの部分の少なくとも一部
と前記第１の層の一部を前記第１の除去速度よりも遅い
第２の除去速度で除去する。
【００２６】例えば、本発明の一態様による半導体装置
の製造方法は、前記第１の層の上に形成された前記第２
の層の一部を第１のエッチング速度でエッチング除去す
る第１のエッチング工程と、この第１のエッチング工程
の後、前記第２の層の残りの部分の少なくとも一部と前
記第１の層の一部を前記第１のエッチング速度よりも遅
い第２のエッチング速度でエッチング除去する第２のエ
ッチング工程とを有する。
の製造方法は、前記第１の層の上に形成された前記第２
の層の一部を第１のエッチング速度でエッチング除去す
る第１のエッチング工程と、この第１のエッチング工程
の後、前記第２の層の残りの部分の少なくとも一部と前
記第１の層の一部を前記第１のエッチング速度よりも遅
い第２のエッチング速度でエッチング除去する第２のエ
ッチング工程とを有する。
【００２７】この時、例えば、前記第１の層が、配線層
の上に形成された比較的平坦性の悪い第１の絶縁層、例
えば、化学的気相成長法で形成された酸化シリコンを主
成分とする絶縁層であり、前記第２の層が、前記第１の
絶縁層の上に形成された表面が比較的平坦な第２の絶縁
層、例えば、スピンオングラス層である。
の上に形成された比較的平坦性の悪い第１の絶縁層、例
えば、化学的気相成長法で形成された酸化シリコンを主
成分とする絶縁層であり、前記第２の層が、前記第１の
絶縁層の上に形成された表面が比較的平坦な第２の絶縁
層、例えば、スピンオングラス層である。
【００２８】この場合、前記第１の層のエッチング速度
に対する前記第２の層のエッチング速度の比で定義され
るエッチング選択比が、前記第２のエッチング工程より
も前記第１のエッチング工程の方が高いのが好ましい。
に対する前記第２の層のエッチング速度の比で定義され
るエッチング選択比が、前記第２のエッチング工程より
も前記第１のエッチング工程の方が高いのが好ましい。
【００２９】また、前記第２のエッチング工程の後、前
記第１のエッチング工程よりも前記エッチング選択比が
高い第３のエッチング工程を行って、前記第２のエッチ
ング工程後に残っている前記スピンオングラス層の表面
領域部分を除去するのが好ましい。
記第１のエッチング工程よりも前記エッチング選択比が
高い第３のエッチング工程を行って、前記第２のエッチ
ング工程後に残っている前記スピンオングラス層の表面
領域部分を除去するのが好ましい。
【００３０】なお、前記第２の絶縁層はフォトレジスト
層であっても良い。その場合、前記第２のエッチング工
程の後、残っている前記フォトレジスト層を実質的に全
て除去するのが好ましい。
層であっても良い。その場合、前記第２のエッチング工
程の後、残っている前記フォトレジスト層を実質的に全
て除去するのが好ましい。
【００３１】また、本発明においては、前記第１の層が
絶縁層であり、前記第２の層が前記絶縁層に形成された
貫通孔又は溝を埋め込んで前記絶縁層上に形成された導
電層であっても良い。この場合、前記第２のエッチング
工程により、前記貫通孔又は溝以外の部分の前記絶縁層
上に形成された前記導電層を実質的に全て除去するのが
好ましい。また、この場合には、前記第１の層のエッチ
ング速度に対する前記第２の層のエッチング速度の比で
定義されるエッチング選択比が、前記第２のエッチング
工程よりも前記第１のエッチング工程の方が低いのが好
ましい。
絶縁層であり、前記第２の層が前記絶縁層に形成された
貫通孔又は溝を埋め込んで前記絶縁層上に形成された導
電層であっても良い。この場合、前記第２のエッチング
工程により、前記貫通孔又は溝以外の部分の前記絶縁層
上に形成された前記導電層を実質的に全て除去するのが
好ましい。また、この場合には、前記第１の層のエッチ
ング速度に対する前記第２の層のエッチング速度の比で
定義されるエッチング選択比が、前記第２のエッチング
工程よりも前記第１のエッチング工程の方が低いのが好
ましい。
【００３２】更に、本発明の別の態様による半導体装置
の製造方法は、前記第１の層の上に形成された前記第２
の層の一部を第１の研磨速度で研磨除去する第１の研磨
工程と、この第１の研磨工程の後、前記第２の層の残り
の部分の少なくとも一部と前記第１の層の一部を前記第
１の研磨速度よりも遅い第２の研磨速度で研磨除去する
第２の研磨工程とを有する。
の製造方法は、前記第１の層の上に形成された前記第２
の層の一部を第１の研磨速度で研磨除去する第１の研磨
工程と、この第１の研磨工程の後、前記第２の層の残り
の部分の少なくとも一部と前記第１の層の一部を前記第
１の研磨速度よりも遅い第２の研磨速度で研磨除去する
第２の研磨工程とを有する。
【００３３】この場合には、前記第１及び第２の研磨工
程を、いずれも化学機械研磨法で行うのが好ましい。
程を、いずれも化学機械研磨法で行うのが好ましい。
【００３４】
【発明の実施の形態】以下、本発明を好ましい実施の形
態に従い説明する。
態に従い説明する。
【００３５】〔第１の実施の形態〕まず、ＳＯＧ膜を用
いたエッチバック法に本発明を適用した第１の実施の形
態を説明する。
いたエッチバック法に本発明を適用した第１の実施の形
態を説明する。
【００３６】まず、図１（ａ）に示すように、不図示の
単結晶シリコン半導体基板の上に形成された、例えば、
ＳｉＯ2 からなる下地絶縁膜１上に、例えば、多結晶シ
リコン又はＡｌ−Ｃｕ等のＡｌ系合金からなる所定パタ
ーンの下層配線層２を形成する。
単結晶シリコン半導体基板の上に形成された、例えば、
ＳｉＯ2 からなる下地絶縁膜１上に、例えば、多結晶シ
リコン又はＡｌ−Ｃｕ等のＡｌ系合金からなる所定パタ
ーンの下層配線層２を形成する。
【００３７】次に、図１（ｂ）に示すように、下層配線
層２上を含む下地絶縁膜１上の全面に、例えば、テトラ
エトキシシラン（ＴＥＯＳ）のようなＳｉＯ2 膜３をプ
ラズマＣＶＤ法により形成する。このｐ−ＳｉＯ2 膜３
は平坦性が比較的悪く、図示の如く、下層配線層２によ
る段差を殆どそのまま反映した形の段差を表面に有す
る。
層２上を含む下地絶縁膜１上の全面に、例えば、テトラ
エトキシシラン（ＴＥＯＳ）のようなＳｉＯ2 膜３をプ
ラズマＣＶＤ法により形成する。このｐ−ＳｉＯ2 膜３
は平坦性が比較的悪く、図示の如く、下層配線層２によ
る段差を殆どそのまま反映した形の段差を表面に有す
る。
【００３８】次に、図２（ａ）に示すように、ｐ−Ｓｉ
Ｏ2 膜３上の全面にＳＯＧ膜４を塗布形成する。このＳ
ＯＧ膜４は、例えば、液状で回転塗布（スピンコート）
されるため、図示の如く、その表面が比較的平坦に形成
される。
Ｏ2 膜３上の全面にＳＯＧ膜４を塗布形成する。このＳ
ＯＧ膜４は、例えば、液状で回転塗布（スピンコート）
されるため、図示の如く、その表面が比較的平坦に形成
される。
【００３９】次に、図２（ｂ）に示すように、この第１
の実施の形態では、エッチバックの第１ステップとし
て、ＳＯＧ膜４のみを、例えば、約２０００Åの膜厚分
エッチングする。この第１ステップにおけるＳＯＧ膜４
のみのエッチングは、例えば、ｐ−ＳｉＯ2 膜３に対す
るＳＯＧ膜４のエッチング選択比を約１．０に設定して
行うことができる。即ち、従来（エッチング選択比約
０．７７）よりもＳＯＧ膜４のエッチングレートが高い
（約１．３倍）エッチングを行うことができるため、エ
ッチングに要する時間が短縮し、工程のスループットが
向上する。
の実施の形態では、エッチバックの第１ステップとし
て、ＳＯＧ膜４のみを、例えば、約２０００Åの膜厚分
エッチングする。この第１ステップにおけるＳＯＧ膜４
のみのエッチングは、例えば、ｐ−ＳｉＯ2 膜３に対す
るＳＯＧ膜４のエッチング選択比を約１．０に設定して
行うことができる。即ち、従来（エッチング選択比約
０．７７）よりもＳＯＧ膜４のエッチングレートが高い
（約１．３倍）エッチングを行うことができるため、エ
ッチングに要する時間が短縮し、工程のスループットが
向上する。
【００４０】図６に、エッチャントガスの混合比ＣＨＦ
3 ／（ＣＨＦ3 ＋Ｃ2 Ｆ6 ）によるエッチング選択比
（ＳＯＧ／ＳｉＯ2 ）の変化を示す。
3 ／（ＣＨＦ3 ＋Ｃ2 Ｆ6 ）によるエッチング選択比
（ＳＯＧ／ＳｉＯ2 ）の変化を示す。
【００４１】この図６から分かるように、エッチャント
ガス中におけるＣＨＦ3 の混合比を少なくするほど、Ｓ
ＯＧ膜４のｐ−ＳｉＯ2 膜３に対するエッチング選択比
が高くなる。
ガス中におけるＣＨＦ3 の混合比を少なくするほど、Ｓ
ＯＧ膜４のｐ−ＳｉＯ2 膜３に対するエッチング選択比
が高くなる。
【００４２】即ち、この第１ステップにおけるエッチン
グ選択比が約１．０のエッチングでは、従来のエッチン
グ選択比が約０．７７のエッチングよりも、エッチャン
トガス中におけるＣＨＦ3 の混合比が少なくて済む。こ
の結果、ＣＨＦ3 の存在に起因して従来比較的多かった
堆積性ポリマーの形成、ひいては、ＳＳＤの形成を低減
することができ、半導体装置の製造歩留りが大幅に向上
する。実際、この第１ステップのエッチング選択比が約
１．０のエッチングを行うことにより、ＳＳＤの発生を
従来条件の約１／４に低減することができた。
グ選択比が約１．０のエッチングでは、従来のエッチン
グ選択比が約０．７７のエッチングよりも、エッチャン
トガス中におけるＣＨＦ3 の混合比が少なくて済む。こ
の結果、ＣＨＦ3 の存在に起因して従来比較的多かった
堆積性ポリマーの形成、ひいては、ＳＳＤの形成を低減
することができ、半導体装置の製造歩留りが大幅に向上
する。実際、この第１ステップのエッチング選択比が約
１．０のエッチングを行うことにより、ＳＳＤの発生を
従来条件の約１／４に低減することができた。
【００４３】なお、この第１ステップのエッチングで
は、上述したエッチング選択比を０．８〜１．２の範囲
に設定するのが好ましい。エッチング選択比が０．８よ
りも低いと、エッチング時間短縮及びＳＳＤ低減の効果
が充分に得られなくなる虞が有り、一方、エッチング選
択比が１．２よりも高いと、この第１ステップにおける
エッチング量の制御が困難になる虞が有る。
は、上述したエッチング選択比を０．８〜１．２の範囲
に設定するのが好ましい。エッチング選択比が０．８よ
りも低いと、エッチング時間短縮及びＳＳＤ低減の効果
が充分に得られなくなる虞が有り、一方、エッチング選
択比が１．２よりも高いと、この第１ステップにおける
エッチング量の制御が困難になる虞が有る。
【００４４】次に、図３（ａ）に示すように、上述した
第１ステップのエッチング終了後、引き続き、第２ステ
ップのエッチングを行い、ＳＯＧ膜４とｐ−ＳｉＯ2 膜
３を同時にエッチングして、図示の如く、平坦化を行
う。
第１ステップのエッチング終了後、引き続き、第２ステ
ップのエッチングを行い、ＳＯＧ膜４とｐ−ＳｉＯ2 膜
３を同時にエッチングして、図示の如く、平坦化を行
う。
【００４５】この第２ステップでは、例えば、エッチン
グ選択比が従来と同じ約０．７７のエッチングを、例え
ば、膜厚約３０００Å分行う。
グ選択比が従来と同じ約０．７７のエッチングを、例え
ば、膜厚約３０００Å分行う。
【００４６】この第２ステップのエッチングは、平坦化
を目的としたものであるため、上述したエッチング選択
比を０．５〜１．０の範囲に設定するのが好ましい。即
ち、ＳＯＧ膜４のｐ−ＳｉＯ2 膜３に対するエッチング
選択比は、その実際上の値がほぼ１になる約０．７７に
できるだけ近いのが好ましい。このエッチング選択比が
０．５より低い、或いは、１．０より高いと所望の平坦
性が得られなくなる虞が有る。また、エッチング選択比
が低いと、ＳＳＤが発生し易くなるという問題も有る。
この第２ステップにおけるエッチング選択比は、０．７
７±２０％の範囲であるのがより好ましい。
を目的としたものであるため、上述したエッチング選択
比を０．５〜１．０の範囲に設定するのが好ましい。即
ち、ＳＯＧ膜４のｐ−ＳｉＯ2 膜３に対するエッチング
選択比は、その実際上の値がほぼ１になる約０．７７に
できるだけ近いのが好ましい。このエッチング選択比が
０．５より低い、或いは、１．０より高いと所望の平坦
性が得られなくなる虞が有る。また、エッチング選択比
が低いと、ＳＳＤが発生し易くなるという問題も有る。
この第２ステップにおけるエッチング選択比は、０．７
７±２０％の範囲であるのがより好ましい。
【００４７】図３（ｂ）に示すように、上述した第２ス
テップのエッチング終了後、本実施の形態では、引き続
き、第３ステップのエッチング、例えば、エッチング選
択比が約１．３のエッチングを、例えば、膜厚約５００
Å分行う。
テップのエッチング終了後、本実施の形態では、引き続
き、第３ステップのエッチング、例えば、エッチング選
択比が約１．３のエッチングを、例えば、膜厚約５００
Å分行う。
【００４８】この第３ステップのエッチングは、ＳＯＧ
膜４表面に付着したポリマー層やＳＯＧ膜４表面に形成
された変質層を除去する目的で行うもので、これによ
り、後に形成するｐ−ＳｉＯ2 膜５（図４（ａ）以降参
照）に対する密着性を向上させて、エッチバック界面に
おける膜剥がれを防止する。
膜４表面に付着したポリマー層やＳＯＧ膜４表面に形成
された変質層を除去する目的で行うもので、これによ
り、後に形成するｐ−ＳｉＯ2 膜５（図４（ａ）以降参
照）に対する密着性を向上させて、エッチバック界面に
おける膜剥がれを防止する。
【００４９】従って、この第３ステップのエッチングに
おけるエッチング選択比は、ＳＯＧ膜４表面を効率良く
エッチングできれば、特に限定されるものではないが、
１．３±２０％の範囲であるのが好ましい。エッチング
選択比がこの範囲より低いと、ＳＯＧ膜４表面のエッチ
ングが不充分になる虞が有り、一方、この範囲より高い
と、ＳＯＧ膜４のエッチング量が多くなり過ぎて、平坦
性を損なう虞が有る。
おけるエッチング選択比は、ＳＯＧ膜４表面を効率良く
エッチングできれば、特に限定されるものではないが、
１．３±２０％の範囲であるのが好ましい。エッチング
選択比がこの範囲より低いと、ＳＯＧ膜４表面のエッチ
ングが不充分になる虞が有り、一方、この範囲より高い
と、ＳＯＧ膜４のエッチング量が多くなり過ぎて、平坦
性を損なう虞が有る。
【００５０】図８に、上述した第１〜第３ステップのエ
ッチングにおけるエッチング選択比の変化を示す。
ッチングにおけるエッチング選択比の変化を示す。
【００５１】まず、ＳＯＧ膜４のみをエッチングする第
１ステップＩにおいては、ｐ−ＳｉＯ2 膜３に対するエ
ッチング選択比が或る程度とれて且つＳＯＧ膜４のエッ
チングレートができるだけ高いエッチングを行う。
１ステップＩにおいては、ｐ−ＳｉＯ2 膜３に対するエ
ッチング選択比が或る程度とれて且つＳＯＧ膜４のエッ
チングレートができるだけ高いエッチングを行う。
【００５２】次に、ＳＯＧ膜４とｐ−ＳｉＯ2 膜３の平
坦化を行う第２ステップIIにおいては、ＳＯＧ膜４のｐ
−ＳｉＯ2 膜３に対するエッチング選択比が約０．７７
（実際上１になる値）にできるだけ近いエッチングを行
う。
坦化を行う第２ステップIIにおいては、ＳＯＧ膜４のｐ
−ＳｉＯ2 膜３に対するエッチング選択比が約０．７７
（実際上１になる値）にできるだけ近いエッチングを行
う。
【００５３】最後に、ＳＯＧ膜４表面を清浄化する第３
ステップIII においては、ＳＯＧ膜４表面を効率良くエ
ッチングできる（結果的に、エッチング選択比が最も高
い）エッチングを行う。
ステップIII においては、ＳＯＧ膜４表面を効率良くエ
ッチングできる（結果的に、エッチング選択比が最も高
い）エッチングを行う。
【００５４】なお、第１又は第３ステップのエッチング
は、エッチング選択比の異なる更に複数のステップに分
割して行っても良い。
は、エッチング選択比の異なる更に複数のステップに分
割して行っても良い。
【００５５】また、第１〜第３ステップのエッチング
は、例えば、エッチンャントガス中のＣＨＦ3 の流量を
連続的に変化させることにより、エッチング選択比を連
続的に変化させながら行っても良い。
は、例えば、エッチンャントガス中のＣＨＦ3 の流量を
連続的に変化させることにより、エッチング選択比を連
続的に変化させながら行っても良い。
【００５６】次に、以上のようにしてＳＯＧ膜４及びｐ
−ＳｉＯ2 膜３のエッチバックを行った後、図４（ａ）
に示すように、ｐ−ＳｉＯ2 膜３上及びその段差部分を
埋め込んだＳＯＧ膜４上に、例えば、ＴＥＯＳからなる
第２のｐ−ＳｉＯ2 膜５を形成する。このｐ−ＳｉＯ2
膜５は、上述した如くに平坦化された下地表面上に形成
されるので、図示の如く、比較的平坦に形成される。
−ＳｉＯ2 膜３のエッチバックを行った後、図４（ａ）
に示すように、ｐ−ＳｉＯ2 膜３上及びその段差部分を
埋め込んだＳＯＧ膜４上に、例えば、ＴＥＯＳからなる
第２のｐ−ＳｉＯ2 膜５を形成する。このｐ−ＳｉＯ2
膜５は、上述した如くに平坦化された下地表面上に形成
されるので、図示の如く、比較的平坦に形成される。
【００５７】次に、図４（ｂ）に示すように、ｐ−Ｓｉ
Ｏ2 膜３、ＳＯＧ膜４及びｐ−ＳｉＯ2 膜５からなる層
間絶縁膜の所定位置に、フォトリソグラフィー及びエッ
チングにより、配線接続孔（ビアホール）となる貫通孔
６を形成する。
Ｏ2 膜３、ＳＯＧ膜４及びｐ−ＳｉＯ2 膜５からなる層
間絶縁膜の所定位置に、フォトリソグラフィー及びエッ
チングにより、配線接続孔（ビアホール）となる貫通孔
６を形成する。
【００５８】次に、図５に示すように、貫通孔６内を埋
め込むようにしてｐ−ＳｉＯ2 膜５上の全面に、例え
ば、Ａｌ−Ｃｕ等のＡｌ系合金からなる上層配線材料を
形成し、フォトリソグラフィー及びエッチングにより、
この上層配線材料をパターニングして、図示の如く、夫
々貫通孔６の部分を含む所定パターンの上層配線層７を
形成する。
め込むようにしてｐ−ＳｉＯ2 膜５上の全面に、例え
ば、Ａｌ−Ｃｕ等のＡｌ系合金からなる上層配線材料を
形成し、フォトリソグラフィー及びエッチングにより、
この上層配線材料をパターニングして、図示の如く、夫
々貫通孔６の部分を含む所定パターンの上層配線層７を
形成する。
【００５９】以上に説明した第１の実施の形態において
は、ＳＯＧ膜４とｐ−ＳｉＯ2 膜３をエッチバックによ
り平坦化する際、まず、第１ステップとして、ＳＯＧ膜
４のみを比較的エッチングレートが高いエッチング条件
でエッチングし、しかる後、第２ステップとして、ＳＯ
Ｇ膜４とｐ−ＳｉＯ2 膜３との間のエッチング選択比を
最適に制御したエッチングによりＳＯＧ膜４及びｐ−Ｓ
ｉＯ2 膜３を同時にエッチングする。従って、特に、第
１ステップにおいて、エッチングに要する時間を従来よ
りも短縮することができ、ひいては、エッチバック工程
全体の所要時間を従来よりも短縮することができて、工
程のスループットが向上する。また、平坦度を向上させ
るためにＳＯＧ膜４を厚く形成しても、そのエッチング
時間がそれ程長くならないため、平坦度の一層の向上を
図ることが可能となる。
は、ＳＯＧ膜４とｐ−ＳｉＯ2 膜３をエッチバックによ
り平坦化する際、まず、第１ステップとして、ＳＯＧ膜
４のみを比較的エッチングレートが高いエッチング条件
でエッチングし、しかる後、第２ステップとして、ＳＯ
Ｇ膜４とｐ−ＳｉＯ2 膜３との間のエッチング選択比を
最適に制御したエッチングによりＳＯＧ膜４及びｐ−Ｓ
ｉＯ2 膜３を同時にエッチングする。従って、特に、第
１ステップにおいて、エッチングに要する時間を従来よ
りも短縮することができ、ひいては、エッチバック工程
全体の所要時間を従来よりも短縮することができて、工
程のスループットが向上する。また、平坦度を向上させ
るためにＳＯＧ膜４を厚く形成しても、そのエッチング
時間がそれ程長くならないため、平坦度の一層の向上を
図ることが可能となる。
【００６０】また、特に、第１ステップのエッチング
を、例えば、ＣＨＦ3 のような堆積性のポリマー形成の
原因となるガスの混合比が少ない条件で行うことができ
るので、ＳＳＤ等の欠陥の発生を抑制することができ、
結果、半導体装置の製造歩留りが向上する。
を、例えば、ＣＨＦ3 のような堆積性のポリマー形成の
原因となるガスの混合比が少ない条件で行うことができ
るので、ＳＳＤ等の欠陥の発生を抑制することができ、
結果、半導体装置の製造歩留りが向上する。
【００６１】図７に、従来の方法と上述した本発明の第
１の実施の形態の方法とで夫々製造した半導体装置の各
ウェハ中での欠陥数を比較して示す。
１の実施の形態の方法とで夫々製造した半導体装置の各
ウェハ中での欠陥数を比較して示す。
【００６２】この図７から分かるように、本発明の方法
により、特に、０．５〜１．０μｍの範囲の大きさの欠
陥が著しく減少する。これは、この範囲内に含まれるＳ
ＳＤ等の発生が著しく低減した結果と考えられる。
により、特に、０．５〜１．０μｍの範囲の大きさの欠
陥が著しく減少する。これは、この範囲内に含まれるＳ
ＳＤ等の発生が著しく低減した結果と考えられる。
【００６３】また、上述した第１の実施の形態では、第
３ステップとして、ｐ−ＳｉＯ2 膜３に対するＳＯＧ膜
４のエッチング選択比が最も高いエッチングを行い、こ
れにより、ＳＯＧ膜４表面に付着したポリマー層やＳＯ
Ｇ膜４表面に形成された変質層を除去している。従っ
て、ＳＯＧ膜４とその上に形成されるｐ−ＳｉＯ2 膜５
との間の密着性が向上して、エッチバック界面における
膜剥がれが防止される。
３ステップとして、ｐ−ＳｉＯ2 膜３に対するＳＯＧ膜
４のエッチング選択比が最も高いエッチングを行い、こ
れにより、ＳＯＧ膜４表面に付着したポリマー層やＳＯ
Ｇ膜４表面に形成された変質層を除去している。従っ
て、ＳＯＧ膜４とその上に形成されるｐ−ＳｉＯ2 膜５
との間の密着性が向上して、エッチバック界面における
膜剥がれが防止される。
【００６４】なお、この第３ステップのエッチングは、
必ずしも必要なものではない。
必ずしも必要なものではない。
【００６５】〔第２の実施の形態〕次に、図９〜図１１
を参照して、本発明の第２の実施の形態を説明する。な
お、この第２の実施の形態において、上述した第１の実
施の形態に対応する部位には、上述した第１の実施の形
態と同一の符号を付す。
を参照して、本発明の第２の実施の形態を説明する。な
お、この第２の実施の形態において、上述した第１の実
施の形態に対応する部位には、上述した第１の実施の形
態と同一の符号を付す。
【００６６】この第２の実施の形態は、レジストエッチ
バック法に本発明を適用したもので、図９（ａ）に示す
ように、上述した第１の実施の形態と同様にして、下地
絶縁層１上に下層配線層２を所定パターンに形成した
後、その上にｐ−ＳｉＯ2 膜３を形成し、更に、その上
に、フォトレジスト１４を形成する。フォトレジスト１
４は、上述した第１の実施の形態のＳＯＧ膜４と同様、
液状で塗布形成されるため、図示の如く、その表面が平
坦に形成される。
バック法に本発明を適用したもので、図９（ａ）に示す
ように、上述した第１の実施の形態と同様にして、下地
絶縁層１上に下層配線層２を所定パターンに形成した
後、その上にｐ−ＳｉＯ2 膜３を形成し、更に、その上
に、フォトレジスト１４を形成する。フォトレジスト１
４は、上述した第１の実施の形態のＳＯＧ膜４と同様、
液状で塗布形成されるため、図示の如く、その表面が平
坦に形成される。
【００６７】次に、図９（ｂ）に示すように、エッチバ
ック工程の第１ステップとして、フォトレジスト１４の
みを比較的エッチングレートが高いエッチング条件（例
えば、エッチャントガスとして、ＳＦ6 、ＣＦ4 、
Ｏ2 、Ｈｅ等の混合ガスを用いたエッチング）でエッチ
ングする。
ック工程の第１ステップとして、フォトレジスト１４の
みを比較的エッチングレートが高いエッチング条件（例
えば、エッチャントガスとして、ＳＦ6 、ＣＦ4 、
Ｏ2 、Ｈｅ等の混合ガスを用いたエッチング）でエッチ
ングする。
【００６８】次に、図９（ｃ）に示すように、エッチバ
ック工程の第２ステップとして、ｐ−ＳｉＯ2 膜３に対
するフォトレジスト１４のエッチング選択比がほぼ１に
近いエッチング条件（例えば、エッチャントガスとし
て、ＣＦ4 、ＣＨＦ3 、Ｃ2 Ｆ6 、ＳＦ6 等の混合ガス
を用いたエッチング）でフォトレジスト１４とｐ−Ｓｉ
Ｏ2 膜３を同時にエッチングする。
ック工程の第２ステップとして、ｐ−ＳｉＯ2 膜３に対
するフォトレジスト１４のエッチング選択比がほぼ１に
近いエッチング条件（例えば、エッチャントガスとし
て、ＣＦ4 、ＣＨＦ3 、Ｃ2 Ｆ6 、ＳＦ6 等の混合ガス
を用いたエッチング）でフォトレジスト１４とｐ−Ｓｉ
Ｏ2 膜３を同時にエッチングする。
【００６９】次に、図１０（ａ）に示すように、ｐ−Ｓ
ｉＯ2 膜３表面の段差を埋めているフォトレジスト１４
をアッシング等により全て除去した後、ｐ−ＳｉＯ2 膜
３上に第２のｐ−ＳｉＯ2 膜８を形成する。このｐ−Ｓ
ｉＯ2 膜８は、ｐ−ＳｉＯ2膜３表面の段差の影響を受
けて、図示の如く、平坦性がやや悪い。
ｉＯ2 膜３表面の段差を埋めているフォトレジスト１４
をアッシング等により全て除去した後、ｐ−ＳｉＯ2 膜
３上に第２のｐ−ＳｉＯ2 膜８を形成する。このｐ−Ｓ
ｉＯ2 膜８は、ｐ−ＳｉＯ2膜３表面の段差の影響を受
けて、図示の如く、平坦性がやや悪い。
【００７０】そこで、図１０（ｂ）に示すように、ｐ−
ＳｉＯ2 膜８上にフォトレジスト１５を形成して、再
度、エッチバックを行う。
ＳｉＯ2 膜８上にフォトレジスト１５を形成して、再
度、エッチバックを行う。
【００７１】即ち、図１０（ｃ）に示すように、エッチ
バック工程の第１ステップとして、フォトレジスト１５
のみを、上述したと同様の比較的エッチングレートが高
いエッチング条件でエッチングする。
バック工程の第１ステップとして、フォトレジスト１５
のみを、上述したと同様の比較的エッチングレートが高
いエッチング条件でエッチングする。
【００７２】次に、図１１（ａ）に示すように、エッチ
バック工程の第２ステップとして、上述したと同様に、
ｐ−ＳｉＯ2 膜８に対するフォトレジスト１５のエッチ
ング選択比がほぼ１に近いエッチング条件でフォトレジ
スト１５とｐ−ＳｉＯ2 膜８を同時にエッチングする。
しかる後、必要に応じて、ｐ−ＳｉＯ2 膜８表面の段差
を埋めているフォトレジスト１５をアッシング等により
全て除去する。
バック工程の第２ステップとして、上述したと同様に、
ｐ−ＳｉＯ2 膜８に対するフォトレジスト１５のエッチ
ング選択比がほぼ１に近いエッチング条件でフォトレジ
スト１５とｐ−ＳｉＯ2 膜８を同時にエッチングする。
しかる後、必要に応じて、ｐ−ＳｉＯ2 膜８表面の段差
を埋めているフォトレジスト１５をアッシング等により
全て除去する。
【００７３】これにより、ｐ−ＳｉＯ2 膜３表面の比較
的大きな段差をｐ−ＳｉＯ2 膜８が埋め込んだ形の全体
として比較的平坦な表面が形成される。
的大きな段差をｐ−ＳｉＯ2 膜８が埋め込んだ形の全体
として比較的平坦な表面が形成される。
【００７４】そこで、次に、図１１（ｂ）に示すよう
に、全面に第３のｐ−ＳｉＯ2 膜９を形成し、これによ
り、ｐ−ＳｉＯ2 膜３、８及び９からなる表面が比較的
平坦な所望膜厚の層間絶縁膜を形成する。
に、全面に第３のｐ−ＳｉＯ2 膜９を形成し、これによ
り、ｐ−ＳｉＯ2 膜３、８及び９からなる表面が比較的
平坦な所望膜厚の層間絶縁膜を形成する。
【００７５】この後、図示は省略するが、層間絶縁膜の
所定箇所に配線接続孔（ビアホール）となる貫通孔を形
成し、更に、その貫通孔を埋め込むように所定パターン
の上層配線層を形成する。
所定箇所に配線接続孔（ビアホール）となる貫通孔を形
成し、更に、その貫通孔を埋め込むように所定パターン
の上層配線層を形成する。
【００７６】この第２の実施の形態は、いわゆるＷ（ダ
ブル）−レジストエッチバック法に本発明を適用したも
のであるが、各エッチバック工程において、フォトレジ
スト１４、１５に対するエッチングレートが比較的高い
第１ステップのエッチングと、下地とのエッチング選択
比がほぼ１に近い第２ステップのエッチングとの２段階
のエッチングを行っているため、特に、各第１ステップ
でのエッチング時間を短縮することができて、全体のス
ループットが向上する。
ブル）−レジストエッチバック法に本発明を適用したも
のであるが、各エッチバック工程において、フォトレジ
スト１４、１５に対するエッチングレートが比較的高い
第１ステップのエッチングと、下地とのエッチング選択
比がほぼ１に近い第２ステップのエッチングとの２段階
のエッチングを行っているため、特に、各第１ステップ
でのエッチング時間を短縮することができて、全体のス
ループットが向上する。
【００７７】以上、ＳＯＧエッチバック法及びレジスト
エッチバック法に本発明を適用した第１及び第２の実施
の形態を説明したが、本発明は、これら平坦化のための
エッチバック法以外のエッチバック工程にも適用が可能
である。
エッチバック法に本発明を適用した第１及び第２の実施
の形態を説明したが、本発明は、これら平坦化のための
エッチバック法以外のエッチバック工程にも適用が可能
である。
【００７８】例えば、多結晶シリコンやタングステン
（Ｗ）等を配線接続孔に埋め込むプラグ技術や、層間絶
縁膜に形成した溝内に配線材料を埋め込む埋め込み配線
技術におけるエッチバック工程にも本発明は適用が可能
である。
（Ｗ）等を配線接続孔に埋め込むプラグ技術や、層間絶
縁膜に形成した溝内に配線材料を埋め込む埋め込み配線
技術におけるエッチバック工程にも本発明は適用が可能
である。
【００７９】例えば、Ｗプラグ技術では、ＳｉＯ2 等か
らなる層間絶縁膜に形成したコンタクトホールやビアホ
ールのような配線接続孔を埋め込むように層間絶縁膜上
の全面にＷ膜を形成する。次に、層間絶縁膜上のＷ膜
を、比較的エッチングレートが高いエッチング条件（例
えば、エッチャントガスとして、ＳＦ6 、ＮＦ3 、
Ｎ2、Ｈｅ、Ａｒ、ＢＣｌ3 等を用いたエッチング）に
よりエッチングする。次に、下地層間絶縁膜や下地バリ
ア金属膜に対するＷ膜のエッチング選択比が大きいエッ
チング条件（例えば、エッチャントガスとして、Ｓ
Ｆ6 、ＮＦ3 、Ｎ2 、Ｈｅ、Ａｒ等を用いたエッチン
グ）でＷ膜をエッチングし、配線接続孔以外の層間絶縁
膜上のＷ膜を全て除去する（この時、オーバーエッチン
グを行うことにより、Ｗ膜の下の層間絶縁膜も一部エッ
チングされる。）。これにより、配線接続孔内にのみＷ
プラグが形成される。
らなる層間絶縁膜に形成したコンタクトホールやビアホ
ールのような配線接続孔を埋め込むように層間絶縁膜上
の全面にＷ膜を形成する。次に、層間絶縁膜上のＷ膜
を、比較的エッチングレートが高いエッチング条件（例
えば、エッチャントガスとして、ＳＦ6 、ＮＦ3 、
Ｎ2、Ｈｅ、Ａｒ、ＢＣｌ3 等を用いたエッチング）に
よりエッチングする。次に、下地層間絶縁膜や下地バリ
ア金属膜に対するＷ膜のエッチング選択比が大きいエッ
チング条件（例えば、エッチャントガスとして、Ｓ
Ｆ6 、ＮＦ3 、Ｎ2 、Ｈｅ、Ａｒ等を用いたエッチン
グ）でＷ膜をエッチングし、配線接続孔以外の層間絶縁
膜上のＷ膜を全て除去する（この時、オーバーエッチン
グを行うことにより、Ｗ膜の下の層間絶縁膜も一部エッ
チングされる。）。これにより、配線接続孔内にのみＷ
プラグが形成される。
【００８０】このようなプラグ技術や埋め込み配線技術
においても、エッチバック工程を、少なくとも２段階の
エッチングで行うことにより、全体のエッチング時間を
短縮することができる。
においても、エッチバック工程を、少なくとも２段階の
エッチングで行うことにより、全体のエッチング時間を
短縮することができる。
【００８１】更に、本発明は、上述したエッチング工程
以外に、ＣＭＰ（化学機械研磨）法等の研磨工程にも適
用が可能である。
以外に、ＣＭＰ（化学機械研磨）法等の研磨工程にも適
用が可能である。
【００８２】例えば、ＣＭＰ法の場合、供給する薬液の
種類又は量を変更することにより、研磨速度が比較的大
きく、従って、研磨時間を短縮できる第１ステップの研
磨工程と、研磨速度が小さく、従って、比較的精細な制
御が行える第２ステップの研磨工程との少なくとも２段
階の研磨工程を行うことができ、この結果、比較的短時
間で且つ高精度の加工が可能となる。
種類又は量を変更することにより、研磨速度が比較的大
きく、従って、研磨時間を短縮できる第１ステップの研
磨工程と、研磨速度が小さく、従って、比較的精細な制
御が行える第２ステップの研磨工程との少なくとも２段
階の研磨工程を行うことができ、この結果、比較的短時
間で且つ高精度の加工が可能となる。
【００８３】
【発明の効果】本発明の半導体装置の製造方法では、第
１の層の上に形成された第２の層の一部を第１の除去速
度で除去した後、前記第２の層の残りの部分の少なくと
も一部と前記第１の層の一部を前記第１の除去速度より
も遅い第２の除去速度で除去する。従って、第２の層の
一部を比較的短時間で除去することができ、且つ、第２
の層の残りの部分の少なくとも一部と第１の層の一部を
精度良く除去することができる。
１の層の上に形成された第２の層の一部を第１の除去速
度で除去した後、前記第２の層の残りの部分の少なくと
も一部と前記第１の層の一部を前記第１の除去速度より
も遅い第２の除去速度で除去する。従って、第２の層の
一部を比較的短時間で除去することができ、且つ、第２
の層の残りの部分の少なくとも一部と第１の層の一部を
精度良く除去することができる。
【図１】本発明の第１の実施の形態による半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２】本発明の第１の実施の形態による半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図３】本発明の第１の実施の形態による半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図４】本発明の第１の実施の形態による半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図５】本発明の第１の実施の形態による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図６】エッチャントガスの混合比とエッチング選択比
との関係を示すグラフである。
との関係を示すグラフである。
【図７】従来の製造方法と本発明の製造方法による半導
体装置内の欠陥数を比較して示すグラフである。
体装置内の欠陥数を比較して示すグラフである。
【図８】本発明の第１の実施の形態によるエッチバック
工程におけるエッチング選択比の変化を示すグラフであ
る。
工程におけるエッチング選択比の変化を示すグラフであ
る。
【図９】本発明の第２の実施の形態による半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１０】本発明の第２の実施の形態による半導体装置
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図１１】本発明の第２の実施の形態による半導体装置
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図１２】従来の半導体装置の製造方法を工程順に示す
断面図である。
断面図である。
【図１３】従来の半導体装置の製造方法を工程順に示す
断面図である。
断面図である。
【図１４】従来の半導体装置の製造方法を工程順に示す
断面図である。
断面図である。
【図１５】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１６】従来の問題点を示す断面図である。
【図１７】従来の問題点を示す断面図及び平面図であ
る。
る。
１…下地絶縁膜、２…下層配線層、３、５、８、９…ｐ
−ＳｉＯ2 膜、４…ＳＯＧ膜、６…貫通孔（ビアホー
ル）、７…上層配線層、１３、１４…フォトレジスト
−ＳｉＯ2 膜、４…ＳＯＧ膜、６…貫通孔（ビアホー
ル）、７…上層配線層、１３、１４…フォトレジスト
Claims (13)
- 【請求項１】 第１の層の上に形成された第２の層の一
部を第１の除去速度で除去した後、前記第２の層の残り
の部分の少なくとも一部と前記第１の層の一部を前記第
１の除去速度よりも遅い第２の除去速度で除去する、半
導体装置の製造方法。 - 【請求項２】 前記第１の層の上に形成された前記第２
の層の一部を第１のエッチング速度でエッチング除去す
る第１のエッチング工程と、この第１のエッチング工程
の後、前記第２の層の残りの部分の少なくとも一部と前
記第１の層の一部を前記第１のエッチング速度よりも遅
い第２のエッチング速度でエッチング除去する第２のエ
ッチング工程とを有する、請求項１に記載の半導体装置
の製造方法。 - 【請求項３】 前記第１の層のエッチング速度に対する
前記第２の層のエッチング速度の比で定義されるエッチ
ング選択比が、前記第２のエッチング工程よりも前記第
１のエッチング工程の方が高い、請求項２に記載の半導
体装置の製造方法。 - 【請求項４】 前記第１の層が、配線層の上に形成され
た比較的平坦性の悪い第１の絶縁層であり、前記第２の
層が、前記第１の絶縁層の上に形成された表面が比較的
平坦な第２の絶縁層である、請求項３に記載の半導体装
置の製造方法。 - 【請求項５】 前記第１の絶縁層が、化学的気相成長法
で形成された酸化シリコンを主成分とする絶縁層であ
り、前記第２の絶縁層がスピンオングラス層である、請
求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記第２のエッチング工程の後、前記第
１のエッチング工程よりも前記エッチング選択比が高い
第３のエッチング工程を行って、前記第２のエッチング
工程後に残っている前記スピンオングラス層の表面領域
部分を除去する、請求項５に記載の半導体装置の製造方
法。 - 【請求項７】 前記第１の絶縁層が、化学的気相成長法
で形成された酸化シリコンを主成分とする絶縁層であ
り、前記第２の絶縁層がフォトレジスト層である、請求
項４に記載の半導体装置の製造方法。 - 【請求項８】 前記第２のエッチング工程の後、残って
いる前記フォトレジスト層を実質的に全て除去する、請
求項７に記載の半導体装置の製造方法。 - 【請求項９】 前記第１の層のエッチング速度に対する
前記第２の層のエッチング速度の比で定義されるエッチ
ング選択比が、前記第２のエッチング工程よりも前記第
１のエッチング工程の方が低い、請求項２に記載の半導
体装置の製造方法。 - 【請求項１０】 前記第１の層が絶縁層であり、前記第
２の層が、前記絶縁層に形成された貫通孔又は溝を埋め
込んで前記絶縁層上に形成された導電層である、請求項
９に記載の半導体装置の製造方法。 - 【請求項１１】 前記第２のエッチング工程により、前
記貫通孔又は溝以外の部分の前記絶縁層上に形成された
前記導電層を実質的に全て除去する、請求項１０に記載
の半導体装置の製造方法。 - 【請求項１２】 前記第１の層の上に形成された前記第
２の層の一部を第１の研磨速度で研磨除去する第１の研
磨工程と、この第１の研磨工程の後、前記第２の層の残
りの部分の少なくとも一部と前記第１の層の一部を前記
第１の研磨速度よりも遅い第２の研磨速度で研磨除去す
る第２の研磨工程とを有する、請求項１に記載の半導体
装置の製造方法。 - 【請求項１３】 前記第１及び第２の研磨工程を、いず
れも化学機械研磨法で行う、請求項１２に記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23886097A JPH1167739A (ja) | 1997-08-20 | 1997-08-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23886097A JPH1167739A (ja) | 1997-08-20 | 1997-08-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1167739A true JPH1167739A (ja) | 1999-03-09 |
Family
ID=17036344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23886097A Withdrawn JPH1167739A (ja) | 1997-08-20 | 1997-08-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1167739A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266291A (ja) * | 2006-03-28 | 2007-10-11 | Tokyo Electron Ltd | 半導体装置の製造方法、プラズマ処理装置及び記憶媒体。 |
-
1997
- 1997-08-20 JP JP23886097A patent/JPH1167739A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266291A (ja) * | 2006-03-28 | 2007-10-11 | Tokyo Electron Ltd | 半導体装置の製造方法、プラズマ処理装置及び記憶媒体。 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |