JPH1166863A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1166863A JPH1166863A JP9222420A JP22242097A JPH1166863A JP H1166863 A JPH1166863 A JP H1166863A JP 9222420 A JP9222420 A JP 9222420A JP 22242097 A JP22242097 A JP 22242097A JP H1166863 A JPH1166863 A JP H1166863A
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- signal
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Abstract
(57)【要約】
【課題】電源端子及び電源配線の増加を抑制してチップ
面積の増大を抑制しながらも、内部回路への電源の供給
を安定化し、内部回路の特性劣化及び誤動作を確実に防
止し得る半導体装置を提供する。 【解決手段】内部回路１は、電源端子Ｘ３，Ｘ４から供
給される電源ＶDD，ＶSSに基づいて、入力信号ＩＮに所
望の論理処理を施し出力信号ＯＵＴとして出力する。平
滑回路２は、入力信号ＩＮを平滑化する。昇圧回路３
は、平滑回路２から出力された信号を制御信号φに基づ
く昇圧動作にて所定の電圧値に昇圧させて、内部回路１
に電源ＶDDとして供給する。
面積の増大を抑制しながらも、内部回路への電源の供給
を安定化し、内部回路の特性劣化及び誤動作を確実に防
止し得る半導体装置を提供する。 【解決手段】内部回路１は、電源端子Ｘ３，Ｘ４から供
給される電源ＶDD，ＶSSに基づいて、入力信号ＩＮに所
望の論理処理を施し出力信号ＯＵＴとして出力する。平
滑回路２は、入力信号ＩＮを平滑化する。昇圧回路３
は、平滑回路２から出力された信号を制御信号φに基づ
く昇圧動作にて所定の電圧値に昇圧させて、内部回路１
に電源ＶDDとして供給する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
詳しくは、内部回路を駆動する電源を電源端子以外から
供給可能な電源生成回路を備えた半導体装置に関する。
詳しくは、内部回路を駆動する電源を電源端子以外から
供給可能な電源生成回路を備えた半導体装置に関する。
【０００２】近年の半導体装置は、ますますの高集積化
が図られている。該装置の高集積化に伴って、チップ内
に備えられる回路は増加し、電源に対する負荷が大きく
なっている。すると、回路に供給される電源電圧が不安
定な状態になり易くなり、このことが該装置の特性劣化
及び誤動作の原因となっていた。そこで、該装置に電源
電圧を常に安定した状態で供給することが望まれてい
る。
が図られている。該装置の高集積化に伴って、チップ内
に備えられる回路は増加し、電源に対する負荷が大きく
なっている。すると、回路に供給される電源電圧が不安
定な状態になり易くなり、このことが該装置の特性劣化
及び誤動作の原因となっていた。そこで、該装置に電源
電圧を常に安定した状態で供給することが望まれてい
る。
【０００３】
【従来の技術】図６は、従来の半導体装置を示す。チッ
プ２０上には、入力回路２１、論理回路２２及び出力回
路２３が備えられる。入力回路２１には入力端子Ｘ１を
介して入力信号ＩＮが入力され、該回路２１は入力信号
ＩＮを次段の論理回路２２にて論理動作が行えるように
変換した信号を出力する。論理回路２２は、入力回路２
１からの信号に対して所望の処理を行って次段の出力回
路２３に出力する。出力回路２３は、論理回路２２から
の信号を出力信号ＯＵＴとして出力端子Ｘ２を介して出
力する。
プ２０上には、入力回路２１、論理回路２２及び出力回
路２３が備えられる。入力回路２１には入力端子Ｘ１を
介して入力信号ＩＮが入力され、該回路２１は入力信号
ＩＮを次段の論理回路２２にて論理動作が行えるように
変換した信号を出力する。論理回路２２は、入力回路２
１からの信号に対して所望の処理を行って次段の出力回
路２３に出力する。出力回路２３は、論理回路２２から
の信号を出力信号ＯＵＴとして出力端子Ｘ２を介して出
力する。
【０００４】前記各回路２１〜２３には、外部に備えら
れる電源ユニット２４から電源端子Ｘ３，Ｘ４を介し
て、それぞれ高電位側電源ＶDD及び低電位側電源ＶSSが
供給される。この電源端子Ｘ３，Ｘ４間には、チップ２
０の内部及び外部に容量Ｃ0 が接続される。そして、容
量Ｃ0 は、電源ＶDD，ＶSSに含まれるノイズを除去して
電源ＶDD，ＶSSを定電圧化させ、各回路２１〜２３の特
性劣化及び誤動作を防止している。
れる電源ユニット２４から電源端子Ｘ３，Ｘ４を介し
て、それぞれ高電位側電源ＶDD及び低電位側電源ＶSSが
供給される。この電源端子Ｘ３，Ｘ４間には、チップ２
０の内部及び外部に容量Ｃ0 が接続される。そして、容
量Ｃ0 は、電源ＶDD，ＶSSに含まれるノイズを除去して
電源ＶDD，ＶSSを定電圧化させ、各回路２１〜２３の特
性劣化及び誤動作を防止している。
【０００５】
【発明が解決しようとする課題】ところが、上記した構
成では、電源ユニット２４に対し、各回路２１〜２３及
びその他の内部回路等による負荷が増大すると、容量Ｃ
0 では電源ノイズを吸収しきれなくなり、各回路２１〜
２３に特性劣化及び誤動作が発生するおそれがある。
成では、電源ユニット２４に対し、各回路２１〜２３及
びその他の内部回路等による負荷が増大すると、容量Ｃ
0 では電源ノイズを吸収しきれなくなり、各回路２１〜
２３に特性劣化及び誤動作が発生するおそれがある。
【０００６】そこで、各回路２１〜２３に充分な電源Ｖ
DD，ＶSSを供給するために、各回路２１〜２３に該電源
ＶDD，ＶSS（若しくは、他の電源ユニット）を電源端子
Ｘ３，Ｘ４とは別の電源端子から並列に供給することが
考えられる。このようにすれば、電源及び電源配線に対
する負荷が軽減されるため、電源ノイズが低減すること
となり、各回路２１〜２３の特性劣化及び誤動作が確実
に防止される。
DD，ＶSSを供給するために、各回路２１〜２３に該電源
ＶDD，ＶSS（若しくは、他の電源ユニット）を電源端子
Ｘ３，Ｘ４とは別の電源端子から並列に供給することが
考えられる。このようにすれば、電源及び電源配線に対
する負荷が軽減されるため、電源ノイズが低減すること
となり、各回路２１〜２３の特性劣化及び誤動作が確実
に防止される。
【０００７】しかしながら、各回路２１〜２３に電源Ｖ
DD，ＶSSを電源端子Ｘ３，Ｘ４とは別の電源端子から並
列に供給する方法では、電源端子及び電源配線を増加さ
せ、チップ２０の面積の増大につながる。又、このチッ
プ２０を収容するパッケージの電源用外部ピンの数が増
加してしまうという問題がある。
DD，ＶSSを電源端子Ｘ３，Ｘ４とは別の電源端子から並
列に供給する方法では、電源端子及び電源配線を増加さ
せ、チップ２０の面積の増大につながる。又、このチッ
プ２０を収容するパッケージの電源用外部ピンの数が増
加してしまうという問題がある。
【０００８】本発明は、上記問題点を解決するためにな
されたものであって、その目的は、電源端子及び電源配
線の増加を抑制してチップ面積の増大を抑制しながら
も、内部回路への電源の供給を安定化し、内部回路の特
性劣化及び誤動作を確実に防止し得る半導体装置を提供
することにある。
されたものであって、その目的は、電源端子及び電源配
線の増加を抑制してチップ面積の増大を抑制しながら
も、内部回路への電源の供給を安定化し、内部回路の特
性劣化及び誤動作を確実に防止し得る半導体装置を提供
することにある。
【０００９】
【課題を解決するための手段】図１は、請求項１の原理
説明図である。内部回路１は、電源端子Ｘ３，Ｘ４から
供給される電源ＶDD，ＶSSに基づいて、入力信号ＩＮに
所望の論理処理を施し出力信号ＯＵＴとして出力する。
平滑回路２は、入力信号ＩＮを平滑化する。昇圧回路３
は、平滑回路２から出力された信号を制御信号φに基づ
く昇圧動作にて所定の電圧値に昇圧させて、内部回路１
に電源ＶDDとして供給する。
説明図である。内部回路１は、電源端子Ｘ３，Ｘ４から
供給される電源ＶDD，ＶSSに基づいて、入力信号ＩＮに
所望の論理処理を施し出力信号ＯＵＴとして出力する。
平滑回路２は、入力信号ＩＮを平滑化する。昇圧回路３
は、平滑回路２から出力された信号を制御信号φに基づ
く昇圧動作にて所定の電圧値に昇圧させて、内部回路１
に電源ＶDDとして供給する。
【００１０】請求項２に記載の発明は、入力信号は、デ
ューティが一定となる符号化信号である。内部回路に
は、前記符号化信号をバイナリ信号に復号化するデコー
ダ回路と、デコーダ回路から出力されたバイナリ信号に
て論理処理を行う論理回路と、論理回路から出力された
バイナリ信号を符号化するエンコーダ回路とが備えられ
る。
ューティが一定となる符号化信号である。内部回路に
は、前記符号化信号をバイナリ信号に復号化するデコー
ダ回路と、デコーダ回路から出力されたバイナリ信号に
て論理処理を行う論理回路と、論理回路から出力された
バイナリ信号を符号化するエンコーダ回路とが備えられ
る。
【００１１】請求項３に記載の発明は、入力信号は、電
源レベルで振幅する信号であって、デューティが１／２
となる符号化信号である。請求項４に記載の発明は、内
部回路の前段には、ハイパスフィルタが介在される。
源レベルで振幅する信号であって、デューティが１／２
となる符号化信号である。請求項４に記載の発明は、内
部回路の前段には、ハイパスフィルタが介在される。
【００１２】請求項５に記載の発明は、昇圧回路の次段
には、該回路から出力される信号のみを通過させるダイ
オード素子が備えられる。 （作用）請求項１に記載の発明によれば、入力信号は、
平滑回路にて平滑化され、制御信号に基づいて昇圧動作
する昇圧回路にて所定の電圧値に昇圧される。所定の電
圧値に昇圧された信号は内部回路に電源として供給さ
れ、電源端子から入力される電源を補完する。従って、
電源端子及び電源配線を増加することなく、内部回路へ
の電源の供給を安定化することができ、内部回路の特性
劣化及び誤動作を確実に防止することができる。又、端
子及び配線が増加しないことから、チップの面積の増大
を抑制することができるとともに、このチップを収容す
るパッケージの電源用外部ピンを増やす必要がないの
で、該パッケージの小型化にも貢献することができる。
には、該回路から出力される信号のみを通過させるダイ
オード素子が備えられる。 （作用）請求項１に記載の発明によれば、入力信号は、
平滑回路にて平滑化され、制御信号に基づいて昇圧動作
する昇圧回路にて所定の電圧値に昇圧される。所定の電
圧値に昇圧された信号は内部回路に電源として供給さ
れ、電源端子から入力される電源を補完する。従って、
電源端子及び電源配線を増加することなく、内部回路へ
の電源の供給を安定化することができ、内部回路の特性
劣化及び誤動作を確実に防止することができる。又、端
子及び配線が増加しないことから、チップの面積の増大
を抑制することができるとともに、このチップを収容す
るパッケージの電源用外部ピンを増やす必要がないの
で、該パッケージの小型化にも貢献することができる。
【００１３】請求項２に記載の発明によれば、入力信号
はデューティが一定となる符号化信号であるため、平滑
回路では定電圧信号が得られるため、昇圧回路では定電
圧電源を生成することができる。又、内部回路には符号
化信号とバイナリ信号とを互いに変換するデコーダ回路
及びエンコーダ回路が備えられることから、入力信号が
符号化信号であっても、内部回路の論理回路にて論理処
理を行うことが可能である。
はデューティが一定となる符号化信号であるため、平滑
回路では定電圧信号が得られるため、昇圧回路では定電
圧電源を生成することができる。又、内部回路には符号
化信号とバイナリ信号とを互いに変換するデコーダ回路
及びエンコーダ回路が備えられることから、入力信号が
符号化信号であっても、内部回路の論理回路にて論理処
理を行うことが可能である。
【００１４】請求項３に記載の発明によれば、入力信号
は電源レベルで振幅する信号であって、デューティが１
／２となる符号化信号であるため、平滑回路では電源レ
ベルの１／２のレベルの定電圧信号として得られ、昇圧
回路では電源レベルまで昇圧することが可能である。従
って、一層確実に電源端子から入力される電源を補完す
ることができる。
は電源レベルで振幅する信号であって、デューティが１
／２となる符号化信号であるため、平滑回路では電源レ
ベルの１／２のレベルの定電圧信号として得られ、昇圧
回路では電源レベルまで昇圧することが可能である。従
って、一層確実に電源端子から入力される電源を補完す
ることができる。
【００１５】請求項４に記載の発明によれば、内部回路
の前段にはハイパスフィルタが介在されることから、平
滑回路にてにて入力信号の立ち上がり及び立ち下がりが
鈍っても、ハイパスフィルタにて入力信号の鈍りが解消
される。従って、平滑回路を備えることによる内部回路
の論理処理への影響を抑制することができる。
の前段にはハイパスフィルタが介在されることから、平
滑回路にてにて入力信号の立ち上がり及び立ち下がりが
鈍っても、ハイパスフィルタにて入力信号の鈍りが解消
される。従って、平滑回路を備えることによる内部回路
の論理処理への影響を抑制することができる。
【００１６】請求項５に記載の発明によれば、ダイオー
ド素子は、昇圧回路から出力される信号のみを通過させ
る。従って、昇圧回路への電源の逆流を防止することが
できる。
ド素子は、昇圧回路から出力される信号のみを通過させ
る。従って、昇圧回路への電源の逆流を防止することが
できる。
【００１７】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図２〜図５に従って説明する。図２は、本実施
形態の半導体装置を示す。チップ１０に備えられる入力
端子Ｘ１には、ハイパスフィルタ１１、入力回路１２、
デコーダ回路としてのＣＭＩデコーダ回路１３、論理回
路１４、エンコーダ回路としてのＣＭＩエンコーダ回路
１５及び出力回路１６を介して出力端子Ｘ２が接続され
る。各回路１２〜１５は内部回路を構成し、電源端子Ｘ
３，Ｘ４を介して、それぞれ高電位側電源ＶDD及び低電
位側電源ＶSSが供給される。
の形態を図２〜図５に従って説明する。図２は、本実施
形態の半導体装置を示す。チップ１０に備えられる入力
端子Ｘ１には、ハイパスフィルタ１１、入力回路１２、
デコーダ回路としてのＣＭＩデコーダ回路１３、論理回
路１４、エンコーダ回路としてのＣＭＩエンコーダ回路
１５及び出力回路１６を介して出力端子Ｘ２が接続され
る。各回路１２〜１５は内部回路を構成し、電源端子Ｘ
３，Ｘ４を介して、それぞれ高電位側電源ＶDD及び低電
位側電源ＶSSが供給される。
【００１８】入力端子Ｘ１には、ＣＭＩ（ｃｏｄｅｄ
ｍａｒｋ ｉｎｖｅｒｓｉｏｎ）コード化（符号化）さ
れ、かつ、電源ＶDD，ＶSSレベル間で振幅する入力信号
ＩＮが入力される。
ｍａｒｋ ｉｎｖｅｒｓｉｏｎ）コード化（符号化）さ
れ、かつ、電源ＶDD，ＶSSレベル間で振幅する入力信号
ＩＮが入力される。
【００１９】因みに、ＣＭＩコードとは、図５に示すよ
うに、基準クロックＣＬＫに対して、ＣＭＩコード化さ
れた信号が該クロックＣＬＫと同じ周波数ｆのとき、バ
イナリコード化された信号ではＨレベルを示している。
一方、ＣＭＩコード化された信号が該クロックＣＬＫの
周波数ｆの１／２のとき、バイナリコード化された信号
ではＬレベルを示している。このようにＣＭＩコード化
された信号は、常にデューティが１／２となる。従っ
て、本実施形態の入力信号ＩＮは電源ＶDD，ＶSSレベル
間で振幅することから、該信号ＩＮの平均電圧は常に
（ＶDD−ＶSS）／２である。
うに、基準クロックＣＬＫに対して、ＣＭＩコード化さ
れた信号が該クロックＣＬＫと同じ周波数ｆのとき、バ
イナリコード化された信号ではＨレベルを示している。
一方、ＣＭＩコード化された信号が該クロックＣＬＫの
周波数ｆの１／２のとき、バイナリコード化された信号
ではＬレベルを示している。このようにＣＭＩコード化
された信号は、常にデューティが１／２となる。従っ
て、本実施形態の入力信号ＩＮは電源ＶDD，ＶSSレベル
間で振幅することから、該信号ＩＮの平均電圧は常に
（ＶDD−ＶSS）／２である。
【００２０】ハイパスフィルタ１１は、入力端子Ｘ１か
らの入力信号ＩＮに対してその周波数ｆ未満の信号（ノ
イズ）を除去して、次段の入力回路１２に信号Ｓ１とし
て出力する。
らの入力信号ＩＮに対してその周波数ｆ未満の信号（ノ
イズ）を除去して、次段の入力回路１２に信号Ｓ１とし
て出力する。
【００２１】入力回路１２は、ハイパスフィルタ１１か
ら出力された信号Ｓ１を波形成形して、次段のＣＭＩデ
コーダ回路１３に信号Ｓ２として出力する。ＣＭＩデコ
ーダ回路１３は、入力回路１２から出力された信号Ｓ２
をＣＭＩコードから次段の論理回路１４にて論理動作が
可能なバイナリコードに変換（復号化）して、該論理回
路１４に信号Ｓ３として出力する。
ら出力された信号Ｓ１を波形成形して、次段のＣＭＩデ
コーダ回路１３に信号Ｓ２として出力する。ＣＭＩデコ
ーダ回路１３は、入力回路１２から出力された信号Ｓ２
をＣＭＩコードから次段の論理回路１４にて論理動作が
可能なバイナリコードに変換（復号化）して、該論理回
路１４に信号Ｓ３として出力する。
【００２２】論理回路１４は、ＣＭＩデコーダ回路１３
から出力されバイナリコード化された信号Ｓ３に基づい
て所望の論理処理を行って、次段のＣＭＩエンコーダ回
路１５に信号Ｓ４として出力する。
から出力されバイナリコード化された信号Ｓ３に基づい
て所望の論理処理を行って、次段のＣＭＩエンコーダ回
路１５に信号Ｓ４として出力する。
【００２３】ＣＭＩエンコーダ回路１５は、論理回路１
４から出力された信号Ｓ４をバイナリコードから再びＣ
ＭＩコードに変換（符号化）して、次段の出力回路１６
に信号Ｓ５として出力する。
４から出力された信号Ｓ４をバイナリコードから再びＣ
ＭＩコードに変換（符号化）して、次段の出力回路１６
に信号Ｓ５として出力する。
【００２４】出力回路１６は、ＣＭＩエンコーダ回路１
５から出力されＣＭＩコード化された信号Ｓ５を出力端
子Ｘ２に接続される外部回路を駆動可能となるように増
幅し出力信号ＯＵＴとして出力する。
５から出力されＣＭＩコード化された信号Ｓ５を出力端
子Ｘ２に接続される外部回路を駆動可能となるように増
幅し出力信号ＯＵＴとして出力する。
【００２５】又、前記入力端子Ｘ１には、平滑回路とし
てのローパスフィルタ１７、昇圧回路としてのチャージ
ポンプ回路１８及びダイオード素子としてのダイオード
Ｄを介して電源端子Ｘ３が接続される。
てのローパスフィルタ１７、昇圧回路としてのチャージ
ポンプ回路１８及びダイオード素子としてのダイオード
Ｄを介して電源端子Ｘ３が接続される。
【００２６】ローパスフィルタ１７は、入力信号ＩＮを
平滑化して（ＶDD−ＶSS）／２レベルの定電圧信号Ｓ６
を次段のチャージポンプ回路１８に出力する。このと
き、仮にローパスフィルタ１７にて入力信号ＩＮの立ち
上がり及び立ち下がりが鈍っても、入力信号ＩＮは前記
ハイパスフィルタ１１にて、その鈍りが解消されるめ、
論理回路１４における論理処理には影響することはな
い。
平滑化して（ＶDD−ＶSS）／２レベルの定電圧信号Ｓ６
を次段のチャージポンプ回路１８に出力する。このと
き、仮にローパスフィルタ１７にて入力信号ＩＮの立ち
上がり及び立ち下がりが鈍っても、入力信号ＩＮは前記
ハイパスフィルタ１１にて、その鈍りが解消されるめ、
論理回路１４における論理処理には影響することはな
い。
【００２７】チャージポンプ回路１８は該回路１８を制
御する制御信号φを入力して、ローパスフィルタ１７か
ら出力される（ＶDD−ＶSS）／２レベルの定電圧信号Ｓ
６を電源ＶDDレベルまで昇圧した信号Ｓ７として出力す
る。
御する制御信号φを入力して、ローパスフィルタ１７か
ら出力される（ＶDD−ＶSS）／２レベルの定電圧信号Ｓ
６を電源ＶDDレベルまで昇圧した信号Ｓ７として出力す
る。
【００２８】ダイオードＤは、電源端子Ｘ３から入力さ
れる電源ＶDDのチャージポンプ回路１８側への逆流を防
止し、チャージポンプ回路１８から出力された電源ＶDD
レベルの信号Ｓ７を通過させる。
れる電源ＶDDのチャージポンプ回路１８側への逆流を防
止し、チャージポンプ回路１８から出力された電源ＶDD
レベルの信号Ｓ７を通過させる。
【００２９】前記チャージポンプ回路１８は、具体的に
は、図３に示すように容量Ｃ及び一対のスイッチング素
子ＳＷ１，ＳＷ２にて構成される。一方のスイッチング
素子ＳＷ１は、ローパスフィルタ１７との接続点（ノー
ド）Ｎ１と、ダイオードＤのアノード、即ちノードＮ２
との間で切り換えられる。他方のスイッチング素子ＳＷ
２は、ノードＮ１と、グランドＧＮＤとの間で切り換え
られる。両スイッチング素子ＳＷ１，ＳＷ２は、容量Ｃ
を介して互いに接続される。
は、図３に示すように容量Ｃ及び一対のスイッチング素
子ＳＷ１，ＳＷ２にて構成される。一方のスイッチング
素子ＳＷ１は、ローパスフィルタ１７との接続点（ノー
ド）Ｎ１と、ダイオードＤのアノード、即ちノードＮ２
との間で切り換えられる。他方のスイッチング素子ＳＷ
２は、ノードＮ１と、グランドＧＮＤとの間で切り換え
られる。両スイッチング素子ＳＷ１，ＳＷ２は、容量Ｃ
を介して互いに接続される。
【００３０】そして、チャージポンプ回路１８は、従来
より公知の方法で、制御信号φに基づいてスイッチング
素子ＳＷ１，ＳＷ２をスイッチング動作させ、ノードＮ
２を電源ＶDDレベルまで昇圧させる。
より公知の方法で、制御信号φに基づいてスイッチング
素子ＳＷ１，ＳＷ２をスイッチング動作させ、ノードＮ
２を電源ＶDDレベルまで昇圧させる。
【００３１】このように構成された半導体装置には、例
えば、図４に示すようなＣＭＩコード化され、かつ、電
源ＶDD，ＶSSレベル間で振幅する入力信号ＩＮが入力さ
れる。
えば、図４に示すようなＣＭＩコード化され、かつ、電
源ＶDD，ＶSSレベル間で振幅する入力信号ＩＮが入力さ
れる。
【００３２】入力信号ＩＮは、ハイパスフィルタ１１に
て該信号ＩＮの周波数ｆ未満の信号（ノイズ）が除去さ
れた信号Ｓ１となり、該信号Ｓ１は入力回路１２にて波
形成形された信号Ｓ２となる。
て該信号ＩＮの周波数ｆ未満の信号（ノイズ）が除去さ
れた信号Ｓ１となり、該信号Ｓ１は入力回路１２にて波
形成形された信号Ｓ２となる。
【００３３】入力回路１２から出力された信号Ｓ２はＣ
ＭＩデコーダ回路１３にてＣＭＩコードからバイナリコ
ードに変換された信号Ｓ３となり、該信号Ｓ３は論理回
路１４にて所望の論理処理が行われ、例えば図４に示す
ような信号Ｓ４となる。
ＭＩデコーダ回路１３にてＣＭＩコードからバイナリコ
ードに変換された信号Ｓ３となり、該信号Ｓ３は論理回
路１４にて所望の論理処理が行われ、例えば図４に示す
ような信号Ｓ４となる。
【００３４】論理回路１４から出力された信号Ｓ４はＣ
ＭＩエンコーダ回路１５にてバイナリコードから再びＣ
ＭＩコードに変換された信号Ｓ５となり、該信号Ｓ５は
出力回路１６にて増幅された出力信号ＯＵＴとなる。
ＭＩエンコーダ回路１５にてバイナリコードから再びＣ
ＭＩコードに変換された信号Ｓ５となり、該信号Ｓ５は
出力回路１６にて増幅された出力信号ＯＵＴとなる。
【００３５】又、入力信号ＩＮは、ローパスフィルタ１
７にて平滑化され、（ＶDD−ＶSS）／２レベルの定電圧
信号Ｓ６となる。ローパスフィルタ１７から出力された
信号Ｓ６は、図３に示すチャージポンプ回路１８におい
て、容量Ｃ及び制御信号φに基づく一対のスイッチング
素子ＳＷ１，ＳＷ２のスイッチング動作によって、（Ｖ
DD−ＶSS）／２レベルから電源ＶDDレベルまで昇圧され
た信号Ｓ７となる。
７にて平滑化され、（ＶDD−ＶSS）／２レベルの定電圧
信号Ｓ６となる。ローパスフィルタ１７から出力された
信号Ｓ６は、図３に示すチャージポンプ回路１８におい
て、容量Ｃ及び制御信号φに基づく一対のスイッチング
素子ＳＷ１，ＳＷ２のスイッチング動作によって、（Ｖ
DD−ＶSS）／２レベルから電源ＶDDレベルまで昇圧され
た信号Ｓ７となる。
【００３６】そして、チャージポンプ回路１８から出力
され電源ＶDDレベルまで昇圧された信号Ｓ７は、電源端
子Ｘ３から入力される電源ＶDDを補完することとなる。
従って、各回路１２〜１５への電源ＶDD，ＶSSの供給を
安定化させることが可能である。
され電源ＶDDレベルまで昇圧された信号Ｓ７は、電源端
子Ｘ３から入力される電源ＶDDを補完することとなる。
従って、各回路１２〜１５への電源ＶDD，ＶSSの供給を
安定化させることが可能である。
【００３７】上記のように構成された半導体装置では、
次に示す作用効果を得ることができる。 （１）入力信号ＩＮは、論理回路１４にて論理処理が行
われるとともに、ローパスフィルタ１７にて平滑化さ
れ、チャージポンプ回路１８にて（ＶDD−ＶSS）／２レ
ベルから電源ＶDDレベルまで昇圧されて、電源端子Ｘ３
から入力される電源ＶDDを補完する。従って、電源端子
及び電源配線を増加することなく、各回路１２〜１６へ
の電源ＶDD，ＶSSの供給を安定化することができ、各回
路１２〜１６の特性劣化及び誤動作を確実に防止するこ
とができる。又、端子及び配線が増加しないことから、
チップ１０の面積の増大を抑制することができるととも
に、このチップ１０を収容するパッケージの電源用外部
ピンを増やす必要がないので、該パッケージの小型化に
も貢献することができる。
次に示す作用効果を得ることができる。 （１）入力信号ＩＮは、論理回路１４にて論理処理が行
われるとともに、ローパスフィルタ１７にて平滑化さ
れ、チャージポンプ回路１８にて（ＶDD−ＶSS）／２レ
ベルから電源ＶDDレベルまで昇圧されて、電源端子Ｘ３
から入力される電源ＶDDを補完する。従って、電源端子
及び電源配線を増加することなく、各回路１２〜１６へ
の電源ＶDD，ＶSSの供給を安定化することができ、各回
路１２〜１６の特性劣化及び誤動作を確実に防止するこ
とができる。又、端子及び配線が増加しないことから、
チップ１０の面積の増大を抑制することができるととも
に、このチップ１０を収容するパッケージの電源用外部
ピンを増やす必要がないので、該パッケージの小型化に
も貢献することができる。
【００３８】（２）しかも、入力信号ＩＮは、電源ＶD
D，ＶSSレベル間で振幅し、かつ、デューティが１／２
で一定となるＣＭＩコード化された信号である。従っ
て、入力信号ＩＮをローパスフィルタ１７にて（ＶDD−
ＶSS）／２レベルの定電圧信号Ｓ６として得ることがで
き、チャージポンプ回路１８にて確実に電源ＶDDレベル
まで昇圧した定電圧電源を生成することができる。その
結果、一層確実に電源端子Ｘ３から入力される電源ＶDD
を補完することができる。
D，ＶSSレベル間で振幅し、かつ、デューティが１／２
で一定となるＣＭＩコード化された信号である。従っ
て、入力信号ＩＮをローパスフィルタ１７にて（ＶDD−
ＶSS）／２レベルの定電圧信号Ｓ６として得ることがで
き、チャージポンプ回路１８にて確実に電源ＶDDレベル
まで昇圧した定電圧電源を生成することができる。その
結果、一層確実に電源端子Ｘ３から入力される電源ＶDD
を補完することができる。
【００３９】（３）ＣＭＩデコーダ回路１３はＣＭＩコ
ードから次段の論理回路１４にて論理動作が可能なバイ
ナリコードに変換（復号化）し、ＣＭＩエンコーダ回路
１５は論理回路１４から出力された信号Ｓ４をバイナリ
コードから再びＣＭＩコードに変換（符号化）する。従
って、入力信号ＩＮがＣＭＩコード化された信号であっ
ても、論理回路１４にて論理処理を行うことが可能であ
る。
ードから次段の論理回路１４にて論理動作が可能なバイ
ナリコードに変換（復号化）し、ＣＭＩエンコーダ回路
１５は論理回路１４から出力された信号Ｓ４をバイナリ
コードから再びＣＭＩコードに変換（符号化）する。従
って、入力信号ＩＮがＣＭＩコード化された信号であっ
ても、論理回路１４にて論理処理を行うことが可能であ
る。
【００４０】（４）入力回路１２の前段には、ハイパス
フィルタ１１が接続される。従って、仮にローパスフィ
ルタ１７にて入力信号ＩＮの立ち上がり及び立ち下がり
が鈍っても、入力信号ＩＮは前記ハイパスフィルタ１１
にて、その鈍りが解消されるめ、論理回路１４における
論理処理には影響することはない。
フィルタ１１が接続される。従って、仮にローパスフィ
ルタ１７にて入力信号ＩＮの立ち上がり及び立ち下がり
が鈍っても、入力信号ＩＮは前記ハイパスフィルタ１１
にて、その鈍りが解消されるめ、論理回路１４における
論理処理には影響することはない。
【００４１】（５）チャージポンプ回路１８の次段に
は、該回路１８から出力される信号Ｓ７のみを通過させ
るダイオードＤが接続される。従って、チャージポンプ
回路１８へ電源ＶDDの逆流を防止することができる。
は、該回路１８から出力される信号Ｓ７のみを通過させ
るダイオードＤが接続される。従って、チャージポンプ
回路１８へ電源ＶDDの逆流を防止することができる。
【００４２】尚、本発明は前記実施の形態の他、以下の
態様で実施するようにしてもよい。 ○上記実施の形態では、電源ＶDD，ＶSSレベル間で振幅
し、かつ、デューティが常に１／２となるＣＭＩコード
化された入力信号ＩＮを用いたが、レベル及びデューテ
ィはこれに限定されるものではない。例えば、デューテ
ィが変化する信号、デューティが常に所定値となる信号
等であってもよい。又、ＣＭＩコード化された信号に限
らず、デューティが常に１／２となる信号として、ＤＭ
Ｉ（ｄｉｆｆｅｒｅｎｔｉａｌ ｍｏｄｅ ｉｎｖｅｒ
ｓｉｏｎ）コード化された信号、ＳＰ（ｓｐｌｉｔ ｐ
ｈａｓｅ）コード化された信号等を用いてもよい。
態様で実施するようにしてもよい。 ○上記実施の形態では、電源ＶDD，ＶSSレベル間で振幅
し、かつ、デューティが常に１／２となるＣＭＩコード
化された入力信号ＩＮを用いたが、レベル及びデューテ
ィはこれに限定されるものではない。例えば、デューテ
ィが変化する信号、デューティが常に所定値となる信号
等であってもよい。又、ＣＭＩコード化された信号に限
らず、デューティが常に１／２となる信号として、ＤＭ
Ｉ（ｄｉｆｆｅｒｅｎｔｉａｌ ｍｏｄｅ ｉｎｖｅｒ
ｓｉｏｎ）コード化された信号、ＳＰ（ｓｐｌｉｔ ｐ
ｈａｓｅ）コード化された信号等を用いてもよい。
【００４３】○上記実施の形態では、内部回路を各回路
１２〜１６にて構成したが、入力信号ＩＮに所望の論理
処理を施し出力信号ＯＵＴとして出力することができれ
ば、この構成に限定されるものではない。
１２〜１６にて構成したが、入力信号ＩＮに所望の論理
処理を施し出力信号ＯＵＴとして出力することができれ
ば、この構成に限定されるものではない。
【００４４】○上記実施の形態では、ハイパスフィルタ
１１を用いたが、省略してもよい。 ○上記実施の形態では、ダイオードＤを使用したが、ダ
イオード接続したトランジスタを用いてもよい。又、ダ
イオードＤを省略してもよい。
１１を用いたが、省略してもよい。 ○上記実施の形態では、ダイオードＤを使用したが、ダ
イオード接続したトランジスタを用いてもよい。又、ダ
イオードＤを省略してもよい。
【００４５】
【発明の効果】以上詳述したように、本発明によれば、
電源端子及び電源配線の増加を抑制してチップ面積の増
大を抑制しながらも、内部回路への電源の供給を安定化
し、内部回路の特性劣化及び誤動作を確実に防止し得る
半導体装置を提供することができる。
電源端子及び電源配線の増加を抑制してチップ面積の増
大を抑制しながらも、内部回路への電源の供給を安定化
し、内部回路の特性劣化及び誤動作を確実に防止し得る
半導体装置を提供することができる。
【図１】 本発明の原理説明図である。
【図２】 本実施形態の半導体装置を示すブロック図で
ある。
ある。
【図３】 チャージポンプ回路の具体的構成を示す回路
図である。
図である。
【図４】 本実施形態の半導体装置の動作を示す波形図
である。
である。
【図５】 ＣＭＩコードを説明するための波形図であ
る。
る。
【図６】 従来の半導体装置を示すブロック図である。
１ 内部回路（入力回路、ＣＭＩデコーダ回
路、論理回路、ＣＭＩエンコーダ回路、出力回路） ２ 平滑回路（ローパスフィルタ） ３ 昇圧回路（チャージポンプ回路） １１ ハイパスフィルタ １３ デコーダ回路（ＣＭＩデコーダ回路） １５ エンコーダ回路（ＣＭＩエンコーダ回路） Ｄ ダイオード素子（ダイオード） ＩＮ 入力信号 ＯＵＴ 出力信号 ＶDD，ＶSS 電源 Ｘ３，Ｘ４ 電源端子 φ 制御信号
路、論理回路、ＣＭＩエンコーダ回路、出力回路） ２ 平滑回路（ローパスフィルタ） ３ 昇圧回路（チャージポンプ回路） １１ ハイパスフィルタ １３ デコーダ回路（ＣＭＩデコーダ回路） １５ エンコーダ回路（ＣＭＩエンコーダ回路） Ｄ ダイオード素子（ダイオード） ＩＮ 入力信号 ＯＵＴ 出力信号 ＶDD，ＶSS 電源 Ｘ３，Ｘ４ 電源端子 φ 制御信号
Claims (5)
- 【請求項１】 電源端子から供給される電源に基づい
て、入力信号に所望の論理処理を施し出力信号として出
力する内部回路を備えた半導体装置において、前記入力
信号を平滑化する平滑回路と、 前記平滑回路から出力された信号を制御信号に基づく昇
圧動作にて所定の電圧値に昇圧させて、前記内部回路に
電源として供給する昇圧回路とを備えたことを特徴とす
る半導体装置。 - 【請求項２】 前記入力信号は、デューティが一定とな
る符号化信号であって、 前記内部回路は、 前記符号化信号をバイナリ信号に復号化するデコーダ回
路と、 前記デコーダ回路から出力されたバイナリ信号にて論理
処理を行う論理回路と、 前記論理回路から出力されたバイナリ信号を符号化する
エンコーダ回路とを備えたことを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】 前記入力信号は、電源レベルで振幅する
信号であって、デューティが１／２となる符号化信号で
あることを特徴とする請求項１又は２のいずれかに記載
の半導体装置。 - 【請求項４】 前記内部回路の前段に、ハイパスフィル
タを介在させたことを特徴とする請求項１〜３のいずれ
かに記載の半導体装置。 - 【請求項５】 前記昇圧回路の次段に、該回路から出力
される信号のみを通過させるダイオード素子を備えたこ
とを特徴とする請求項１〜４のいずれかに記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9222420A JPH1166863A (ja) | 1997-08-19 | 1997-08-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9222420A JPH1166863A (ja) | 1997-08-19 | 1997-08-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1166863A true JPH1166863A (ja) | 1999-03-09 |
Family
ID=16782117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9222420A Withdrawn JPH1166863A (ja) | 1997-08-19 | 1997-08-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1166863A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1059636C (zh) * | 1994-10-19 | 2000-12-20 | 德塔格拉夫公司 | 一种包装至少两种能互相反应的照相化学品的小包及其包装方法 |
-
1997
- 1997-08-19 JP JP9222420A patent/JPH1166863A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1059636C (zh) * | 1994-10-19 | 2000-12-20 | 德塔格拉夫公司 | 一种包装至少两种能互相反应的照相化学品的小包及其包装方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |