JPH1165836A - プログラマブル集積回路の初期設定回路および初期設定方法 - Google Patents

Abstract

(57)【要約】 【課題】 マイクロプロセッサを不要にして、コンフィ
グレーション用ソフトウエアの開発工数を不要にし、コ
ンフィグレーション時間を短縮するとともに、コンフィ
グレーション回路のコストを下げること。 【解決手段】 パラレルデータに基づき、初期設定とし
てのコンフィグレーション動作が行われるプログラマブ
ル集積回路１において、前記プログラマブル集積回路１
に接続され、コンフィグレーション用のパラレルデータ
を記憶して該プログラマブル集積回路１に出力するパラ
レルタイプの外部メモリ素子２と、前記外部メモリ素子
２から前記プログラマブル集積回路に出力される前記コ
ンフィグレーション用のパラレルデータおよび出力タイ
ミングを制御するデジタルＬＳＩ回路３とから成るプロ
グラマブル集積回路の初期設定回路および初期設定方
法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、初期設定としての
コンフィグレーション動作を行う例えばＳＲＡＭタイプ
のＦＰＧＡ素子のようなプログラマブル集積回路におい
て、汎用性が有り安価で書き換え可能なパラレルタイプ
の外部メモリ素子を使用して、コンフィグレーション用
パラレルタイプのデータを直接前記プログラマブル集積
回路に出力して、初期設定（コンフィグレーション）す
ることを実現するためのプログラマブル集積回路の初期
設定回路および初期設定方法に関する。

【０００２】

【従来の技術】従来の初期設定としてのコンフィグレー
ション動作を行うプログラマブル集積回路において、例
えばＳＲＡＭタイプのＦＰＧＡ素子として、アルテラ社
（Ａｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ）のＦＰＧＡ
素子のＦＬＥＸ ８Ｋシリーズを例示することが出来
る。

【０００３】このＦＬＥＸ ８Ｋは、前記アルテラ社の
ＦＰＧＡ ＦＬＥＸ１０Ｋシリーズの前任シリーズであ
り、アクティブ・パラレル・アップ（以下ＡＰＵ）及び
アクティブ・パラレル・ダウン（以下ＡＰＤ）コンフィ
グレーション・モードと呼ばれるパラレルタイプの外部
メモリ素子を、ＦＬＥＸ ８ＫシリーズのＦＰＧＡ素子
自身が能動的にコンフィグレーションするモード（手
段）が存在した。

【０００４】すなわち、前記外部メモリ素子のアドレス
入力をドライブして、バイト単位のパラレルデータによ
り、コンフィグレーションするものであった。

【０００５】しかし、後継機種であるＦＬＥＸ １０Ｋ
シリーズにおいては、１０ＫシリーズのＦＰＧＡ素子自
身が、外部接続されたパラレルタイプの外部メモリ素子
のアドレス入力をドライブしてコンフィグレーションす
るモードが無かった。

【０００６】前記ＦＬＥＸ １０Ｋシリーズのコンフィ
グレーションを実現するためには、外部マイクプロセッ
サ等を使用し、ソフトウエアによってＦＬＥＸ １０Ｋ
シリーズを受動的にコンフィグレーションせざるをえな
かった。

【０００７】すなわち、コンフィグレーション時には前
記外部マイクロプロセッサが、ＦＬＥＸ １０Ｋシリー
ズをメモリ素子として取り扱い、マイクロプロセッサよ
りデータ出力しコンフィグレーションするものであっ
た。

【０００８】図４に示されるようにデジタル回路構成の
アドレスレコーダＡと、外部メモリ素子としてのＵＶＥ
ＰＲＯＭ（ＨＧ２７Ｃ４００１Ｇ）のメモリＲと、マイ
クロプロセッサＭとから成るプログラマブル集積回路の
初期設定回路によって、ＦＰＧＡ素子ＦＳ（ＦＬＥＸ
１０Ｋ）のコンフィグレーションを行うものであった。

【０００９】

【発明が解決しようとする課題】上記従来のプログラマ
ブル集積回路の初期設定回路は、前記マイクロプロセッ
サＭを使用することが前提となる回路構成であり、コン
フィグレーション用ソフトウエアを開発する工数が発生
し、コンフィグレーション時間が増大するとともに、そ
して前記従来のＦＬＥＸ ８Ｋシリーズと比較してコン
フィグレーション回路が高価になるという問題があっ
た。

【００１０】そこで本発明者らは、パラレルデータに基
づき、初期設定としてのコンフィグレーション動作を行
うプログラマブル集積回路において、デジタルＬＳＩ回
路によって外部メモリ素子に制御信号が出力され、入力
された前記制御信号に基づき該外部メモリ素子によって
予め記憶されているコンフィグレーション用パラレルタ
イプのデータを出力し、入力されたコンフィグレーショ
ン用パラレルタイプのデータに基づき前記プログラマブ
ル集積回路のコンフィグレーション動作を行うという本
発明の技術的思想に着眼し、さらに研究開発を重ねた結
果、安価で書き換え可能な汎用のパラレルタイプのメモ
リ素子を制御して使用し、マイクロプロセッサを不要に
して、コンフィグレーション用ソフトウエアの開発工数
を不要にし、コンフィグレーション時間を短縮するとと
もに、コンフィグレーション回路のコストを下げるとい
う目的を達成する本発明に到達したものである。

【００１１】

【課題を解決するための手段】本発明（請求項１に記載
の第１発明）のプログラマブル集積回路の初期設定回路
は、パラレルデータに基づき、初期設定としてのコンフ
ィグレーション動作が行われるプログラマブル集積回路
において、前記プログラマブル集積回路に接続され、コ
ンフィグレーション用のパラレルデータを記憶して該プ
ログラマブル集積回路に出力するパラレルタイプの外部
メモリ素子と、前記外部メモリ素子から前記プログラマ
ブル集積回路に出力される前記コンフィグレーション用
のパラレル出力データを制御するデジタルＬＳＩ回路と
から成るものである。

【００１２】本発明（請求項２に記載の第２発明）のプ
ログラマブル集積回路の初期設定回路は、前記第１発明
において、前記デジタルＬＳＩ回路が、前記外部メモリ
素子にアドレス信号を出力するアドレス制御端子を備え
ているものである。

【００１３】本発明（請求項３に記載の第３発明）のプ
ログラマブル集積回路の初期設定回路は、前記第２発明
において、前記デジタルＬＳＩ回路が、前記外部メモリ
素子が入力されたアドレス信号に該当するコンフィグレ
ーションデータを出力するための制御信号を出力する出
力制御端子を備えているものである。

【００１４】本発明（請求項４に記載の第４発明）のプ
ログラマブル集積回路の初期設定回路は、前記第３発明
において、前記デジタルＬＳＩ回路が、接続されている
前記外部メモリ素子のアドレス制御端子及びその他の制
御端子、前記プログラマブル集積回路の制御端子を監視
制御して、コンフィグレーション動作を行う監視回路を
備えているものである。

【００１５】本発明（請求項５に記載の第５発明）のプ
ログラマブル集積回路の初期設定方法は、パラレルデー
タに基づき、初期設定としてのコンフィグレーション動
作を行うプログラマブル集積回路において、デジタルＬ
ＳＩ回路が制御信号を前記外部メモリ素子に出力し、入
力された前記制御信号に基づき外部メモリ素子が予め記
憶されているコンフィグレーション用パラレルタイプの
データを出力し、入力されたコンフィグレーション用パ
ラレルタイプのデータに基づき前記プログラマブル集積
回路のコンフィグレーション動作を行うものである。

【００１６】本発明（請求項６に記載の第６発明）のプ
ログラマブル集積回路の初期設定方法は、前記第５発明
において、前記デジタルＬＳＩ回路が出力するアドレス
信号により、前記外部メモリ素子に記憶されているコン
フィグレーション用パラレルタイプのデータが選択され
るものである。

【００１７】本発明（請求項７に記載の第７発明）のプ
ログラマブル集積回路の初期設定方法は、前記第６発明
において、前記デジタルＬＳＩ回路が出力する出力制御
信号により、前記外部メモリ素子が選択されたコンフィ
グレーション用パラレルタイプのデータを出力するもの
である。

【００１８】本発明（請求項８に記載の第８発明）のプ
ログラマブル集積回路の初期設定方法は、前記第７発明
において、前記外部メモリ素子のアドレス制御端子及び
その他の制御端子、および前記プログラマブル集積回路
の制御端子を監視制御することにより、コンフィグレー
ション動作を行うものである。

【００１９】

【発明の作用および効果】上記構成より成る第１発明の
プログラマブル集積回路の初期設定回路は、パラレルデ
ータに基づき、初期設定としてのコンフィグレーション
動作が行われるプログラマブル集積回路において、前記
デジタルＬＳＩ回路が、前記プログラマブル集積回路に
接続されコンフィグレーション用のパラレルデータを記
憶している前記外部メモリ素子を制御して、前記外部メ
モリ素子から前記プログラマブル集積回路に前記コンフ
ィグレーション用のパラレル出力データが出力され、コ
ンフィグレーション動作が行われるので、安価で書き換
え可能な汎用のパラレルタイプのメモリ素子を制御して
使用し、マイクロプロセッサを不要にして、コンフィグ
レーション用ソフトウエアの開発工数を不要にし、コン
フィグレーション時間を短縮するとともに、コンフィグ
レーション回路のコストを下げるという効果を奏する。

【００２０】上記構成より成る第２発明のプログラマブ
ル集積回路の初期設定回路は、前記第１発明において、
前記デジタルＬＳＩ回路が、前記アドレス制御端子を介
して前記外部メモリ素子にアドレス信号を出力するの
で、該アドレス信号に基づくコンフィグレーション動作
を可能にするという効果を奏する。

【００２１】上記構成より成る第３発明のプログラマブ
ル集積回路の初期設定回路は、前記第２発明において、
前記デジタルＬＳＩ回路が、前記出力制御端子を介して
制御信号を出力するので、前記外部メモリ素子が入力さ
れたアドレス信号に該当するコンフィグレーションデー
タを出力するため、安価で書き換え可能な汎用のパラレ
ルタイプの外部メモリ素子による直接的なコンフィグレ
ーション動作を可能にするという効果を奏する。

【００２２】上記構成より成る第４発明のプログラマブ
ル集積回路の初期設定回路は、前記第３発明において、
前記デジタルＬＳＩ回路が備える前記監視回路が、接続
されている前記外部メモリ素子のアドレス制御端子及び
その他の制御端子、前記プログラマブル集積回路の制御
端子をそれぞれ監視制御して、コンフィグレーション動
作を行うので、確実なコンフィグレーション動作を可能
にするという効果を奏する。

【００２３】上記構成より成る第５発明のプログラマブ
ル集積回路の初期設定方法は、パラレルデータに基づ
き、初期設定としてのコンフィグレーション動作を行う
プログラマブル集積回路において、デジタルＬＳＩ回路
が制御信号を前記外部メモリ素子に出力し、入力された
前記制御信号に基づき外部メモリ素子が予め記憶されて
いるコンフィグレーション用パラレルタイプのデータを
出力し、入力されたコンフィグレーション用パラレルタ
イプのデータに基づき前記プログラマブル集積回路のコ
ンフィグレーション動作を行うので、書き換え可能な汎
用のパラレルタイプのメモリ素子の使用を可能にし、コ
ンフィグレーション用ソフトウエアの開発工数を不要に
し、コンフィグレーション時間を短縮するという効果を
奏する。

【００２４】上記構成より成る第６発明のプログラマブ
ル集積回路の初期設定方法は、前記第５発明において、
前記デジタルＬＳＩ回路が出力するアドレス信号によ
り、前記外部メモリ素子に記憶されているコンフィグレ
ーション用パラレルタイプのデータが選択されるので、
該アドレス信号に基づくコンフィグレーション動作を可
能にするという効果を奏する。

【００２５】上記構成より成る第７発明のプログラマブ
ル集積回路の初期設定方法は、前記第６発明において、
前記外部メモリ素子が入力されたアドレス信号に該当す
る選択されたコンフィグレーションデータを前記出力制
御信号に基づき出力するため、安価で書き換え可能な汎
用のパラレルタイプの外部メモリ素子による直接的なコ
ンフィグレーション動作を可能にするという効果を奏す
る。

【００２６】上記構成より成る第８発明のプログラマブ
ル集積回路の初期設定方法は、前記第７発明において、
前記外部メモリ素子のアドレス制御端子及びその他の制
御端子、および前記プログラマブル集積回路の制御端子
を監視制御することにより、コンフィグレーション動作
を行うので、確実なコンフィグレーション動作を可能に
するという効果を奏する。

【００２７】

【発明の実施の形態】以下本発明の実施の形態につき、
図面を用いて説明する。

【００２８】（実施形態）本実施形態のプログラマブル
集積回路の初期設定回路および初期設定方法は、図１な
いし図３に示されるようにパラレルデータに基づき、初
期設定としてのコンフィグレーション動作が行われるプ
ログラマブル集積回路１において、前記プログラマブル
集積回路１に接続され、コンフィグレーション用のパラ
レルデータを記憶して該プログラマブル集積回路１に出
力するパラレルタイプの外部メモリ素子２と、前記外部
メモリ素子２から前記プログラマブル集積回路に出力さ
れる前記コンフィグレーション用のパラレルデータおよ
び出力タイミングを制御するデジタルＬＳＩ回路３とか
ら成るものである。

【００２９】本実施形態においては、図１に示されるよ
うに前記プログラマブル集積回路１としては、アルテラ
社のＦＰＧＡ素子としてのＦＬＥＸ １０Ｋを採用し、
前記外部メモリ素子２として８ビットパラレルタイプの
紫外線消去型のＵＶＥＰＲＯＭ（ＨＧ２７Ｃ４００１
Ｇ）を採用し、前記デジタルＬＳＩ回路３として後述す
る状態遷移図を実現するように設計されたＪＦ６６９を
採用した。

【００３０】前記デジタルＬＳＩ回路３は、図１および
図２に示されるように前記外部メモリ素子２に接続さ
れ、外部メモリ素子を制御するメモリ素子制御用端子Ａ
ＤＲ〔１８：０〕、Ｌ ＯＥを備えているとともに、Ｖ
ｃｃに接続されるＬ ＷＡＩＴ端子を備えている。

【００３１】また前記デジタルＬＳＩ回路３は、図１お
よび図２に示されるように該デジタルＬＳＩ回路のリセ
ット、出力停止クロック等のデジタルＬＳＩ回路自身の
動作制御を実施する制御端子Ｌ ＩＮＨ、Ｌ ＲＥＳＥ
Ｔ、ＣＬＫを備えている。

【００３２】前記デジタルＬＳＩ回路３は、図１および
図２に示されるように前記プログラマブル集積回路１に
接続され、前記プログラマブル集積回路のコンフィグレ
ーション状態を監視しながら、コンフィグレーション制
御を実行する制御端子Ｌ ＣＳ、Ｌ ＷＳ、ＲＤＹ ｎ
ＢＳＹ、ＣＯＮＦ ＤＯＮＥ、Ｌ ＳＴＡＴＵＳ、ｎＣ
ＯＮＦＩＧを備えている。

【００３３】前記外部メモリ素子２は、８ビットパラレ
ルタイプの紫外線消去型のＵＶＥＰＲＯＭ（ＨＧ２７Ｃ
４００１Ｇ）より成り、前記デジタルＬＳＩ回路３の前
記メモリ素子制御用端子ＡＤＲ〔１８：０〕、Ｌ ＯＥ
を備えているとともに、前記プログラマブル集積回路１
のＤＡＴＡ〔７：０〕端子に接続されるＤＡＴＡ〔７：
０〕端子を備えている。

【００３４】前記デジタルＬＳＩ回路３は、後述する状
態遷移図における論理記述によって、接続されている前
記外部メモリ素子のアドレス制御端子及びその他の制御
端子、前記プログラマブル集積回路の制御端子を監視制
御して、コンフィグレーション動作を行う監視回路が実
現されている。

【００３５】本実施形態のプログラマブル集積回路の初
期設定回路および初期設定方法における各ステートにお
ける動作内容について、図３に示される状態遷移図を用
いて説明する。

【００３６】ステートＳ１において、前記デジタルＬＳ
Ｉ回路３が、前記ｎＣＯＮＦＩＧ信号をアサート（Ｈｉ
ｇｈレベル）する。この信号により、該デジタルＬＳＩ
回路３が前記プログラマブル集積回路１（ＦＬＥＸ １
０Ｋデバイス）にコンフィグレーション動作を開始する
ことを通知する。

【００３７】ステートＳ２において、前記デジタルＬＳ
Ｉ回路３が、ｎＳＴＡＴＵＳ信号が前記プログラマブル
集積回路１によりアサート（Ｈｉｇｈレベル）されるこ
とを確認する。前記ｎＳＴＡＴＵＳ信号がアサートされ
ている場合、コンフィグレーション動作を開始すること
が出来る。

【００３８】前記ｎＳＴＡＴＵＳ信号がアサートされて
いる場合、後述するステートＳ３に移る。前記ｎＳＴＡ
ＴＵＳ信号がアサートされていない場合、ステートＳ２
に移る（遷移しない）。

【００３９】ステートＳ３において、前記デジタルＬＳ
Ｉ回路３がＡＤＲ〔１８：０〕端子に該当するアドレス
値データを出力する。該デジタルＬＳＩ回路３の仕様で
は、コンフィグレーションデータは前記外部メモリ素子
（ＨＧ２７Ｃ４００１Ｇ）の初期値０番地より順次１ず
つアドレス値データカウンタをカウントアップしながら
書き込まれていることが条件である為、Ｓ３ステイタス
へ遷移する毎に＋１ずつカウントアップした値がＡＤＲ
〔１８：０〕端子に出力される。（後述するステートＳ
６参照）

【００４０】ステートＳ４において、前記デジタルＬＳ
Ｉ回路３が、前記Ｌ ＯＥ端子をアサート（Ｌｏｗレベ
ル）する。該Ｌ ＯＥ端子がアサートされることによ
り、前記外部メモリ素子２より前記プログラマブル集積
回路１のデータ端子ＤＡＴＡ〔７：０〕に、該当するコ
ンフィグレーションが出力される。

【００４１】ステートＳ５において、前記デジタルＬＳ
Ｉ回路３が、前記Ｌ ＣＳ信号をアサート（Ｌｏｗレベ
ル）する。

【００４２】ステートＳ６において、前記デジタルＬＳ
Ｉ回路３が、Ｌ ＷＳ信号にＬｏｗレベルのパルス信号
を与える。このパルス信号の立ち上がりエッジで前記Ｄ
ＡＴＡ〔７：０〕端子に出力されているコンフィグレー
ションデータが、前記プログラマブル集積回路１によっ
てラッチされる。

【００４３】ステートＳ７において、前記デジタルＬＳ
Ｉ回路３が、前記プログラマブル集積回路１によってＲ
ＤＹ ｎＢＳＹ信号が、ネゲート（Ｈｉｇｈレベル）さ
れることを確認する。

【００４４】前記プログラマブル集積回路１は、次のコ
ンフィグレーションを読み込める様になると、同信号を
ネゲートする。同信号がネゲートされたことを確認する
ことにより、前記デジタルＬＳＩ回路３は、アドレス値
データカウンタをカウントアップ（＋1)し、次のコンフ
ィグレーションデータが格納されているアドレス値デー
タを用意し、前記ステートＳ２へ遷移する。

【００４５】同信号がネゲートされている場合には、前
記ステートＳ２に移る。同信号がネゲートされていない
場合には、前記ステートＳ７に移る（遷移しない）。

【００４６】ステートＳ８において、前記デジタルＬＳ
Ｉ回路３が、ＣＯＮＦ−ＤＯＮＥ信号がアサート（Ｈｉ
ｇｈレベル）されているかどうか確認する。前記プログ
ラマブル集積回路１はコンフィグレーション動作が完了
すると、本信号をＨｉｇｈレベルにアサートする。

【００４７】同信号がアサートされている場合には、後
述するステートＳ９に移る。同信号がアサートされてい
ない場合には、前記ステートＳ２に移る（遷移しな
い）。

【００４８】ステートＳ９において、前記デジタルＬＳ
Ｉ回路３が、Ｌ−ＣＳ信号をネゲート（Ｈｉｇｈレベ
ル）する

【００４９】ステートＳ１０において、前記デジタルＬ
ＳＩ回路３が、ｎＣＯＮＦＩＧ信号をネゲート（Ｈｉｇ
ｈレベル）する。本信号をネゲートすることにより、前
記デジタルＬＳＩ回路３が前記プログラマブル集積回路
１にコンフィグレーション動作を終了することを通知す
る。

【００５０】上記構成および動作の本実施形態のプログ
ラマブル集積回路の初期設定回路およびは初期設定方法
は、パラレルデータに基づき、初期設定としてのコンフ
ィグレーション動作が行われるプログラマブル集積回路
において、前記デジタルＬＳＩ回路３が、前記プログラ
マブル集積回路１に接続されコンフィグレーション用の
パラレルデータを記憶している前記外部メモリ素子２を
制御して、前記外部メモリ素子２から前記プログラマブ
ル集積回路１に前記コンフィグレーション用のパラレル
出力データが出力され、コンフィグレーション動作が行
われるので、安価で書き換え可能な汎用のパラレルタイ
プのメモリ素子を制御して使用し、マイクロプロセッサ
を不要にして、コンフィグレーション用ソフトウエアの
開発工数を不要にし、コンフィグレーション時間を短縮
するとともに、コンフィグレーション回路のコストを下
げるという効果を奏する。

【００５１】すなわち、本実施形態のプログラマブル集
積回路の初期設定回路は、上記コンフィグレーション動
作手順（回路動作）により、従来の初期設定回路におけ
るマイクロプロセッサＭおよびアドレスレコーダＡを使
用すること無く、シンプルで安価なパラレルタイプのメ
モリ素子を使用し、前記アルテラ社のＦＰＧＡ素子とし
てのＦＬＥＸ １０Ｋシリーズのコンフィグレーション
を実現するという効果を奏する。

【００５２】また本実施形態のプログラマブル集積回路
の初期設定回路は、前記デジタルＬＳＩ回路３を構成す
るＪＦ６６９がデジタル回路構成で、高速動作させるこ
とが可能であるとともに、パラレルタイプのメモリ素子
２のデータ出力端子ＤＡＴＡ〔７：０〕と前記プログラ
マブル集積回路１（ＦＬＥＸ １０Ｋシリーズ）のコン
フィグレーションデータ入力端子ＤＡＴＡ〔７：０〕
（８ビット単位）を直結できるので、マイクロプロセッ
サを使用したコンフィグレーション動作よりも短時間で
コンフィグレーション動作を実現することが出来る。

【００５３】さらに本実施形態のプログラマブル集積回
路の初期設定回路および初期設定方法は、前記デジタル
ＬＳＩ回路３が、前記アドレス制御端子ＡＤＲ〔１８：
０〕を介して前記外部メモリ素子にアドレス信号を出力
するので、該アドレス信号に基づくコンフィグレーショ
ン動作を可能にするという効果を奏する。

【００５４】また本実施形態のプログラマブル集積回路
の初期設定回路および初期設定方法は、前記外部メモリ
素子２が入力されたアドレス信号に該当するコンフィグ
レーションデータを、前記デジタルＬＳＩ回路３が前記
出力制御端子Ｌ ＯＥ端子を介して出力される制御信号
に同期して出力するため、安価で書き換え可能な汎用の
パラレルタイプの外部メモリ素子による直接的なコンフ
ィグレーション動作を実現するという効果を奏する。

【００５５】さらに本実施形態のプログラマブル集積回
路の初期設定回路および初期設定方法は、前記デジタル
ＬＳＩ回路３における論理記述により実現される前記監
視回路が、接続されている前記外部メモリ素子２のアド
レス制御端子及びその他の制御端子、前記プログラマブ
ル集積回路の制御端子をそれぞれ監視制御して、コンフ
ィグレーション動作を行うので、確実なコンフィグレー
ション動作を可能にするという効果を奏する。

【００５６】上述の実施形態は、説明のために例示した
もので、本発明としてはそれらに限定されるものでは無
く、特許請求の範囲、発明の詳細な説明および図面の記
載から当業者が認識することができる本発明の技術的思
想に反しない限り、変更および付加が可能である。

【００５７】上述の実施形態においては、一例として前
記プログラマブル集積回路１にシリーズに接続された前
記外部メモリ素子２および前記デジタルＬＳＩ回路３に
よって構成する例について説明したが、本発明としては
それらに限定されるものでは無く、コンフィグレーショ
ン専用回路として１つのパッケージにまとめる形態を採
用することが出来るとともに、その他の複数の回路構成
を加えた１パッケージにまとめる形態を採用することが
出来る。

【００５８】また前記実施形態においては、図３に示さ
れるように論理記述にて実現された一例のデジタルＬＳ
Ｉ回路（ＪＦ６６９）について説明したが、本発明とし
てはそれらに限定されるものでは無く、図３に示される
論理記述を実現し得る回路であれば採用可能であり、当
該論理記述ソースを他の論理記述と組み合わせて論理合
成して、回路を実現することも出来る。

【００５９】さらに前記実施形態においては、一例とし
てパラレルタイプの外部メモリ素子にＵＶＥＰＲＯＭを
用いる例について説明したが、本発明としてはそれらに
限定されるものでは無く、例えばＥＥＰＲＯＭ、フラッ
シュＲＯＭ、ＲＡＭ（ＳＲＡＭ、ＤＲＡＭ）を用いるこ
とが出来る。

【００６０】また前記実施形態においては、一例として
アルテラ社のＦＰＧＡ素子としてのＦＬＥＸ １０Ｋを
初期設定対象としたが、本発明としてはそれらに限定さ
れるものでは無く、コンフィグレーションが必要なメモ
リ・セルとしてフリップフロップを用いて、スタティッ
クデータを保持することが出来るＳＲＡＭタイプのＦＰ
ＧＡ素子に属するものであればその他の回路を初期設定
の対象とすることが出来る。

【図面の簡単な説明】

【図１】本発明の実施形態のプログラマブル集積回路の
初期設定回路を示すブロック図である。

【図２】本実施形態のデジタルＬＳＩ回路を示すブロッ
ク図、その制御端子および信号の種類を説明するマトリ
ックス図である。

【図３】本実施形態における状態遷移を示すチャート図
である。

【図４】従来のプログラマブル集積回路の初期設定回路
を示すブロック図である。

【符号の説明】

１ プログラマブル集積回路 ２ 外部メモリ素子 ３ デジタルＬＳＩ回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】 パラレルデータに基づき、初期設定とし
   てのコンフィグレーション動作が行われるプログラマブ
   ル集積回路において、 前記プログラマブル集積回路に接続され、コンフィグレ
   ーション用のパラレルデータを記憶して該プログラマブ
   ル集積回路に出力するパラレルタイプの外部メモリ素子
   と、 前記外部メモリ素子から前記プログラマブル集積回路に
   出力される前記コンフィグレーション用のパラレル出力
   データを制御するデジタルＬＳＩ回路とから成ることを
   特徴とするプログラマブル集積回路の初期設定回路。
2. 【請求項２】 請求項１において、 前記デジタルＬＳＩ回路が、前記外部メモリ素子にアド
   レス信号を出力するアドレス制御端子を備えていること
   を特徴とするプログラマブル集積回路の初期設定回路。
3. 【請求項３】 請求項２において、 前記デジタルＬＳＩ回路が、前記外部メモリ素子が入力
   されたアドレス信号に該当するコンフィグレーションデ
   ータを出力するための制御信号を出力する出力制御端子
   を備えていることを特徴とするプログラマブル集積回路
   の初期設定回路。
4. 【請求項４】 請求項３において、 前記デジタルＬＳＩ回路が、接続されている前記外部メ
   モリ素子のアドレス制御端子及びその他の制御端子、前
   記プログラマブル集積回路の制御端子を監視制御して、
   コンフィグレーション動作を行う監視回路を備えている
   ことを特徴とするプログラマブル集積回路の初期設定回
   路。
5. 【請求項５】 パラレルデータに基づき、初期設定とし
   てのコンフィグレーション動作を行うプログラマブル集
   積回路において、 デジタルＬＳＩ回路が制御信号を前記外部メモリ素子に
   出力し、 入力された前記制御信号に基づき外部メモリ素子が予め
   記憶されているコンフィグレーション用パラレルタイプ
   のデータを出力し、 入力されたコンフィグレーション用パラレルタイプのデ
   ータに基づき前記プログラマブル集積回路のコンフィグ
   レーション動作を行うことを特徴とするプログラマブル
   集積回路の初期設定方法。
6. 【請求項６】 請求項５において、 前記デジタルＬＳＩ回路が出力するアドレス信号によ
   り、前記外部メモリ素子に記憶されているコンフィグレ
   ーション用パラレルタイプのデータが選択されることを
   特徴とするプログラマブル集積回路の初期設定方法。
7. 【請求項７】 請求項６において、 前記デジタルＬＳＩ回路が出力する出力制御信号によ
   り、前記外部メモリ素子が選択されたコンフィグレーシ
   ョン用パラレルタイプのデータを出力することを特徴と
   するプログラマブル集積回路の初期設定方法。
8. 【請求項８】 請求項７において、 前記外部メモリ素子のアドレス制御端子及びその他の制
   御端子、および前記プログラマブル集積回路の制御端子
   を監視制御することにより、コンフィグレーション動作
   を行うことを特徴とするプログラマブル集積回路の初期
   設定方法。