JPH02118995A

JPH02118995A - Ｐｒｏｍ装置

Info

Publication number: JPH02118995A
Application number: JP63271618A
Authority: JP
Inventors: Hiroaki Matsubara; 弘明松原
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1988-10-27
Filing date: 1988-10-27
Publication date: 1990-05-07
Anticipated expiration: 2012-06-11
Also published as: JP2619021B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、外部書き込み装置から出力された書き込み
データをコントロールするためのインターフェース＠路
を有するＰ　ＲＯＭ　（Ｐｒｏｇｒａｍ−ｍａｂｌｅ　
Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）装置に関するもの
である。

（従来の技術）Ｅ　Ｐ　ＲＯＭ（Ｅｒａｓａｂｌｅ　ＰＲＯＭ）　、　
Ｅ　２Ｐ　ＲＯＭ（ｔｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａ
ｓａｂｌｅ　ＰＲＯＭ）　（以下、Ｐ日○Ｍと総称する
こともある。）は、データ書き換えが可能であることが
ら、電子装置の汎用゛Ｉｉを高めることが出来非常に有
用な半導体装置としで知られでいる。このようなＰＲＯ
Ｍへのデータ書き込みは、Ｐ　ＲＯＭのアドレスバスや
データバスに接続されこのＰＲＯＭ外部に露出している
多数の外部端子を介しでなされる。しかし、ＦＲＯＭと
、例えば音声合成回路やマイクロプロセッサ等の機能回
路とを１チ・ンフ化して新規な半導体装置を製造しよう
どする場合、この半導体装置にＰＲＯＭのアドレスバス
ヤデータバス用の多数の外部端子を設けたのでは、この
半導体装置の外部端子数は非常に多くなってしまい実装
面においても信Ｎ性の面においても問題となる。そこで
、Ｐ日ＯＭのアドレスバスやデータバスに関連する端子
を半導体装置外部に端子としで出さなくで済むようにす
るため、この出願に係る発明者は、ＰＲＯＭと、このＰ
ＲＯＭに外部書き込み装置から出力される書き込みデー
タをコントロールするためのインターフェース回路とを
組み込んでしまえば良いと考えた。第３図は、このよう
な観点にたってこの出願人が考えたＰＲＯＭ装置の説明
に供する図であり、このＰＲＯＭ装置を機能回路１１を
含む１チツプ半導体装ＷＩＯの内部に組み込んだ例を示
したブロック図である。

第３図において１１は機能回路であり例えば音声合成回
路や、マイクロプロセッサ等である。また、１２はＰ日
○Ｍ装百であり、このＦＲＯＭ装百１装置、ＰＲＯＭと
してのＥＰＲＯＭ１３と、外部書き込み装Ｍ（図示せず
）から出力されるＥＰＲＯＭ＋３への書き込みデータを
制御するインターフェース回路２１とを具える。

Ｐ日○Ｍ装置１２（こ備わるＥＰＲＯＭ１３（こは、こ
のＥＰＲＯＭ＋３に書き込み電圧を供給するＶｐｐ端子
１４と、電源電圧を供給するＶ（（端子１５及びＶＳＳ
端子１６と、書き込みを制御するＣＥ端子１７と、読出
しを制御するＯＥ端子１日とがそれぞれ接続されている
。なおＶｐｐ端子１４を始めとするこれら端子１４〜１
８は、半導体装＝１０から外部に出ている外部端子であ
る。また図中Ａ。−Ａｌ１はＥＰＲＯＭ＋３のアドレス
バスであり、Ｄ０〜０７はデータバスであり、これらは
Ｐ日○Ｍ装Ｍ１２内部でインターフェース回路２１の各
構成成分に後述するような関係で接続されでいるため、
半導体装＝１０の外部に端子としで出さすとも良くなっ
ている。

一方、インタフェース回路２１は、ＥＰＲＯＭ＋３のア
ドレスを制御するカウンタ２３と、ＥＰＲＯＭ１３への
書き込みデータを一次保持する第一のレジスタ２５と、
ＥＰＲＯＭ＋３からの読出しデータ％　−次保持する第
二のレジスタ２７と、第一のレジスタ２５に保持された
書き込みデータをＥＰＲＯＭ＋３側に出力するか否かを
制御するスリーステートバッファ２９と、第一のレジス
タ２５の内容及び第二のレジスタ２７の内容を比較する
一致回路３１とを具えた構成とされている。このインタ
ーフェース回路２１の各構成成分につき詳述すれば以下
の通っである。

カウンタ２３は、この場合外部端子であるシリアルクロ
ック入力用のＳＣＫ端子４１からのクロック（８ｎ＋１
）個＠（ｎｌ、を整数）に１づつカウントアツプする構
成のものであり、その出力はＥＰＲＯＭ１３のアドレス
バスＡ　ｏ　””　Ａ　、ａに接続されている。また、
第一のレジスタ２５はシリアルイン・パラレルアウトの
シフトレジスタで構成されており、そのクロック入力中
はＳＣに端子４１に、シリアル入力ＳＩは外部端子であ
るＤＡＴＡ端子４２にそれぞれ接続され、出力はスリー
ステートバッファ２９及び−敗回路３１にそれぞれ接続
されている。また、スリーステートバッファ２９のコン
トロール人力Ｃは外部端子であるＤＯＥ端子４３に接続
され、出力は第二のレジスタ２７とＥＰＲＯＭ＋３のデ
ータバス０゜−０７トニそれぞれ接続されでいる。また
、第このレジスタ２７は、パラレルイン・パラレルアウ
トのレジスタで構成されでおりその入力は上述のスリー
ステートバッファ２９の出力と接続されている他ＥＦＲ
ＯＭ＋３のデータバスＤ。〜０７とも接続されている。

ざらにこの第二のレジスタ２７のクロック入力Φは外部
端子であるＬＳ端子４４に接続されており、出力は一致
回路３１と、機能回路１１とにそれぞれ接続されている
。また、−敗回路３１はその判定結果を外部端子である
ＥＱＬ端子４５に出力する。なお、上述の機能回路１１
がＥＰＲＯＭ＋３のデータを利用する場合にはカウンタ
２３に対しＥＰＲＯＭｌ３の所望のアドレスを指定する
パルスを出力しデータバス及び第二レジスタ２７ヲ介し
てそのデータを得ることになる。しかし、機能回路１１
の動作は本発明の説明においては重要でないので省略す
る。

次に、この第３図に示した従来のＰＲＯＭ装置における
ＥＰＲＯＭ＋３へのデータ書き込み動作につき、箇４図
（△）〜（Ｈ）に示したタイムチャートと、第３図とを
参照して説明する。

なおＶｐｐ端子１４には所定の書き込み電圧が、Ｖ（（
端子１５及びＶ５５端子１６問には電源電源がそれぞれ
供給されでいる。また、初期状態としで、カウンタ２３
の出力は全てローレベル（Ｌレベル）であり、第一のレ
ジスタ２５の出力と、第二のレジスタ２７の出力とは相
違している。ざらに、ＬＳ端子４４にはハイレベル（Ｈ
レベル）　、　ＤＯＥ　＠＋４３にハＨレベル、ＤＡＴ
Ａ端子４２にはＭＳＢのレベル（書き込み予定データの
最上位ビットが示すレベル）　、ＳＣに端子旧にはＬレ
ベル、ＯＥ端子１８にはＨレベル、ＣＥ端子１７にはＨ
レベルが入力されている。

このような初期状態において、先ず、ＤＡＴＡ端子４２
ＩこＥＰＲＯＭ＋３の先頭番地「０」に書き込まれる予
定の１バイト（８ヒツト）分のデータのうちの最上位ビ
ットＭＳＢが入力される。　ＳＣに端子４１ヲ介しシリ
アルクロックが１発入力されるとそのクロックの立方上
かつ（第４図（ハ）のｔ＋で示す時刻）で第一のレジス
タ２５はこのＭＳＢ　％ラッチし、次いで、このクロッ
クの立ち下かつ（第４図（Ａ）の時刻ｔｚ）においてＤ
ＡＴＡ端子４２に入力されるデータは、ＥＰＲＯＭ＋３
の先頭番地ｒＱＪに害き込まれる予定の１バイトのデー
タのうちの次のビット２５Ｂに変る。以下、順次この動
作をＳＣに端子４１ヲ介し８発のクロックが入力される
まで繰り返すと、第一のレジスタ２５にはＥＰＲＯＭ＋
３の先頭番地に害き込む予定のデータ、即′ｌ５Ｍ５Ｂ
、２ＳＢ。

３ＳＢ、４ＳＢ、５ＳＢ、６ＳＢ、？ＳＢ、ＬＳＢが保
持される。この第一のレジスタ２５はこのデータをスリ
ーステートバッファ２９と一致回路３１とにそれぞれ出
力する。

このスリーステートバラ２ア２９はＤＯＥ端子４３かＨ
レベルのとき入力をスルーさせＤＯＥ端子４３がＬレベ
ルのとき出力をハイインピーダンス状態とする機能を持
つ。ここ（第４図（Ｅ）の時刻ｔ３）ではＤＯＥ端子４
３はＨレベルであるのでスリースチー１−バッファ２９
は入力されたデータをそのままＥＦＲＯＭ１３及び第二
のレジスタ２７側に出力する。

次に、肝端子１７に書き込みパルスであるＬレベルのパ
ルスが入力され（第４図（Ｄ）の時刻ｔ４）　、　Ｅ　
Ｐ　ＲＯＭ＋３のアドレス「ＯＪ番地に、データ（（Ｄ
ｏ−０７）　−（ＬＳ８〜ＭＳ８））が書き込まれる。

次に、ＤＯＥ端子４３よりＬレベルのパルスが入力され
（第４図（Ｅ）の時刻ｔ、）、スリーステートバッファ
２９の出力かハイインピーダンス状態になり閉じられる
。

このスリーステートバッファ２９の出力か閉しられでい
る間、ＯＥ端子１８及びＬＳ端子４４の入力はＬレベル
となり、このように肝端子１８がしレベルの間はＥＰＲ
ＯＭ＋３のデータバスＤ。−０７は出力状態になり、こ
のＥＰＲＯＭ＋３の「Ｏ」番地に先程書き込まれた１バ
イト分のデータＬＳＢ〜ＭＳＢがこのデータバスより出
力される。次いで、ＬＳ端子４４は狂端子１８より先に
Ｈレベルになりその立ち上がつ（第４図（Ｆ）の時刻１
．＋）で第二のレジスタ２ｔは、ＥＰ日０Ｍ１３より出
力されたデータＬ、Ｓ８〜ＭＳＢをラッチする。

その後■端子１８がＨレベルとなり（第４図（Ｇ）の時
刻１７）これに応じスリーステートバッファ２９の出力
が開く。

第二のレジスタ２７がＥＰＲＯＭ＋３から出力されたデ
ータＬＳＢ−ＭＳＢをラッチした時点（第４図（Ｆ）の
時刻ｔｅ）で、−敗回路３１０２つの入力は通常は−敗
し、この−敗回路３１はＥＰＲＯＭ＋３へのデータ貫き
込みが正常であったことを意味する信号をＥＱＬ端子４
５に出力する（第４図（Ｈ）の時刻ｔｅ）。ここで、も
しＥＰＲＯＭ＋３への書き込みか正しく行なわれなかっ
た場合は、第二のレジスタ２７の内容と第一のレジスタ
２５の内容とが同一でない、即ち一致回距３１の２つの
入力は不一致であるので、−敗回路３１の出力はＬレベ
ルのままである。従ってこの信号を利用して書き込み異
常である旨を図示しない外部書き込み装曹を通じでオペ
レータに知らせる等の好適な処理か行なわれる。

ＥＰＲＯＭ＋３への書き込みが正常であったならば、上
述した一連の書き込み動作が繰り返しなされるが、その
際、カウンタ２３はシリアルクロツウ（８ｎ＋１）個毎
にカウントアツプするにれによりＥＰ日ＯＭ！３のアド
レスバス（こはＯから１．２．・・・・・・、所定番地
までのアドレスが順次入力される。

この動作がＥＰＲＯＭの容呈分（この例では２５６にｂ
ｉｔ分）行なわれる。

このように第３図に示した従来のＰＲＯＭ装置は、ＰＲ
ＯＭへのデータ書き込みを所望の通りに行なうことが出
来ると共に、ＰＲＯＭ装置と機能回路とを１チ・ンフ化
する場合でもＰＲＯＭのデータバスやアドレスバス用の
外部端子を設けずに済む外部端子数の削減が図れるＰＲ
ＯＭ装置と云えた。

（発明か解決しようとする課題）しかしながら、第３図に示した構成のＰ日ＯＭ装２は、
確かにＦＲＯＭのデータバスやアドレスバスに関連する
外部端子を不要とすることは出来たが、ＯＥ端子１８、
ＤＡＴＡ端子４２、ＤＯＥ端子４３．　ＬＳ端子４４と
いうよう７ａＰＲＯＭへのデータ書き込み用端子の数が
まだ多いという問題点があった。端子数が多いと、その
分生導体装置の実装面積が大きくなり、また、その装置
の信頼性を低下させる要因を多く含むことになるため、
端子数をより削減することが望まれる。

この発明はこのような点に鑑みなされたものであり、従
ってこの発明の目的は、ＰＲＯＭ％内蔵した半導体装Ｍ
を製造するときに好適な、Ｐ日ＯＭとこのＰＲＯＭへの
データ書き込み用端子数を極力低減出来るようなインタ
ーフェース回路とを有する、Ｐ日○Ｍ装置を提供するこ
とにある。

（課題を解決するための手段）この発明の目的の達成を図るため、この発明によれば、
Ｐ日ＯＭと、このＰＲＯＭのアドレスを制御するカウン
タと、前述のＦＲＯＭへの書き込みデータを一次保持す
る第一のレジスタと、前述のＰＲＯＭからの読出しデー
タを一次保持する第二のレジスタと、前述の第一レジス
タに保持された書き込みデータをＰＲＯＭ側に出力する
か否かを制御するスリーステートバッファと、前述の第
のレジスタの内容及び前記第二のレジスタの内容を比較
する一致回路とを具えるＰＲＯＭ装置において、当該ＰＲＯＭ装置の端子群のうちの１つの端子に接続さ
れ、該端子に入力される信号により第二のレジスタにラ
ッチ信号を、スリステートバッファに制御信号を、ＰＲ
ＯＭに出力イネーブル信号を所定のタイミングでそれぞ
れ出力する信号発生回路を具えたことを特徴とする。

（作用）この発明に係る信号発生回路の作用につき例えば第３図
に示したＰＲＯＭ装置に照らして説明する。この信号発
生回路によれば、１つの端子に入力される信号に基づき
第二のレジスタにラッチ信号を、スリステートバッファ
に制御信号を、ＦＲＯＭに出力イネーブル信号を所定の
タイミングでそれぞれ出力出来る。これら信号は第３図
に示したＰＲＯＭ装置のＬＳ端子に入力される信号、Ｄ
ＯＥ端子に入力される信号、ＯＥ端子に入力される信号
にそれぞれ相当する。このことからも理解出来るように
、信号発生回路を設けたことにより、従来個別に設けて
いたＬＳ、Ｄ叶、ＯＥという３個の外部端子を１個の外
部端子に統合出来るようになる。ざらに、この端子はＤ
ＡＴＡ端子を兼ねることも出来る。

従って、音声合成回路やマイクロプロセッサ等の８ｇ能
回路と、この発明に係るＰＲＯＭ装置とを１チップ化し
新規な半導体装置を構成する場合でもＰＲＯＭへのデー
タ書き込み用外部端子の本数を低減出来、この半導体装
置の外部端子本数の低減が図れる。また、ＦＲＯＭ用の
外部端子数を減らせる分、機能口跡用の外部端子を増や
すことが出来るとも云え、機能回路の設計自由度を向上
させる作用も得られる。

（実施例）以下、第３図に示したＰ日ＯＭ装百にこの発明を適用し
た例によりこの発明のＰＲＯＭ装置の実施例につき説明
する。

第１図（Ａ）は実施例のＰＲＯＭ装置の説明に供する図
であり、このＰＲＯＭ装置を音声合成回路等の機能回路
１１ヲ含む１チツフ化した半導体装＝５１の内部に組み
込んだ例を示したブロック図である。なあ、第１図（Ａ
）において第３図に示した構成成分と同様な構成成分に
ついては同一の符号を付して示し、その説明は省略する
。

第１図（Ａ）において、６１で示すものが実施例のＰＲ
ＯＭ装置であり、このＰＲＯＭ装置６１は、ＦＲＯＭと
してのＥＰＲＯＭ＋３と、外部書き込み装置（図示せず
）からこのＥＰＲＯＭ＋３に出力される書き込みデータ
を制御するインターフェース回路６３とを具えている。

このインターフェース回路６３は、従来と同様にカウン
タ２３、第一のレジスタ２５、第二のレジスタ２７、ス
リーステートバッファ２９及び−数回路３１ヲ具えると
共に、ざらに、この発明に係る信号発生回路６５を具え
る。この信号発生回路６５は、ＰＲＯＭ装置６１の端子
群のうちの１つの端子、この場合正確にはＰＲＯＭ装置
６１を内蔵する半導体装コ５１の外部端子群のうちの１
つの外部端子即ちＰＧＭ端子６７に接続され、この両端
子６７に入力される信号により第二のレジスタ２７にラ
ッチ信号を、スリステートバッファ２９に制御信号を、
ＥＰＲＯＭ１３に出力イネーブル信号を所定のタイミン
グでそれぞれ出力するものであり、この実施例の場合以
下に説明するような構成のものとしである。

実施例の信号発生回路６５は、ＰＧＭ端子６７に入力端
を接続した第一の遅延回路６５ａと、この第一の遅延回
路６５ａの出力端に接続した第二の遅延回路６５ｂと、
この第二の遅延回路６５ｂの出力端に一方の入力端子を
それぞれ接続したＡＮＤ回路６５ｃ、第一のＯＲ回路６
５ｄ　、　Ｍ二のＯＲ回路６５ｅとを具える。なお、Ａ
ＮＤ回路６５ｃ及び第一〇〇ＯＲ回路６５ｄそれぞれの
他方の入力端子はＰＧＭ端子６７と接続してあり、第二
のＯＲ回路６５ｅの他方の入力端子は第一の遅延回路６
５ａの出力端と接続しである。また、ＡＮＤ回路６５ｃ
の出力端子はスリーステートバッファ２９のコントロー
ル人力Ｃに［ａしてあり、第一〇〇ＯＲ回路６５ｄ出力
端子は第二のレジスタ２７のウロツク入力小に接続して
あり、第二のＯＲ回路６５ｅの出力端子はＥＰＲＯＭ＋
３のデータバスＤ。−Ｄ７を制御するためにＥＰＲＯＭ
＋３のＯＥ大入力接続しである。なお、第一の遅延回路
６５ａと接続しである９０Ｍ端子６７は、第一のレジス
タ２５のＳ１入力とも接続しである。

また、上述した実施例の信号発生回路６５に具わる第一
の遅延回路６５ａ及び第二の遅延回路６５ｂは、この実
施例の場合同様な構成の回路としてあり、第１図（Ｂ）
に示すように、互いは直列に接続された４個のインバー
タ６９ａ〜６９ｄと、第−段及び第二段のインバータ６
９ａ、６９ｂ間とアースとの間に設けたコンデンサ７１
ａと、第二段及び第三段のインバータ６９ｃ、６９ｄ間
とアースとの間に設けたコンデンサ７１ｂとから成る。

なお、上述の信号発生回路６５の構成、並びに第−及び
第二遅延回路６５ａ、６５ｂの構成は、単なる一例にす
ぎず、この発明の目的はこれら回路構成によってのみ達
成されるものではなく、他の構成でも良いことは明らか
である。

次に、第１図（Ａ）及び（Ｂ）７ｉ用いて説明した実施
例のＰＲＯＭ装置６１の書き込み動作につき第２図（Ａ
）〜（Ｊ）に示したタイムチャートと第１図（ハ）とを
参照して説明する。なあ、第３図に示した従来のＰ日○
Ｍ装薗の動作と同様な動作についてはその詳細な説明は
省略する。

先ず第一のレジスタ２５にＥＰＲＯＭ＋３に書き込む予
定のデータを入力するが、実施例のＰ日○Ｍ装百６１で
は、書き込みデータＭＳＢ−ＬＳＢを両端子６７に入力
しＳＣに端子４１に入力するシリアルウロックによって
第一のレジスタ２５に順次入力する。その原理は従来の
ＤＡＴＡ端子（第３図）及びＳＣに端子を用いた場合と
同様であるので説明は省略する。なおＰＧＭ端子６７が
ら書き込みデータＭＳＢ〜ＬＳＢを入力するとき、信号
発生回路６５のＡＮＤ回路６５ｃの出力（即ちスリース
テートバッファ２９の入力）と、信号発生回路６５の第
一のＯＲ回路６５ｄの出力（即ち第二のレジスタ２７の
入力）と、信号発生回路６５の第二のＯＲ回路６５ｅの
出力（即′ｔ５ＥＰＲＯＭ＋３のＯＥ大入力とはそれぞ
れ所定時間遅れて変化する。しかしながら、スリースチ
ードパ・ンファ２９の出力の有無や、ＥＰＲＯＭ＋３の
データバスＤ。−０７からの出力の有無や、第二レジス
タ２７か保持するデータの内容は、書き込みデータを第
一のレジスタ２５に保持するためのタイミングにおいて
は全く問題ではなく、必要なことは、第一のレジスタ２
５にＥＰＲＯＭｌ３に書き込む予定のデータが正しく保
持されれば良い。従って、書き込みデータを第一のレジ
スタ２５に保持させるタイミング区間においては、ＡＮ
Ｄ回路６５ｃの出力、第一のＯＲ回路６５ｄの出力、第
二のＯＲ回路６５ｅの出力は無効（ＩＮＶＡＬＩＤ）と
なる。第２図（Ｇ）〜（Ｉ）中耕線を付しかつＩＮＶＡ
ＬＩＤと示した区間がこの無効区間である。

第一のレジスタ２５へＥＰＲＯＭ＋３に書き込む予定の
データＭＳＢ−ＬＳＢの書き込みが終了すると、両端子
の入力はＨレベルとなる（第２図（Ｂ）の時刻１＋）。

これにより第一のＯＲ回路６５ｄの出力もＨレベルとな
り、ざらに第二のＯＲ回路６５ｅの出力、ＡＮＤ回路６
５．ｃの出力もそれぞれ所定の時間遅れでＨレベルにな
る。このように各ゲート回路６５ｃ、６５ｄ、６５ｅが
Ｈレベルになっている状態（例えば第２図ＣＧ）〜（Ｈ
）の時刻ｔ２での状態）は、第二のレジスタ２７ヘラツ
チパルスが無く、ＥＰＲＯＭｌ３のデータバスＤ。−Ｄ
７に出力か無く、然も、スリーステートバッファ２９の
出力が閉じでいる状態であつ、即ちＥＰＲＯＭｌ３への
アタ書き込みの準備が整った状態である。

このような状態にあいでぼ端子１７に書き込みパルスで
あるしレベルパルスを入力すると（第２図ＣＤ）の時刻
ｔ３）　、Ｅ　Ｐ　ＲＯＭ＋３の先頭番地「ｏ」に第一
のレジスタ２５が保持しでいたデータＭＳＢ　−ＬＳＢ
　ＩＪＸＮき込まれるにの書き込みの後、Ｐ日ＯＭ装百
６１は、今度はこの書き込みが正確に行なわれた否かの
確認動作に入る。

先ずＰＧＭ端子６７にＬレベルパルスを入力する（第２
図（Ｂ）の時刻ｔ４）。これにより信号発生回路６５の
第一の遅延回路６５ａは所定時間遅れでＬレベルパルス
を出力しく第２図（Ｅ）の時刻ｔ５）、また、第二の遅
延回路６５ｂはざらに所定の時間遅れてＬレベルパルス
を出力する（第２図（Ｆ）の時刻ｔｏ）。ま１と、ＡＮ
Ｄ回路６５ｃ　ｆ、ｔＰＧπ端子６７の入力変化に応し
、第一のＯＲ回路６５ｄ及び第二のＯＲ回路６５ｅは第
二の遅延回路の出力変化に応じてそれぞれＬレベルパル
スを出力する。

ここで、ＡＮＤ回路６５ｃからのＬレベルパルスは筒３
図に示したＤＯＥ端子４３の入力信号と同（）ものであ
り、第一のＯＲ回ｇ　６５ｄがらのＬレベルパルスは第
３図に示したＬＳ端子４４の入力信号と同じものであり
、第二〇〇日回路６５８からのＬレベルパルスは第３図
に示した狂端子１８の入力信号と同じものであるから、
従って、−数回路３１による第一のレジスタ２５の内容
と、第二のレジスタ２７の内容とを比較する処理が従来
と同様な原理で行なわれる。そしてもし書き込み異常の
場合は、ＥＱＬ端子４５が従来同様Ｌレベルのままとな
るのでこの信号を用いてその旨の通報等を図示しない外
部書き込み装Ｎ％通して行なうことが出来る。

書き込みが正常であった場合は、ＥＰＲＯＭｌ３の番地
「］」以降から「２」、・・・・・・、このＥＰＲＯＭ
＋３の容量で決まる最終番地まで、上述した一連の処理
手順によるデータ書き込みか順次なされる。

なあ、上述の実施例ではＰＲＯＭをＥＰＲＯＭとした例
で説明しでいるが、ＰＲＯＭ％Ｅ２　Ｐ日ＯＭとした場
合であってもこの発明を適用出来ることは明らか“Ｃあ
る。

（発明の効果）上述した説明からも明らかなように、この発明のＰ日○
Ｍ装置によれば、１つの外部端子に入力される信号に基
づき第二のレジスタにラッチ信号を、スリステートバッ
ファに制御信号を、Ｐ日ＯＭに出力イネーブル信号を所
定のタイミングでそれぞれ出力出来る信号発生回路を設
けたことにより、Ｐ日○Ｍへのデータ書き込み用の外部
端子の本数を削減出来る。実施例で考えれば簡単な構成
の信号発生回路６５を設けただけで第３図のＰＲＯＭ装
置に比し外部端子を３本削減出来た。

従って、音声合成回路やマイクロプロセッサ等の機能回
路と、この発明に係るＰＲＯＭ装置とを１チップ化し新
規な半導体装置を構成する場合でもこの半導体装置の外
部端子本数の低減が図れ、この半導体装置の小型化も図
れ、さらに実装面積の低減も図れる。また、外部端子数
が減る分信頼性を低下させる要因が減るので、半導体装
置の信頼゛ｉを向上させることも出来る。

【図面の簡単な説明】

第１図（Ａ）は、実施例のＰＲＯＭ装置の説明に供する
図であり、このＰ日ＯＭ装置を音声合成回路等の機能回
路を含む半導体装Ｍ（こ組み込んだ例を示した図、笥１図（８）は、実施例のＰＲＯＭ装置に具える遅延回
路の一例を示す回路図、笥２図（Ａ）〜（Ｊ）は、実施例のＰＲＯＭ装置の書き
込み動作の説明に供するタイムチャト、第３図は、従来のＰＲＯＭ装置の説明に供する図であり
、このＦＲＯＭ装買を音声合成回路等の機能回路を含む
半導体装置に組み込んだ例を示した図、第４図（Ａ）〜（Ｈ）は、従来のＰＲＯＭ装置の書き込
み動作の説明に供するタイムチャートである。＋４．１５．１６．１７．４１，４５．６７・・・外部
端子２３・・・カウンタ、　　　　　２５・・・第一の
レジスタ２７・・・第二のレジスタ２９・・・スリーステートバッファ３１・・・−数回路、　　　　５１・・・半導体装置６
１・・・ＰＲＯＭ装冨６３・・・インターフェース回路６５・・・信号発生回路６５ａ・・・第一の遅延回路、６５ｂ・・・第二の遅延
回路６５ｃ・・・ＡＮＤ回路、　　６５ｄ・・・第一の
○Ｒ回路６５ｅ・・・第二のＯ日向路。特許出願人　　　沖電気工業株式会社１１・・・機能回路１３・・・ＰＲＯＭ　（ＥＰＲＯＭ）

Claims

【特許請求の範囲】

（１）ＰＲＯＭと、該ＰＲＯＭのアドレスを制御するカ
ウンタと、前記ＰＲＯＭへの書き込みデータを一次保持
する第一のレジスタと、前記ＰＲＯＭからの読出しデー
タを一次保持する第二のレジスタと、前記第一レジスタ
に保持された書き込みデータをＰＲＯＭ側に出力するか
否かを制御するスリーステートバッファと、前記第一の
レジスタの内容及び前記第二のレジスタの内容を比較す
る一致回路とを具えるＰＲＯＭ装置において、当該ＰＲ
ＯＭ装置の端子群のうちの１つの端子に接続され、該端
子に入力される信号により第二のレジスタにラッチ信号
を、スリステートバッファに制御信号を、ＰＲＯＭに出
力イネーブル信号を所定のタイミングでそれぞれ出力す
る信号発生回路を具えたことを特徴とするＰＲＯＭ装置
。