JPH1165603A - 二重化プロセス入出力装置 - Google Patents
二重化プロセス入出力装置Info
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- JPH1165603A JPH1165603A JP9230809A JP23080997A JPH1165603A JP H1165603 A JPH1165603 A JP H1165603A JP 9230809 A JP9230809 A JP 9230809A JP 23080997 A JP23080997 A JP 23080997A JP H1165603 A JPH1165603 A JP H1165603A
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Abstract
(57)【要約】
【課題】 二重化されたIOモジュールに異常がある場合
に、それを確実に検出して信頼性を高める。 【解決手段】 IOモジュールペアのパルス入力モジュー
ルにおけるプロセスインタフェース部とパルスカウンタ
を二重化するとともに、２つのパルスカウント値を比較
して不一致の場合は重故障と判別して稼働/待機の切替
えを行う。また、IOモジュールペアのパルス出力モジュ
ールの稼働側に設置された出力トランジスタのオン/オ
フ状態を常時リードバックし、異常の場合には重故障と
判別して稼働/待機の切替えを行う。
に、それを確実に検出して信頼性を高める。 【解決手段】 IOモジュールペアのパルス入力モジュー
ルにおけるプロセスインタフェース部とパルスカウンタ
を二重化するとともに、２つのパルスカウント値を比較
して不一致の場合は重故障と判別して稼働/待機の切替
えを行う。また、IOモジュールペアのパルス出力モジュ
ールの稼働側に設置された出力トランジスタのオン/オ
フ状態を常時リードバックし、異常の場合には重故障と
判別して稼働/待機の切替えを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、分散形制御システ
ムにおける信頼性を向上するために、コントローラにお
いてプロセスと直接インタフェースするプロセス入出力
装置を二重化した二重化プロセス入出力装置に関する。
ムにおける信頼性を向上するために、コントローラにお
いてプロセスと直接インタフェースするプロセス入出力
装置を二重化した二重化プロセス入出力装置に関する。
【０００２】
【従来の技術】図11に分散形制御システムの構成例を示
す。図11において、１はマンマシンインタフェース装
置、２は制御用LAN、31〜3nはコントローラである。分
散形制御システムは図11に示すように、分散設置された
複数台(大規模の場合は数十台)のコントローラを制御用
LANで結合し、これらを１台〜数台のマンマシンインタ
フェース装置で管理するようなシステムである。図12に
図11におけるコントローラの構成例を示す。図12におい
て、４は制御MPU、５はIOリンク、61〜6nはプロセス入
出力装置である。図12において、制御MPUは、プロセス
制御のための演算を行い、分散設置された複数台(例え
ば32台)のプロセス入出力装置とIOリンク経由でデータ
交換を行う。プロセス入出力装置は、プロセスの各種セ
ンサやアクチュエータと接続され、プロセスのアナログ
量を、制御MPUで演算可能なディジタル量に変換する。
このようなコントローラは、一般的に信頼性の高いこと
が要求される。コントローラの高信頼化の例を図13に示
す。図13において、4A,4Bは制御MPU、5A,5BはIOリン
ク、61〜6nはプロセス入出力装置である。図13に示すよ
うに、制御MPUとIOリンクが二重化され、5A,5BのIOリン
クにそれぞれ61〜6nのプロセス入出力装置が接続されて
いる。
す。図11において、１はマンマシンインタフェース装
置、２は制御用LAN、31〜3nはコントローラである。分
散形制御システムは図11に示すように、分散設置された
複数台(大規模の場合は数十台)のコントローラを制御用
LANで結合し、これらを１台〜数台のマンマシンインタ
フェース装置で管理するようなシステムである。図12に
図11におけるコントローラの構成例を示す。図12におい
て、４は制御MPU、５はIOリンク、61〜6nはプロセス入
出力装置である。図12において、制御MPUは、プロセス
制御のための演算を行い、分散設置された複数台(例え
ば32台)のプロセス入出力装置とIOリンク経由でデータ
交換を行う。プロセス入出力装置は、プロセスの各種セ
ンサやアクチュエータと接続され、プロセスのアナログ
量を、制御MPUで演算可能なディジタル量に変換する。
このようなコントローラは、一般的に信頼性の高いこと
が要求される。コントローラの高信頼化の例を図13に示
す。図13において、4A,4Bは制御MPU、5A,5BはIOリン
ク、61〜6nはプロセス入出力装置である。図13に示すよ
うに、制御MPUとIOリンクが二重化され、5A,5BのIOリン
クにそれぞれ61〜6nのプロセス入出力装置が接続されて
いる。
【０００３】図14に制御MPUとIOリンクの二重化に対応
するプロセス入出力装置の構成例を示す。図14におい
て、5A,5BはIOリンク、7A,7Bは伝送制御モジュール、８
はIOバス、91〜9nはIOモジュールである。図14において
伝送制御モジュールは、IOリンク及びIOバスとインタフ
ェースし、制御MPUとIOモジュール間のデータ交換を中
継する。一方、IOモジュールは、プロセスと直接インタ
フェースし、アナログ量とディジタル量の変換を行う。
図14の例では、制御MPUとIOリンクの二重化に対応し
て、伝送制御モジュールが二重化されており、制御MPU
とIOリンクの稼働/待機の切り替わりに対応して、伝送
制御モジュール7A,7Bが切り替えられる。
するプロセス入出力装置の構成例を示す。図14におい
て、5A,5BはIOリンク、7A,7Bは伝送制御モジュール、８
はIOバス、91〜9nはIOモジュールである。図14において
伝送制御モジュールは、IOリンク及びIOバスとインタフ
ェースし、制御MPUとIOモジュール間のデータ交換を中
継する。一方、IOモジュールは、プロセスと直接インタ
フェースし、アナログ量とディジタル量の変換を行う。
図14の例では、制御MPUとIOリンクの二重化に対応し
て、伝送制御モジュールが二重化されており、制御MPU
とIOリンクの稼働/待機の切り替わりに対応して、伝送
制御モジュール7A,7Bが切り替えられる。
【０００４】図15に、伝送制御モジュールだけでなく、
IOモジュールとIOバスも二重化したプロセス入出力装置
の構成例を示す。図15において、61はIOシェルフであ
り、２枚の伝送制御モジュールと16枚のIOモジュールの
実装スロットを有しており、IOシェルフ１台で１台のプ
ロセス入出力装置を構成している。また、8A,8BはIOバ
ス、91A,91B〜98A,98BはIOモジュールである。図15に示
すように、スロット番号00と01,02と03,・・・14と15に
は、それぞれ同一種のIOモジュール91,92,・・・98を実
装し、Ａ,Ｂのペアで二重化する。Ａ,Ｂのペアは、一方
を稼働、もう一方を待機とし、双方がプロセスに接続さ
れる。プロセスからの入力信号は稼働、待機の双方へ入
力され、プロセスへの信号出力は稼働側のみが行う。
IOモジュールとIOバスも二重化したプロセス入出力装置
の構成例を示す。図15において、61はIOシェルフであ
り、２枚の伝送制御モジュールと16枚のIOモジュールの
実装スロットを有しており、IOシェルフ１台で１台のプ
ロセス入出力装置を構成している。また、8A,8BはIOバ
ス、91A,91B〜98A,98BはIOモジュールである。図15に示
すように、スロット番号00と01,02と03,・・・14と15に
は、それぞれ同一種のIOモジュール91,92,・・・98を実
装し、Ａ,Ｂのペアで二重化する。Ａ,Ｂのペアは、一方
を稼働、もう一方を待機とし、双方がプロセスに接続さ
れる。プロセスからの入力信号は稼働、待機の双方へ入
力され、プロセスへの信号出力は稼働側のみが行う。
【０００５】
【発明が解決しようとする課題】しかしながら、図15に
示した従来技術には、次のような課題がある。 (１)二重化されたIOモジュールの稼働側に異常がある場
合に、待機側が稼働となって処理を引き継ぐのであるが
その際、稼働側の異常が確実に検出されなければならな
い。また、処理を引き継ぐ待機側も、正常であることが
常時確認されていなければならない。さらに、IOモジュ
ールペアの一方の故障が、他方に影響しないようにしな
ければならない。
示した従来技術には、次のような課題がある。 (１)二重化されたIOモジュールの稼働側に異常がある場
合に、待機側が稼働となって処理を引き継ぐのであるが
その際、稼働側の異常が確実に検出されなければならな
い。また、処理を引き継ぐ待機側も、正常であることが
常時確認されていなければならない。さらに、IOモジュ
ールペアの一方の故障が、他方に影響しないようにしな
ければならない。
【０００６】(２)IOモジュールは活線で着脱できなけれ
ばならないが、待機側のIOモジュールの活線着脱時に、
特に出力モジュールにおいて、プロセスへの出力信号に
外乱を与えてはならない。 (３)IOモジュールペアは同一種でなければならないが、
異種のモジュールがペアである状態は、速やかに検出し
てオペレータに通知することが必要である。 (４)稼働/待機切り替え信号に異常が発生した場合に、I
Oモジュールペアの両方が稼動、または両方が待機とい
う状態になることも可能性としてはあり得る。このよう
な場合を救済するために、オペレータにそれらの異常状
態を通知する必要がある。
ばならないが、待機側のIOモジュールの活線着脱時に、
特に出力モジュールにおいて、プロセスへの出力信号に
外乱を与えてはならない。 (３)IOモジュールペアは同一種でなければならないが、
異種のモジュールがペアである状態は、速やかに検出し
てオペレータに通知することが必要である。 (４)稼働/待機切り替え信号に異常が発生した場合に、I
Oモジュールペアの両方が稼動、または両方が待機とい
う状態になることも可能性としてはあり得る。このよう
な場合を救済するために、オペレータにそれらの異常状
態を通知する必要がある。
【０００７】
【課題を解決するための手段】そこで上記課題を解決す
るために、本発明では、稼働側/待機側のIOモジュール
の異常を検出するために、それぞれ次のような手段を用
いるものとした。 (１)パルス入力モジュールにおいて、プロセスインタフ
ェース部とパルスカウンタを二重化し、２つのパルスカ
ウント値を比較して、不一致の場合は、パルス入力モジ
ュールの異常とみなす。 (２)パルス出力モジュールにおいて、出力トランジスタ
のオン/オフ状態を常時リードバックし、リードバック
異常の場合は、パルス出力モジュールの異常とみなす。 (３)また、待機側のIOモジュールについては、プロセス
への出力を行わないので、最終出力段の前段でリードバ
ックを行う。
るために、本発明では、稼働側/待機側のIOモジュール
の異常を検出するために、それぞれ次のような手段を用
いるものとした。 (１)パルス入力モジュールにおいて、プロセスインタフ
ェース部とパルスカウンタを二重化し、２つのパルスカ
ウント値を比較して、不一致の場合は、パルス入力モジ
ュールの異常とみなす。 (２)パルス出力モジュールにおいて、出力トランジスタ
のオン/オフ状態を常時リードバックし、リードバック
異常の場合は、パルス出力モジュールの異常とみなす。 (３)また、待機側のIOモジュールについては、プロセス
への出力を行わないので、最終出力段の前段でリードバ
ックを行う。
【０００８】(４)また、IOモジュールの活線着脱時の外
乱を防止するため、あるいは、電源異常時に、入力イン
ピーダンスが低下するのを防止するため、IOモジュール
のプロセスインタフェース部に、ノーマリオフのフォト
モスリレーを挿入し、これをIOモジュールの電源のオン
/オフに連動させて、所定の時定数を持たせて制御す
る。 (５)また、異種のIOモジュールがペアとなった場合に備
えて、伝送制御モジュールが常時IOモジュールペアのID
を監視し、ID不一致の場合は、制御MPUにアラームを通
知する。 (６)また、IOモジュールペアが、稼働/稼働、または、
待機/待機状態となった場合に備えて、伝送制御モジュ
ールが常時IOモジュールペアの状態を監視し、稼働/稼
働、または、待機/待機状態を検出した場合は、IOバス
経由でIOモジュールペアに、稼働または待機への切り替
わり指令を発信するようにし、かつ、制御MPUにアラー
ムを通知する。
乱を防止するため、あるいは、電源異常時に、入力イン
ピーダンスが低下するのを防止するため、IOモジュール
のプロセスインタフェース部に、ノーマリオフのフォト
モスリレーを挿入し、これをIOモジュールの電源のオン
/オフに連動させて、所定の時定数を持たせて制御す
る。 (５)また、異種のIOモジュールがペアとなった場合に備
えて、伝送制御モジュールが常時IOモジュールペアのID
を監視し、ID不一致の場合は、制御MPUにアラームを通
知する。 (６)また、IOモジュールペアが、稼働/稼働、または、
待機/待機状態となった場合に備えて、伝送制御モジュ
ールが常時IOモジュールペアの状態を監視し、稼働/稼
働、または、待機/待機状態を検出した場合は、IOバス
経由でIOモジュールペアに、稼働または待機への切り替
わり指令を発信するようにし、かつ、制御MPUにアラー
ムを通知する。
【０００９】これらを実現するため、本発明はそれぞれ
次のように構成される。請求項１の発明は、制御MPUとI
Oリンクを介して接続されてコントローラを構成するプ
ロセス入出力装置であって、複数のIOモジュール、これ
ら複数のIOモジュールをIOバス経由で制御する伝送制御
モジュール、及び伝送制御モジュールとIOモジュールを
収納するIOシェルフで構成され、IOシェルフの隣接する
２つの実装スロットごとに同一種のIOモジュールを実装
し、その一方を稼働、他方を待機としてIOモジュールを
二重化し、プロセスヘの出力データを伝送制御モジュー
ル経由でIOモジュールペアの双方に与えるとともに、プ
ロセスヘの出力をIOモジュールぺア間の稼働/待機切替
え回路により決定される稼働側だけが行い、プロセスか
らの入力をIOモジュールペアの双方へ接続することによ
り、伝送制御モジュールは前記切替え回路により決定さ
れる稼働側のデータのみを制御MPUへ通知するようにし
た二重化プロセス入出力装置において、IOモジュールペ
アのパルス入力モジュールにおけるプロセスインタフェ
ース部およびパルスカウンタを二重化する手段と、二重
化されて得られた２つのパルスカウント値を比較し不一
致であれば重故障と判別して稼働/待機を切り替える手
段とを備えたことを特徴とする。
次のように構成される。請求項１の発明は、制御MPUとI
Oリンクを介して接続されてコントローラを構成するプ
ロセス入出力装置であって、複数のIOモジュール、これ
ら複数のIOモジュールをIOバス経由で制御する伝送制御
モジュール、及び伝送制御モジュールとIOモジュールを
収納するIOシェルフで構成され、IOシェルフの隣接する
２つの実装スロットごとに同一種のIOモジュールを実装
し、その一方を稼働、他方を待機としてIOモジュールを
二重化し、プロセスヘの出力データを伝送制御モジュー
ル経由でIOモジュールペアの双方に与えるとともに、プ
ロセスヘの出力をIOモジュールぺア間の稼働/待機切替
え回路により決定される稼働側だけが行い、プロセスか
らの入力をIOモジュールペアの双方へ接続することによ
り、伝送制御モジュールは前記切替え回路により決定さ
れる稼働側のデータのみを制御MPUへ通知するようにし
た二重化プロセス入出力装置において、IOモジュールペ
アのパルス入力モジュールにおけるプロセスインタフェ
ース部およびパルスカウンタを二重化する手段と、二重
化されて得られた２つのパルスカウント値を比較し不一
致であれば重故障と判別して稼働/待機を切り替える手
段とを備えたことを特徴とする。
【００１０】請求項２の発明は、請求項１の発明におい
て、IOモジュールペアのパルス出力モジュールの稼働側
に設置された出力トランジスタのオン/オフ状態を常時
リードバックする手段と、リードバックの結果が異常で
あれば重故障と判別して稼働/待機を切り替える手段と
を備えたことを特徴とする。
て、IOモジュールペアのパルス出力モジュールの稼働側
に設置された出力トランジスタのオン/オフ状態を常時
リードバックする手段と、リードバックの結果が異常で
あれば重故障と判別して稼働/待機を切り替える手段と
を備えたことを特徴とする。
【００１１】請求項３の発明は、請求項１の発明におい
て、IOモジュールペアのパルス出力モジュールに接続さ
れた出力トランジスタのコレクタと出力端子間に挿入さ
れたダイオードと、前記出力トランジスタのコレクタを
リードバックし稼働側が正常でありかつ出力が異常であ
れば待機側のモジュールの異常と判別する手段とを備え
たことを特徴とする。
て、IOモジュールペアのパルス出力モジュールに接続さ
れた出力トランジスタのコレクタと出力端子間に挿入さ
れたダイオードと、前記出力トランジスタのコレクタを
リードバックし稼働側が正常でありかつ出力が異常であ
れば待機側のモジュールの異常と判別する手段とを備え
たことを特徴とする。
【００１２】請求項４の発明は、請求項１の発明におい
て、IOモジュールペアの電流入力モジュールの稼働側に
設けられて、基準抵抗を用いて入力電流を電圧に変換し
た後にこれをAD変換する手段と、IOモジュールペアの電
流入力モジュールの待機側に設けられて、稼働側の基準
抵抗と稼働状態の時オンとなる切替えスイッチのオン抵
抗を加算した抵抗を用いて入力電流を電圧に変換した後
にこれをAD変換する手段とを備えたことを特徴とする。
それにより、稼働/待機の切替え時に、新たに稼働とな
ったモジュールのウォームアップ時間が短縮されるよう
になる。
て、IOモジュールペアの電流入力モジュールの稼働側に
設けられて、基準抵抗を用いて入力電流を電圧に変換し
た後にこれをAD変換する手段と、IOモジュールペアの電
流入力モジュールの待機側に設けられて、稼働側の基準
抵抗と稼働状態の時オンとなる切替えスイッチのオン抵
抗を加算した抵抗を用いて入力電流を電圧に変換した後
にこれをAD変換する手段とを備えたことを特徴とする。
それにより、稼働/待機の切替え時に、新たに稼働とな
ったモジュールのウォームアップ時間が短縮されるよう
になる。
【００１３】請求項５の発明は、請求項１の発明におい
て、IOモジュールペアの電流入力モジュールの稼働側に
設けられて、プロセスへの出力電流を基準抵抗を用いて
電圧に変換した後にこれをAD変換して常時自己診断を行
う手段と、IOモジュールペアの電流入力モジュールの待
機側に設けられて、前記出力電流をプロセスへ出力せず
にモジュール内でフィードバックして基準抵抗を用いて
電圧に変換した後にこれをAD変換して常時自己診断を行
う手段とを備えたことを特徴とする。
て、IOモジュールペアの電流入力モジュールの稼働側に
設けられて、プロセスへの出力電流を基準抵抗を用いて
電圧に変換した後にこれをAD変換して常時自己診断を行
う手段と、IOモジュールペアの電流入力モジュールの待
機側に設けられて、前記出力電流をプロセスへ出力せず
にモジュール内でフィードバックして基準抵抗を用いて
電圧に変換した後にこれをAD変換して常時自己診断を行
う手段とを備えたことを特徴とする。
【００１４】請求項６の発明は、請求項１の発明におい
て、IOモジュールペアの電流入力モジュールの稼働側に
設けられて、プロセスへの出力電流を基準抵抗で電圧に
変換した後これをAD変換して常時自己診断を行う手段
と、IOモジュールペアの電流入力モジュールの待機側に
設けられて、電圧/電流変換回路前段の電圧をモジュー
ル内にフィードバックするとともに基準抵抗を用いて電
圧に変換した後これをAD変換して常時自己診断を行う手
段とを備えたことを特徴とする。
て、IOモジュールペアの電流入力モジュールの稼働側に
設けられて、プロセスへの出力電流を基準抵抗で電圧に
変換した後これをAD変換して常時自己診断を行う手段
と、IOモジュールペアの電流入力モジュールの待機側に
設けられて、電圧/電流変換回路前段の電圧をモジュー
ル内にフィードバックするとともに基準抵抗を用いて電
圧に変換した後これをAD変換して常時自己診断を行う手
段とを備えたことを特徴とする。
【００１５】請求項７の発明は、請求項１の発明におい
て、IOモジュールペアの入力モジュールのプロセス信号
入力部に、過電圧保護回路のクランプ回路のモジュール
電源により駆動されるフォトモスリレーを挿入したこと
を特徴とする。それにより、IOモジュールの電源に異常
が発生した場合に、入力インピーダンスの低下を防ぐこ
とができる。
て、IOモジュールペアの入力モジュールのプロセス信号
入力部に、過電圧保護回路のクランプ回路のモジュール
電源により駆動されるフォトモスリレーを挿入したこと
を特徴とする。それにより、IOモジュールの電源に異常
が発生した場合に、入力インピーダンスの低下を防ぐこ
とができる。
【００１６】請求項８の発明は、請求項１の発明におい
て、IOモジュールペアの出力モジュールのプロセス信号
出力部にプロセス出力信号とシリーズに挿入されたフォ
トモスリレーと、IOモジュールの電源が投入されてリセ
ット信号が解除された後に前記フォトモスリレーのオン
を一定時間遅延させる手段とを備えたことを特徴とす
る。
て、IOモジュールペアの出力モジュールのプロセス信号
出力部にプロセス出力信号とシリーズに挿入されたフォ
トモスリレーと、IOモジュールの電源が投入されてリセ
ット信号が解除された後に前記フォトモスリレーのオン
を一定時間遅延させる手段とを備えたことを特徴とす
る。
【００１７】請求項９の発明は、請求項１の発明におい
て、IOシェルフ上にIOモジュールが二重化されているか
否かを弁別するための信号を生成する手段と、伝送制御
モジュールに設けられて、前記信号をリードして二重化
が設定されている場合に一定周期でIOモジュールペアの
ID情報の形式が一致するか否かをチェックする手段と、
チェックの結果、IOモジュールペアのID情報の形式が不
一致の場合に制御MPUへアラームを通知する手段とを備
えたことを特徴とする。
て、IOシェルフ上にIOモジュールが二重化されているか
否かを弁別するための信号を生成する手段と、伝送制御
モジュールに設けられて、前記信号をリードして二重化
が設定されている場合に一定周期でIOモジュールペアの
ID情報の形式が一致するか否かをチェックする手段と、
チェックの結果、IOモジュールペアのID情報の形式が不
一致の場合に制御MPUへアラームを通知する手段とを備
えたことを特徴とする。
【００１８】請求項１０の発明は、請求項１の発明にお
いて、伝送制御モジュールに設置されて、IOモジュール
ペアの稼働/待機の状態を監視し両方稼働または両方待
機の状態であるか否かを判別する手段と、両方稼働また
は両方待機の状態であると判別された場合に、一方のIO
モジュールへ待機または稼働へ移行させるためのコマン
ドを発行する手段と、コマンドが発行された後に、IOモ
ジュールペアの一方が稼働で他方が待機の状態に移行さ
れた場合は、稼働/待機切替え部が軽故障であるとの異
常ステータスを制御MPUへ通知する手段と、コマンドが
発行された後に、一定時間経過してもIOモジュールペア
の一方が稼働で他方が待機の状態に移行されない場合
は、稼働/待機切替え部が重故障であるとの異常ステー
タスを制御MPUへ通知する手段とを備えたことを特徴と
する。
いて、伝送制御モジュールに設置されて、IOモジュール
ペアの稼働/待機の状態を監視し両方稼働または両方待
機の状態であるか否かを判別する手段と、両方稼働また
は両方待機の状態であると判別された場合に、一方のIO
モジュールへ待機または稼働へ移行させるためのコマン
ドを発行する手段と、コマンドが発行された後に、IOモ
ジュールペアの一方が稼働で他方が待機の状態に移行さ
れた場合は、稼働/待機切替え部が軽故障であるとの異
常ステータスを制御MPUへ通知する手段と、コマンドが
発行された後に、一定時間経過してもIOモジュールペア
の一方が稼働で他方が待機の状態に移行されない場合
は、稼働/待機切替え部が重故障であるとの異常ステー
タスを制御MPUへ通知する手段とを備えたことを特徴と
する。
【００１９】
【発明の実施の形態】以下、図に沿って本発明の実施形
態を説明する。図１は本発明の第１の実施形態を示す。
図１において、100は１チップマイコン等のプロセッ
サ、101A,101Bは入力フィルタ、102A,102Bはコンパレー
タ、103A,103Bはカウンタ、104A,104Bはレジスタ、105
はカウンタ出力のレジスタへのラッチ信号、106A,106B
はレジスタの読み出し信号、107はレジスタの出力信号
である。
態を説明する。図１は本発明の第１の実施形態を示す。
図１において、100は１チップマイコン等のプロセッ
サ、101A,101Bは入力フィルタ、102A,102Bはコンパレー
タ、103A,103Bはカウンタ、104A,104Bはレジスタ、105
はカウンタ出力のレジスタへのラッチ信号、106A,106B
はレジスタの読み出し信号、107はレジスタの出力信号
である。
【００２０】図１において、パルス入力信号は、入力フ
ィルタ101A,101Bへ接続され、ノイズ成分を除去した
後、コンパレータで24Vレベルから5Vレベルへの変換
と、波形整形を行い、カウンタ103A,103Bのクロック入
力端子へ入力される。103A,103Bのカウンタは、波形整
形されたほぼ同位相のパルス入力信号をカウントする。
プロセッサ100は、プロセッサのパラレル出力ポートを
使用して得られるラッチ信号105によって、カウンタ103
A,103Bの出力を、レジスタ104A,104Bにラッチする。こ
のラッチするタイミングは、カウンタの出力が変化して
いない時、即ち、パルス入力信号がLowレベルの期間と
する。
ィルタ101A,101Bへ接続され、ノイズ成分を除去した
後、コンパレータで24Vレベルから5Vレベルへの変換
と、波形整形を行い、カウンタ103A,103Bのクロック入
力端子へ入力される。103A,103Bのカウンタは、波形整
形されたほぼ同位相のパルス入力信号をカウントする。
プロセッサ100は、プロセッサのパラレル出力ポートを
使用して得られるラッチ信号105によって、カウンタ103
A,103Bの出力を、レジスタ104A,104Bにラッチする。こ
のラッチするタイミングは、カウンタの出力が変化して
いない時、即ち、パルス入力信号がLowレベルの期間と
する。
【００２１】これはカウンタの出力信号がパルス入力信
号の立ち上がりエッジで変化するからである。プロセッ
サ100は、上記ラッチ後、レジスタの読み出し信号106A,
106Bを出力して、レジスタ104A,104Bの出力を読み取
り、両者が一致しているか否かをチェックする。一致し
ている場合は、そのデータを伝送制御モジュール経由で
制御MPUに通知する。一致しない場合は、自モジュール
の故障とみなし、稼働権を放棄して、二重化モジュール
ペアの相手側へ処理を引き継がせる。なお、このレジス
タの読み出し信号106A,106Bは、通常、プロセッサのリ
ード信号と、アドレスをデコードしたレジスタ選択信号
のAND信号として生成される。
号の立ち上がりエッジで変化するからである。プロセッ
サ100は、上記ラッチ後、レジスタの読み出し信号106A,
106Bを出力して、レジスタ104A,104Bの出力を読み取
り、両者が一致しているか否かをチェックする。一致し
ている場合は、そのデータを伝送制御モジュール経由で
制御MPUに通知する。一致しない場合は、自モジュール
の故障とみなし、稼働権を放棄して、二重化モジュール
ペアの相手側へ処理を引き継がせる。なお、このレジス
タの読み出し信号106A,106Bは、通常、プロセッサのリ
ード信号と、アドレスをデコードしたレジスタ選択信号
のAND信号として生成される。
【００２２】図２は本発明の第２の実施形態を示す。図
２において、100は１チップマイコン等のプロセッサ、1
10はパルス幅出力信号、111は稼働/待機状態信号、112
はNANDゲート、113はインバータ、114はリードバック信
号である。図２において、パルス幅出力信号110は、プ
ロセッサ100のパラレル出力ポートからプログラムによ
り出力される。一方、稼働/待機状態信号111は、IOモジ
ュールペア間の稼働/待機切り替え回路によって決定さ
れる信号であり、稼働状態の時、Highレベルとなる。11
2は例えば74ALS38等のNANDゲートであり、稼働状態のモ
ジュールのみがプロセスへ出力するようになっている。
リードバック信号114は、プロセスへの出力トランジス
タTr2のオン/オフ状態をモニタする信号であり、プロセ
ッサ100のパラレル入力ポートに接続され、プログラム
で前記パラレル出力ポートの状態と比較される。
２において、100は１チップマイコン等のプロセッサ、1
10はパルス幅出力信号、111は稼働/待機状態信号、112
はNANDゲート、113はインバータ、114はリードバック信
号である。図２において、パルス幅出力信号110は、プ
ロセッサ100のパラレル出力ポートからプログラムによ
り出力される。一方、稼働/待機状態信号111は、IOモジ
ュールペア間の稼働/待機切り替え回路によって決定さ
れる信号であり、稼働状態の時、Highレベルとなる。11
2は例えば74ALS38等のNANDゲートであり、稼働状態のモ
ジュールのみがプロセスへ出力するようになっている。
リードバック信号114は、プロセスへの出力トランジス
タTr2のオン/オフ状態をモニタする信号であり、プロセ
ッサ100のパラレル入力ポートに接続され、プログラム
で前記パラレル出力ポートの状態と比較される。
【００２３】この比較は、稼働状態のモジュールのみが
行い、不一致の場合は、自モジュールの故障とみなし、
稼働権を放棄して、二重化モジュールペアの相手側へ処
理を引き継がせる。なお図２において、インバータ113
には、トランジスタTr2がオンの時、トランジスタTr2の
オン電圧と、 ダイオードD1の順電圧を加算した電圧を
Lowと判定できるような、スレッシュホールド電圧の高
い、例えば74HC14などを使用する。またダイオードD1
は、トランジスタTr2のコレクタへ印加されるプロセス
側の電圧が、通常＋24Vであり、Vccの＋5Vより高いの
で、トランジスタTr2がオフの時、プロセス側からVccへ
電流が流れ込むのを阻止するために挿入されている。
行い、不一致の場合は、自モジュールの故障とみなし、
稼働権を放棄して、二重化モジュールペアの相手側へ処
理を引き継がせる。なお図２において、インバータ113
には、トランジスタTr2がオンの時、トランジスタTr2の
オン電圧と、 ダイオードD1の順電圧を加算した電圧を
Lowと判定できるような、スレッシュホールド電圧の高
い、例えば74HC14などを使用する。またダイオードD1
は、トランジスタTr2のコレクタへ印加されるプロセス
側の電圧が、通常＋24Vであり、Vccの＋5Vより高いの
で、トランジスタTr2がオフの時、プロセス側からVccへ
電流が流れ込むのを阻止するために挿入されている。
【００２４】図３は本発明の第３の実施形態を示す。図
３は、図２に、ダイオードD2を追加したものである。ダ
イオードD2を追加することによって、稼働側のモジュー
ルの出力リードバックチェックが正常であっても、出力
状態が異常の場合は本来オフ状態であるべき待機側のモ
ジュールのトランジスタTr2が、何らかの異常によりオ
ン状態となっているとみなせるので、待機側のモジュー
ルを良品と交換するなどの処置を取りやすくなる。な
お、図３において、ダイオードD2が導通状態で縮退故障
した場合は、待機側のモジュールの故障が稼働側のモジ
ュールにも波及して前記の状態はなくなってしまうが、
ダイオード１個の故障率は、他の部分に比べて充分低い
ので、そのようなケースは稀であり、ダイオードD2の挿
入による効果は充分にある。
３は、図２に、ダイオードD2を追加したものである。ダ
イオードD2を追加することによって、稼働側のモジュー
ルの出力リードバックチェックが正常であっても、出力
状態が異常の場合は本来オフ状態であるべき待機側のモ
ジュールのトランジスタTr2が、何らかの異常によりオ
ン状態となっているとみなせるので、待機側のモジュー
ルを良品と交換するなどの処置を取りやすくなる。な
お、図３において、ダイオードD2が導通状態で縮退故障
した場合は、待機側のモジュールの故障が稼働側のモジ
ュールにも波及して前記の状態はなくなってしまうが、
ダイオード１個の故障率は、他の部分に比べて充分低い
ので、そのようなケースは稀であり、ダイオードD2の挿
入による効果は充分にある。
【００２５】図４は本発明の第４の実施形態を示す。図
４において、100は１チップマイコン等のプロセッサ、1
11は稼働/待機状態信号、120はプロセス負荷であるとこ
ろの電流入力信号、123はマルチプレクサ、124はマルチ
プレクサ123の選択信号、125はAD変換される電圧信号、
Q1はFET(電界効果トランジスタ)、R1は基準抵抗であ
る。図４において、稼働/待機状態信号111は、前述した
ようにIOモジュールペア間の稼働/待機切り替え回路に
よって決定され、稼働側のモジュールのみHighとなり、
FETQ1が導通する。
４において、100は１チップマイコン等のプロセッサ、1
11は稼働/待機状態信号、120はプロセス負荷であるとこ
ろの電流入力信号、123はマルチプレクサ、124はマルチ
プレクサ123の選択信号、125はAD変換される電圧信号、
Q1はFET(電界効果トランジスタ)、R1は基準抵抗であ
る。図４において、稼働/待機状態信号111は、前述した
ようにIOモジュールペア間の稼働/待機切り替え回路に
よって決定され、稼働側のモジュールのみHighとなり、
FETQ1が導通する。
【００２６】稼働側のモジュールでは、プロセスの電流
入力信号120(通常4〜20mA)を、基準抵抗R1(通常250Ω)
で電圧(通常1〜5V)に変換した入力信号122を、マルチプ
レクサ123で選択して電圧信号125としてAD変換を行う。
一方、待機側のモジュールでは、FETQ1はオフである。
待機側のモジュールは、稼働側のモジュールに異常が発
生した場合、直ちに処理を引き継ぐ必要があるが、その
場合、稼働側のモジュールと同等の入力電圧を常時AD変
換し、オペアンプやAD変換器をウォームアップしておく
必要がある。
入力信号120(通常4〜20mA)を、基準抵抗R1(通常250Ω)
で電圧(通常1〜5V)に変換した入力信号122を、マルチプ
レクサ123で選択して電圧信号125としてAD変換を行う。
一方、待機側のモジュールでは、FETQ1はオフである。
待機側のモジュールは、稼働側のモジュールに異常が発
生した場合、直ちに処理を引き継ぐ必要があるが、その
場合、稼働側のモジュールと同等の入力電圧を常時AD変
換し、オペアンプやAD変換器をウォームアップしておく
必要がある。
【００２７】そこで本実施形態では、待機側のモジュー
ルは、稼働側のモジュールのFETQ1のオン抵抗と、抵抗R
1の抵抗を加算した抵抗で、電流入力信号120を電圧に変
換した入力信号121を、マルチプレクサ123で選択して電
圧信号125としてAD変換を行うようにした。FETQ1のオン
抵抗は、抵抗R1に比べて十分小さい数Ω程度であるの
で、待機側のモジュールも、稼働側とほぼ同等の入力電
圧を常時AD変換することになる。本実施形態では、電流
入力信号の時間変動は、稼働/待機の切り替わり時間に
比べて十分長いことを前提にしており、待機側のモジュ
ールが処理を引き継いだ時には、はぼ、FETQ1のオン抵
抗分の電圧変動に対する出力応答時間を考慮すれば良
く、短い引き継ぎ時間で、AD変換精度を保証できる。
ルは、稼働側のモジュールのFETQ1のオン抵抗と、抵抗R
1の抵抗を加算した抵抗で、電流入力信号120を電圧に変
換した入力信号121を、マルチプレクサ123で選択して電
圧信号125としてAD変換を行うようにした。FETQ1のオン
抵抗は、抵抗R1に比べて十分小さい数Ω程度であるの
で、待機側のモジュールも、稼働側とほぼ同等の入力電
圧を常時AD変換することになる。本実施形態では、電流
入力信号の時間変動は、稼働/待機の切り替わり時間に
比べて十分長いことを前提にしており、待機側のモジュ
ールが処理を引き継いだ時には、はぼ、FETQ1のオン抵
抗分の電圧変動に対する出力応答時間を考慮すれば良
く、短い引き継ぎ時間で、AD変換精度を保証できる。
【００２８】図５は本発明の第５の実施形態を示す。図
５において、100は１チップマイコン等のプロセッサ、1
11は稼働/待機状態信号、120はプロセスの負荷、123は
マルチプレクサ、124はマルチプレクサ123の選択信号、
125はAD変換される電圧信号、Q1,Q2,Q3はFET(電界効果
トランジスタ)、R1は基準抵抗である。また、本モジュ
ールは電流出力モジュールなので、プロセッサ100よ
り、出力のディジタル値に対応したPWM信号130(パルス
幅変調信号)を出力し、これを平滑及び増幅回路140で平
滑及び増幅して、電圧信号131に変換する。更に電圧/電
流変換回路141でこれを電流に変換してプロセス負荷120
へ出力する。
５において、100は１チップマイコン等のプロセッサ、1
11は稼働/待機状態信号、120はプロセスの負荷、123は
マルチプレクサ、124はマルチプレクサ123の選択信号、
125はAD変換される電圧信号、Q1,Q2,Q3はFET(電界効果
トランジスタ)、R1は基準抵抗である。また、本モジュ
ールは電流出力モジュールなので、プロセッサ100よ
り、出力のディジタル値に対応したPWM信号130(パルス
幅変調信号)を出力し、これを平滑及び増幅回路140で平
滑及び増幅して、電圧信号131に変換する。更に電圧/電
流変換回路141でこれを電流に変換してプロセス負荷120
へ出力する。
【００２９】図５において、稼働/待機状態信号111は、
前述したようにIOモジュールペア間の稼働/待機切り替
え回路によって決定され、稼働側のモジュールのみHigh
となり、FETQ1,Q2が導通する。従って、稼働側のモジュ
ールのみがプロセス負荷120へ電流を供給し、この電流
出力信号を、基準抵抗R1で電圧に変換し、これをマルチ
プレクサ123で選択して電圧信号125としてAD変換を行
い、前述のディジタル値と比較して、モジュールの自己
診断を行う。
前述したようにIOモジュールペア間の稼働/待機切り替
え回路によって決定され、稼働側のモジュールのみHigh
となり、FETQ1,Q2が導通する。従って、稼働側のモジュ
ールのみがプロセス負荷120へ電流を供給し、この電流
出力信号を、基準抵抗R1で電圧に変換し、これをマルチ
プレクサ123で選択して電圧信号125としてAD変換を行
い、前述のディジタル値と比較して、モジュールの自己
診断を行う。
【００３０】一方、待機側のモジュールでは、FETQ1,Q2
はオフであり、FETQ3がオンとなる。ここで、信号111は
待機状態の時にHighとなる信号である。待機側のモジュ
ールは、電圧/電流変換回路の出力を、プロセスへ出力
せず、FETQ3経由で基準抵抗R1へ導き、得られた電圧信
号をマルチプレクサ123で選択して電圧信号125としてAD
変換を行い、前述のディジタル値と比較して、モジュー
ルの自己診断を行う。こうすることによって、待機状態
にあるモジュールも、FETQ1,Q2を除いた回路の自己診断
が常時可能となる。
はオフであり、FETQ3がオンとなる。ここで、信号111は
待機状態の時にHighとなる信号である。待機側のモジュ
ールは、電圧/電流変換回路の出力を、プロセスへ出力
せず、FETQ3経由で基準抵抗R1へ導き、得られた電圧信
号をマルチプレクサ123で選択して電圧信号125としてAD
変換を行い、前述のディジタル値と比較して、モジュー
ルの自己診断を行う。こうすることによって、待機状態
にあるモジュールも、FETQ1,Q2を除いた回路の自己診断
が常時可能となる。
【００３１】図６は本発明の第６の実施形態を示す。図
６の構成要素は、図５と同じである。図６では図５と違
って、待機側のモジュールが、平滑及び増幅回路140の
出力電圧を、リードバック信号121とし、これをマルチ
プレクサ123で選択して電圧信号125としてAD変換を行
い、前述のディジタル値と比較して、モジュールの自己
診断を行う。図６の実施形態では、待機状態のモジュー
ルは、電圧/電流変換回路141の自己診断は実施しない
が、4〜20mAの電流を供給しないので、モジュールの電
力消費が低減され、発熱がおさえられその分信頼性が向
上する。
６の構成要素は、図５と同じである。図６では図５と違
って、待機側のモジュールが、平滑及び増幅回路140の
出力電圧を、リードバック信号121とし、これをマルチ
プレクサ123で選択して電圧信号125としてAD変換を行
い、前述のディジタル値と比較して、モジュールの自己
診断を行う。図６の実施形態では、待機状態のモジュー
ルは、電圧/電流変換回路141の自己診断は実施しない
が、4〜20mAの電流を供給しないので、モジュールの電
力消費が低減され、発熱がおさえられその分信頼性が向
上する。
【００３２】図７は本発明の第７の実施形態を示す。図
７において、R1は抵抗、PR1はフォトモスリレー、ZD1は
ツェナーダイオード、D1,D2はダイオード、Vdd,Vssは電
源である。一般にプロセス入力のアナログ入力部におい
ては、定格電圧を越える電圧が印加された場合に、モジ
ュールを保護するため、過電圧をアナログ入力モジュー
ルの電源電圧へクランプする回路を設けるのが普通であ
る。図７において、ダイオードD1,D2,D3,D4は、上記目
的のために設けたクランプ用ダイオードである。このよ
うな保護回路付きのアナログ入力モジュールペアにおい
て、稼働側のモジュールの電源が故障した場合、稼働/
待機の切り替えがおこなわれるが、前記ダイオードD1,D
2,D3,D4のために、故障した稼働側のモジュールの入力
インピーダンスが低下し、AD変換の精度が保証されなく
なる。
７において、R1は抵抗、PR1はフォトモスリレー、ZD1は
ツェナーダイオード、D1,D2はダイオード、Vdd,Vssは電
源である。一般にプロセス入力のアナログ入力部におい
ては、定格電圧を越える電圧が印加された場合に、モジ
ュールを保護するため、過電圧をアナログ入力モジュー
ルの電源電圧へクランプする回路を設けるのが普通であ
る。図７において、ダイオードD1,D2,D3,D4は、上記目
的のために設けたクランプ用ダイオードである。このよ
うな保護回路付きのアナログ入力モジュールペアにおい
て、稼働側のモジュールの電源が故障した場合、稼働/
待機の切り替えがおこなわれるが、前記ダイオードD1,D
2,D3,D4のために、故障した稼働側のモジュールの入力
インピーダンスが低下し、AD変換の精度が保証されなく
なる。
【００３３】前記保護回路を無くせば、このような問題
は無くなるが、過電圧が印加された場合、モジュールが
ダメージをうける。図７におけるPR1は、この問題を解
決するために挿入されており、前記クランプ回路のモジ
ュール電源で駆動される。ZD1は、前記クランプ回路の
モジュール電源の異常を検出するために設けられてお
り、前記クランプ回路のモジュール電源が故障した場合
は、フォトモスリレーPR1がオフとなり、稼働側のモジ
ュールの入力インピーダンスは低下しない。また、一方
で、クランプ回路のモジュール電源が正常であれば、フ
ォトモスリレーPR1は常時オンであり、前記保護回路は
有効となる。
は無くなるが、過電圧が印加された場合、モジュールが
ダメージをうける。図７におけるPR1は、この問題を解
決するために挿入されており、前記クランプ回路のモジ
ュール電源で駆動される。ZD1は、前記クランプ回路の
モジュール電源の異常を検出するために設けられてお
り、前記クランプ回路のモジュール電源が故障した場合
は、フォトモスリレーPR1がオフとなり、稼働側のモジ
ュールの入力インピーダンスは低下しない。また、一方
で、クランプ回路のモジュール電源が正常であれば、フ
ォトモスリレーPR1は常時オンであり、前記保護回路は
有効となる。
【００３４】図８は本発明の第８の実施形態を示す。図
８において、100は１チップマイコン等のプロセッサ、1
11は稼働/待機状態信号、150は電圧監視回路、151はリ
セット信号、PR1はフォトモスリレー、R1は抵抗、C1は
コンデンサ、D1,D2はダイオード、Tr1はトランジスタで
ある。IOモジュールがIOシェルフ61に実装され、IOモジ
ュールの電源Vccが投入されると、電圧監視回路150は、
一定時間リセット信号151を出力後解除する。
８において、100は１チップマイコン等のプロセッサ、1
11は稼働/待機状態信号、150は電圧監視回路、151はリ
セット信号、PR1はフォトモスリレー、R1は抵抗、C1は
コンデンサ、D1,D2はダイオード、Tr1はトランジスタで
ある。IOモジュールがIOシェルフ61に実装され、IOモジ
ュールの電源Vccが投入されると、電圧監視回路150は、
一定時間リセット信号151を出力後解除する。
【００３５】プロセッサ100は、リセット信号の解除後
動作を開始し、IOモジュールペア間の稼働/待機切り替
え回路によって決定される、稼働/待機状態信号111を出
力する。稼働状態の場合はトランジスタTr1を駆動す
る。リセット期間中、リセット信号はLowで信号有りで
あり、コンデンサC1はダイオードD1を通して放電されて
おり、リセット解除後、抵抗R1を通して充電が開始され
る。充電電圧がダイオードD2の順電圧とフォトモスリレ
ーPR1の発光LEDの順電圧の合計値を越えると、発光LED
に電流が流れ、フォトモスリレーPR1が導通状態とな
る。
動作を開始し、IOモジュールペア間の稼働/待機切り替
え回路によって決定される、稼働/待機状態信号111を出
力する。稼働状態の場合はトランジスタTr1を駆動す
る。リセット期間中、リセット信号はLowで信号有りで
あり、コンデンサC1はダイオードD1を通して放電されて
おり、リセット解除後、抵抗R1を通して充電が開始され
る。充電電圧がダイオードD2の順電圧とフォトモスリレ
ーPR1の発光LEDの順電圧の合計値を越えると、発光LED
に電流が流れ、フォトモスリレーPR1が導通状態とな
る。
【００３６】従って、抵抗R1、コンデンサC1によって決
まる充電時間を、プロセッサ100がリセット解除後、プ
ログラムによってレジスタや出力ポートの状態を確定さ
せるに要する時間よりも長くしておけば、プロセス側に
誤信号が出力されることはない。IOモジュールをIOシェ
ルフから引き抜く場合は、待機状態で引き抜くので、ト
ランジスタTr1がオフ状態であり、従ってフォトモスリ
レーPR1もオフである。Vccが低下していく時に、トラン
ジスタTr1をオフ状態に出来ない不定電圧領域が存在す
るが、電圧監視回路150により、Vcc＋5Vに対して＋4.5V
程度で、リセット信号が生成され、これによってコンデ
ンサC1の放電が行われるので、IOモジュールを引き抜く
場合も又プロセス側に誤信号が出力されることはない。
まる充電時間を、プロセッサ100がリセット解除後、プ
ログラムによってレジスタや出力ポートの状態を確定さ
せるに要する時間よりも長くしておけば、プロセス側に
誤信号が出力されることはない。IOモジュールをIOシェ
ルフから引き抜く場合は、待機状態で引き抜くので、ト
ランジスタTr1がオフ状態であり、従ってフォトモスリ
レーPR1もオフである。Vccが低下していく時に、トラン
ジスタTr1をオフ状態に出来ない不定電圧領域が存在す
るが、電圧監視回路150により、Vcc＋5Vに対して＋4.5V
程度で、リセット信号が生成され、これによってコンデ
ンサC1の放電が行われるので、IOモジュールを引き抜く
場合も又プロセス側に誤信号が出力されることはない。
【００３７】図９は本発明の第９の実施形態を示す。図
９の構成要素は、図15と同一であるが、IOシェルフ61上
に、IOモジュールが二重化されていることを伝送制御モ
ジュールに通知する信号160が追加されている。即ち本
実施形態では、IOモジュールの二重化をIOシェルフ単位
で行うことを前提としている。伝送制御モジュールを、
このようなIOシェルフに実装すると、伝送制御モジュー
ル内のプロセッサは信号160をリードし、IOモジュール
が二重化されていることを認識する。
９の構成要素は、図15と同一であるが、IOシェルフ61上
に、IOモジュールが二重化されていることを伝送制御モ
ジュールに通知する信号160が追加されている。即ち本
実施形態では、IOモジュールの二重化をIOシェルフ単位
で行うことを前提としている。伝送制御モジュールを、
このようなIOシェルフに実装すると、伝送制御モジュー
ル内のプロセッサは信号160をリードし、IOモジュール
が二重化されていることを認識する。
【００３８】その場合、伝送制御モジュールでは、定周
期処理タスクが起動され、IOシェルフの各スロットに実
装されているIOモジュールに対し、IDリードコマンドが
発信される。これに対して各IOモジュールは、自身のID
(型式)を応答する。前記の伝送制御モジュールと各IOモ
ジュール間は、シリアル通信のバスであるIOバスで接続
されており、その通信方式はポーリングセレクティング
方式である。伝送制御モジュールは、各IOモジュールの
IDをリードすると、IOモジュールペアのIDが一致してい
るか否かをチェックし、一致していない場合は制御MPU
にIOリンク経由で、そのスロット番号とIDをアラームと
ともに通知する。このアラームはオペレータに通知され
る。
期処理タスクが起動され、IOシェルフの各スロットに実
装されているIOモジュールに対し、IDリードコマンドが
発信される。これに対して各IOモジュールは、自身のID
(型式)を応答する。前記の伝送制御モジュールと各IOモ
ジュール間は、シリアル通信のバスであるIOバスで接続
されており、その通信方式はポーリングセレクティング
方式である。伝送制御モジュールは、各IOモジュールの
IDをリードすると、IOモジュールペアのIDが一致してい
るか否かをチェックし、一致していない場合は制御MPU
にIOリンク経由で、そのスロット番号とIDをアラームと
ともに通知する。このアラームはオペレータに通知され
る。
【００３９】本発明の第10の実施形態を図９と図10を用
いて説明する。図９はIOモジュールの二重化の構成方式
を示しているが、IOモジュールペア間の稼働/待機の切
り替えは、稼働/待機切り替え信号Dによる。図10はこの
切り替え回路の詳細を示すもので、＊WDTEはウォッチド
ッグタイマのオーバフロー信号、＊RSTはリセット信号
で、ともにハード的に生成される信号である。また、＊
MSTCは各モジュールのプロセッサのプログラムにより起
動される信号である。IOモジュールペアのプロセッサ
は、リセット解除後、それぞれある時間遅れで、＊MSTC
信号を有効(High)にする。
いて説明する。図９はIOモジュールの二重化の構成方式
を示しているが、IOモジュールペア間の稼働/待機の切
り替えは、稼働/待機切り替え信号Dによる。図10はこの
切り替え回路の詳細を示すもので、＊WDTEはウォッチド
ッグタイマのオーバフロー信号、＊RSTはリセット信号
で、ともにハード的に生成される信号である。また、＊
MSTCは各モジュールのプロセッサのプログラムにより起
動される信号である。IOモジュールペアのプロセッサ
は、リセット解除後、それぞれある時間遅れで、＊MSTC
信号を有効(High)にする。
【００４０】IOモジュールペア間には、実装スロット番
号によって、前記時間遅れに差を持たせており、例えば
IOモジュールAが＊MSTC信号を早く有効にすれば、IOモ
ジュールAが稼働状態になり、IOモジュールBは待機状態
となる。なおこのときの＊WDTE信号は無効状態(High)と
する。IOモジュールペアの稼働/待機の状態は、M/S信号
で示され、M/S信号がHighの時、稼働状態を示す。ま
た、一度、稼働/待機が決定した後に、稼働側のモジュ
ールに異常が発生した場合は、例えば電源異常であれば
＊RST信号が、プログラムの暴走であれば＊WDTE信号が
それぞれ有効となる。
号によって、前記時間遅れに差を持たせており、例えば
IOモジュールAが＊MSTC信号を早く有効にすれば、IOモ
ジュールAが稼働状態になり、IOモジュールBは待機状態
となる。なおこのときの＊WDTE信号は無効状態(High)と
する。IOモジュールペアの稼働/待機の状態は、M/S信号
で示され、M/S信号がHighの時、稼働状態を示す。ま
た、一度、稼働/待機が決定した後に、稼働側のモジュ
ールに異常が発生した場合は、例えば電源異常であれば
＊RST信号が、プログラムの暴走であれば＊WDTE信号が
それぞれ有効となる。
【００４１】また、自己診断異常の場合はプログラムで
＊MSTC信号を無効として、稼働側のモジュールが待機状
態に移行することにより、待機であったモジュールが稼
働となる。このような稼働/待機の切り替え回路は、稼
働/待機の切り替えが瞬時に行えるという利点がある
が、一方、欠点もあり、稼働/待機切り替え信号Dが縮退
故障した場合は、稼働/待機の切り替えが正常に行えな
くなる。例えば、稼働/待機切り替え信号DがLow状態に
縮退故障した場合は、IOモジュールペアが双方とも待機
状態になる可能性があり、High状態に縮退故障した場合
は双方とも待稼働態になる可性がある。
＊MSTC信号を無効として、稼働側のモジュールが待機状
態に移行することにより、待機であったモジュールが稼
働となる。このような稼働/待機の切り替え回路は、稼
働/待機の切り替えが瞬時に行えるという利点がある
が、一方、欠点もあり、稼働/待機切り替え信号Dが縮退
故障した場合は、稼働/待機の切り替えが正常に行えな
くなる。例えば、稼働/待機切り替え信号DがLow状態に
縮退故障した場合は、IOモジュールペアが双方とも待機
状態になる可能性があり、High状態に縮退故障した場合
は双方とも待稼働態になる可性がある。
【００４２】そこでこれらの状態を解消するために、伝
送制御モジュールは、IOバス経由で、各IOモジュールに
入出力データの伝送を行うが、その応答として、各IOモ
ジュールは伝送制御モジュールに、自身の稼働/待機の
状態を通知する。伝送制御モジュールは、この応答を受
信すると、IOモジュールペアの稼働/待機の状態をチェ
ックし、稼働/稼働、あるいは待機/待機の状態を検出し
た場合は、該当するIOモジュールペアの片側に、待機ま
たは稼働への移行コマンドを発行する。前記コマンドの
発行により、該当するIOモジュールペアが稼働/待機状
態に復帰できた場合は軽故障のアラームを、復帰できな
かった場合は重故障のアラームを、それぞれ制御MPUに
通知する。
送制御モジュールは、IOバス経由で、各IOモジュールに
入出力データの伝送を行うが、その応答として、各IOモ
ジュールは伝送制御モジュールに、自身の稼働/待機の
状態を通知する。伝送制御モジュールは、この応答を受
信すると、IOモジュールペアの稼働/待機の状態をチェ
ックし、稼働/稼働、あるいは待機/待機の状態を検出し
た場合は、該当するIOモジュールペアの片側に、待機ま
たは稼働への移行コマンドを発行する。前記コマンドの
発行により、該当するIOモジュールペアが稼働/待機状
態に復帰できた場合は軽故障のアラームを、復帰できな
かった場合は重故障のアラームを、それぞれ制御MPUに
通知する。
【００４３】
【発明の効果】以上述べたように本発明によれば、制御
MPUにIOリンクで接続されるリモートプロセス入出力装
置において、そのIOモジュールの二重化時の問題点を解
決し、プロセス制御システムの信頼性をより一層高める
効果がある。
MPUにIOリンクで接続されるリモートプロセス入出力装
置において、そのIOモジュールの二重化時の問題点を解
決し、プロセス制御システムの信頼性をより一層高める
効果がある。
【図１】本発明の第１の実施形態の構成と動作を示すブ
ロック図である。
ロック図である。
【図２】本発明の第２の実施形態の構成と動作を示すブ
ロック図である。
ロック図である。
【図３】本発明の第３の実施形態の構成と動作を示すブ
ロック図である。
ロック図である。
【図４】本発明の第４の実施形態の構成と動作を示すブ
ロック図である。
ロック図である。
【図５】本発明の第５の実施形態の構成と動作を示すブ
ロック図である。
ロック図である。
【図６】本発明の第６の実施形態の構成と動作を示すブ
ロック図である。
ロック図である。
【図７】本発明の第７の実施形態の構成と動作を示すブ
ロック図である。
ロック図である。
【図８】本発明の第８の実施形態の構成と動作を示すブ
ロック図である。
ロック図である。
【図９】本発明の第９の実施形態の構成と動作を示すブ
ロック図である。
ロック図である。
【図１０】本発明の第１０の実施形態の構成と動作を示
すブロック図である。
すブロック図である。
【図１１】本発明が適用される分散形制御システムの構
成例を示すブロック図である。
成例を示すブロック図である。
【図１２】図１１の要部の一例を示すブロック図であ
る。
る。
【図１３】図１１の要部の他の例を示すブロック図であ
る。
る。
【図１４】図１３の要部の一例を示すブロック図であ
る。
る。
【図１５】図１３の要部の他の例を示すブロック図であ
る。
る。
4A,4B 制御MPU 5A,5B IOリンク 7A,7B 伝送制御モジュール 8A,8B IOバス 61 IOシェルフ(プロセス入出力装置) 100 プロセッサ 101A,101B 入力フィルタ 102A,102B コンパレータ 103A,103B カウンタ 104A,104B レジスタ 105 ラッチ信号 106A,106B 読み出し信号 107 出力信号 110 パルス幅出力信号 111 稼働/待機状態信号 112 NANDゲート 113 インバータ 114 リードバック信号 120 プロセス負荷(電流入力信号) 121 リードバック信号 123 マルチプレクサ 124 選択信号 125 電圧信号 130 PWM信号 131 電圧信号 140 平滑及び増幅回路 141 電圧/電流変換回路 150 電圧監視回路 151 リセット信号 160 信号 ＊WDTE オーバフロー信号 ＊RST リセット信号
Claims (10)
- 【請求項１】 制御MPUとIOリンクを介して接続されて
コントローラを構成するプロセス入出力装置であって、 複数のIOモジュール、これら複数のIOモジュールをIOバ
ス経由で制御する伝送制御モジュール、及び伝送制御モ
ジュールとIOモジュールを収納するIOシェルフで構成さ
れ、 IOシェルフの隣接する２つの実装スロットごとに同一種
のIOモジュールを実装し、その一方を稼働、他方を待機
としてIOモジュールを二重化し、プロセスヘの出力デー
タを伝送制御モジュール経由でIOモジュールペアの双方
に与えるとともに、プロセスヘの出力をIOモジュールぺ
ア間の稼働/待機切替え回路により決定される稼働側だ
けが行い、プロセスからの入力をIOモジュールペアの双
方へ接続することにより、伝送制御モジュールは前記切
替え回路により決定される稼働側のデータのみを制御MP
Uへ通知するようにした二重化プロセス入出力装置にお
いて、 IOモジュールペアのパルス入力モジュールにおけるプロ
セスインタフェース部およびパルスカウンタを二重化す
る手段と、 二重化されて得られた２つのパルスカウント値を比較し
不一致であれば重故障と判別して稼働/待機を切り替え
る手段と、 を備えたことを特徴とする二重化プロセス入出力装置。 - 【請求項２】 請求項１記載の二重化プロセス入出力装
置において、 IOモジュールペアのパルス出力モジュールの稼働側に設
置された出力トランジスタのオン/オフ状態を常時リー
ドバックする手段と、 リードバックの結果が異常であれば重故障と判別して稼
働/待機を切り替える手段と、 を備えたことを特徴とする二重化プロセス入出力装置。 - 【請求項３】 請求項１記載の二重化プロセス入出力装
置において、 IOモジュールペアのパルス出力モジュールに接続された
出力トランジスタのコレクタと出力端子間に挿入された
ダイオードと、 前記出力トランジスタのコレクタをリードバックし稼働
側が正常でありかつ出力が異常であれば待機側のモジュ
ールの異常と判別する手段と、 を備えたことを特徴とする二重化プロセス入出力装置。 - 【請求項４】 請求項１記載の二重化プロセス入出力装
置において、 IOモジュールペアの電流入力モジュールの稼働側に設け
られて、基準抵抗を用いて入力電流を電圧に変換した後
にこれをAD変換する手段と、 IOモジュールペアの電流入力モジュールの待機側に設け
られて、稼働側の基準抵抗と稼働状態の時オンとなる切
替えスイッチのオン抵抗を加算した抵抗を用いて入力電
流を電圧に変換した後にこれをAD変換する手段と、 を備えたことを特徴とする二重化プロセス入出力装置。 - 【請求項５】 請求項１記載の二重化プロセス入出力装
置において、 IOモジュールペアの電流入力モジュールの稼働側に設け
られて、プロセスへの出力電流を基準抵抗を用いて電圧
に変換した後にこれをAD変換して常時自己診断を行う手
段と、 IOモジュールペアの電流入力モジュールの待機側に設け
られて、前記出力電流をプロセスへ出力せずにモジュー
ル内でフィードバックして基準抵抗を用いて電圧に変換
した後にこれをAD変換して常時自己診断を行う手段と、 を備えたことを特徴とする二重化プロセス入出力装置。 - 【請求項６】 請求項１記載の二重化プロセス入出力装
置において、 IOモジュールペアの電流入力モジュールの稼働側に設け
られて、プロセスへの出力電流を基準抵抗で電圧に変換
した後これをAD変換して常時自己診断を行う手段と、 IOモジュールペアの電流入力モジュールの待機側に設け
られて、電圧/電流変換回路前段の電圧をモジュール内
にフィードバックするとともに基準抵抗を用いて電圧に
変換した後これをAD変換して常時自己診断を行う手段
と、 を備えたことを特徴とする二重化プロセス入出力装置。 - 【請求項７】 請求項１記載の二重化プロセス入出力装
置において、 IOモジュールペアの入力モジュールのプロセス信号入力
部に、過電圧保護回路のクランプ回路のモジュール電源
により駆動されるフォトモスリレーを挿入したことを特
徴とする二重化プロセス入出力装置。 - 【請求項８】 請求項１記載の二重化プロセス入出力装
置において、 IOモジュールペアの出力モジュールのプロセス信号出力
部にプロセス出力信号とシリーズに挿入されたフォトモ
スリレーと、 IOモジュールの電源が投入されてリセット信号が解除さ
れた後に前記フォトモスリレーのオンを一定時間遅延さ
せる手段と、 を備えたことを特徴とする二重化プロセス入出力装置。 - 【請求項９】 請求項１記載の二重化プロセス入出力装
置において、 IOシェルフ上にIOモジュールが二重化されているか否か
を弁別するための信号を生成する手段と、 伝送制御モジュールに設けられて、前記信号をリードし
て二重化が設定されている場合に一定周期でIOモジュー
ルペアのID情報の形式が一致するか否かをチェックする
手段と、 チェックの結果、IOモジュールペアのID情報の形式が不
一致の場合に制御MPUへアラームを通知する手段と、 を備えたことを特徴とする二重化プロセス入出力装置。 - 【請求項１０】 請求項１記載の二重化プロセス入出力
装置において、 伝送制御モジュールに設置されて、IOモジュールペアの
稼働/待機の状態を監視し両方稼働または両方待機の状
態であるか否かを判別する手段と、 両方稼働または両方待機の状態であると判別された場合
に、一方のIOモジュールへ待機または稼働へ移行させる
ためのコマンドを発行する手段と、 コマンドが発行された後に、IOモジュールペアの一方が
稼働で他方が待機の状態に移行された場合は、稼働/待
機切替え部が軽故障であるとの異常ステータスを制御MP
Uへ通知する手段と、 コマンドが発行された後に、一定時間経過してもIOモジ
ュールペアの一方が稼働で他方が待機の状態に移行され
ない場合は、稼働/待機切替え部が重故障であるとの異
常ステータスを制御MPUへ通知する手段と、 を備えたことを特徴とする二重化プロセス入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23080997A JP3736062B2 (ja) | 1997-08-27 | 1997-08-27 | 二重化プロセス入出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23080997A JP3736062B2 (ja) | 1997-08-27 | 1997-08-27 | 二重化プロセス入出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1165603A true JPH1165603A (ja) | 1999-03-09 |
| JP3736062B2 JP3736062B2 (ja) | 2006-01-18 |
Family
ID=16913618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23080997A Expired - Lifetime JP3736062B2 (ja) | 1997-08-27 | 1997-08-27 | 二重化プロセス入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3736062B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008541285A (ja) * | 2005-05-18 | 2008-11-20 | ボツシュ レックスロス ディ．エス．アイ． | 可動機械、特に、公共事業用機械、農業用機械又は荷役機械用のリモート制御装置 |
| US9609160B2 (en) | 2014-11-26 | 2017-03-28 | Fuji Xerox Co., Ltd. | Image forming apparatus, communication monitoring system, and communication monitoring circuit |
| JP2017174044A (ja) * | 2016-03-23 | 2017-09-28 | 三菱電機株式会社 | タービン発電プラント監視制御システム及びその現場監視盤並びにプロセス量出力装置 |
| CN112425059A (zh) * | 2018-04-26 | 2021-02-26 | ams有限公司 | 逆变器电路装置 |
| JP2022522152A (ja) * | 2019-02-27 | 2022-04-14 | ヴェオ ロボティクス， インコーポレイテッド | 安全用途のためのシステムアーキテクチャ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108375970B (zh) * | 2018-02-24 | 2020-09-01 | 沈阳铁路信号有限责任公司 | 便携式自动过分相控制系统主机性能测试方法 |
-
1997
- 1997-08-27 JP JP23080997A patent/JP3736062B2/ja not_active Expired - Lifetime
Cited By (8)
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|---|---|---|---|---|
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| US9609160B2 (en) | 2014-11-26 | 2017-03-28 | Fuji Xerox Co., Ltd. | Image forming apparatus, communication monitoring system, and communication monitoring circuit |
| JP2017174044A (ja) * | 2016-03-23 | 2017-09-28 | 三菱電機株式会社 | タービン発電プラント監視制御システム及びその現場監視盤並びにプロセス量出力装置 |
| CN112425059A (zh) * | 2018-04-26 | 2021-02-26 | ams有限公司 | 逆变器电路装置 |
| CN112425059B (zh) * | 2018-04-26 | 2024-05-03 | ams有限公司 | 逆变器电路装置 |
| JP2022522152A (ja) * | 2019-02-27 | 2022-04-14 | ヴェオ ロボティクス， インコーポレイテッド | 安全用途のためのシステムアーキテクチャ |
| US11543798B2 (en) | 2019-02-27 | 2023-01-03 | Veo Robotics, Inc. | System architecture for safety applications |
| US11846916B2 (en) | 2019-02-27 | 2023-12-19 | Veo Robotics, Inc. | System architecture for safety applications |
Also Published As
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|---|---|
| JP3736062B2 (ja) | 2006-01-18 |
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