JPH1165476A - 平面表示装置の試験方法 - Google Patents
平面表示装置の試験方法Info
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- JPH1165476A JPH1165476A JP22930497A JP22930497A JPH1165476A JP H1165476 A JPH1165476 A JP H1165476A JP 22930497 A JP22930497 A JP 22930497A JP 22930497 A JP22930497 A JP 22930497A JP H1165476 A JPH1165476 A JP H1165476A
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Abstract
(57)【要約】
【課題】 本発明は、表示パネルと該パネルを駆動する
ための回路とが、信号ケーブルを備えるチップ搭載基
板、所謂ＣＯＭ（Chip On Multipleboard ）を介して接
続される平面表示装置の試験方法に関し、点灯不良の原
因を早期且つ簡単に突き止め、これを製造工程にフィー
ドバックすることにより、同一不良を最小限に抑えるこ
とを目的としている。 【解決手段】 表示電極を有する表示パネル２と、表示
電極を駆動するための回路とを有し、前記表示パネルの
表示電極と駆動用回路とが、配線ケーブルを備えるチッ
プ搭載基板５を介して接続される平面表示装置の試験方
法において、表示パネルの点灯不良検出後、前記チップ
搭載基板５を接続する電極端子７ａの対向側の電極端子
７ｂを短絡させ、短絡させた電極部の電気的特性を測定
する構成としている。
ための回路とが、信号ケーブルを備えるチップ搭載基
板、所謂ＣＯＭ（Chip On Multipleboard ）を介して接
続される平面表示装置の試験方法に関し、点灯不良の原
因を早期且つ簡単に突き止め、これを製造工程にフィー
ドバックすることにより、同一不良を最小限に抑えるこ
とを目的としている。 【解決手段】 表示電極を有する表示パネル２と、表示
電極を駆動するための回路とを有し、前記表示パネルの
表示電極と駆動用回路とが、配線ケーブルを備えるチッ
プ搭載基板５を介して接続される平面表示装置の試験方
法において、表示パネルの点灯不良検出後、前記チップ
搭載基板５を接続する電極端子７ａの対向側の電極端子
７ｂを短絡させ、短絡させた電極部の電気的特性を測定
する構成としている。
Description
【０００１】
【発明の属する技術分野】本発明は、マトリクス表示形
式の表示パネルと、表示電極駆動用等の各種回路とを有
し、表示パネルの表示電極と駆動用の回路とが、配線ケ
ーブルを備えるチップ搭載基板、所謂ＣＯＭ（Chip On
Multipleboard ）を介して接続される平面表示装置の試
験方法に関する。
式の表示パネルと、表示電極駆動用等の各種回路とを有
し、表示パネルの表示電極と駆動用の回路とが、配線ケ
ーブルを備えるチップ搭載基板、所謂ＣＯＭ（Chip On
Multipleboard ）を介して接続される平面表示装置の試
験方法に関する。
【０００２】プラズマディスプレイパネル等の平面表示
装置は、高精細化する傾向にあり、高精細化に伴う表示
電極ピッチの縮小により、表示電極とこれを駆動する回
路との接続が難しくなっている。そこで、接続部分の障
害を原因とする表示不良を削減することが求められる。
装置は、高精細化する傾向にあり、高精細化に伴う表示
電極ピッチの縮小により、表示電極とこれを駆動する回
路との接続が難しくなっている。そこで、接続部分の障
害を原因とする表示不良を削減することが求められる。
【０００３】
【従来の技術】従来の試験方法を平面表示装置の１つで
あるプラズマディスプレイパネルを例に説明する。図４
は、背面に回路基板を搭載したプラズマディスプレイパ
ネル（以下ＰＤＰと称する）の外観を示す斜視図であ
る。ＰＤＰユニット２１は、表示面となる前面ガラス２
３と回路基板実装面となる背面ガラス２４とを貼り合わ
せてなる表示パネル（ＰＤＰ）２２と、表示パネル２２
にシャーシ２８を介して実装される複数の回路基板２７
とから構成されている。回路基板２７は、コンバーター
やロジック回路、表示パネルの電極を駆動させるための
回路等である。
あるプラズマディスプレイパネルを例に説明する。図４
は、背面に回路基板を搭載したプラズマディスプレイパ
ネル（以下ＰＤＰと称する）の外観を示す斜視図であ
る。ＰＤＰユニット２１は、表示面となる前面ガラス２
３と回路基板実装面となる背面ガラス２４とを貼り合わ
せてなる表示パネル（ＰＤＰ）２２と、表示パネル２２
にシャーシ２８を介して実装される複数の回路基板２７
とから構成されている。回路基板２７は、コンバーター
やロジック回路、表示パネルの電極を駆動させるための
回路等である。
【０００４】表示パネル２２を構成する前面ガラス２３
と背面ガラス２４には、表示用の放電を発生させるため
の電極がそれぞれ形成されており、それらの電極が放電
空間を介して交差するように対向配置される。回路基板
２７は、多数の電極を個別に制御するものであり、フレ
キシブルケーブル２５ａを備えるＣＯＭ（Chip On Mult
ipleboard ）２５を介して表示パネル２２の電極端子に
電気的に接続されている。尚、図では示されていない
が、各回路基板同士は、所定の関係で電気的に接続され
ている。
と背面ガラス２４には、表示用の放電を発生させるため
の電極がそれぞれ形成されており、それらの電極が放電
空間を介して交差するように対向配置される。回路基板
２７は、多数の電極を個別に制御するものであり、フレ
キシブルケーブル２５ａを備えるＣＯＭ（Chip On Mult
ipleboard ）２５を介して表示パネル２２の電極端子に
電気的に接続されている。尚、図では示されていない
が、各回路基板同士は、所定の関係で電気的に接続され
ている。
【０００５】このようなＰＤＰユニット２１の従来の試
験方法を以下に説明する。まず、図４に示す回路基板２
７の所定部に試験用の信号を入力するための信号線を接
続して、ＰＤＰ画面の全領域（全セル）を点灯させるこ
とにより、不灯等の点灯不良の有無を検出する。そし
て、点灯不良が検出された場合には、不良の状況に応じ
て所定の対応をとる。即ち、不良部分は、その点灯状態
により回路不良、ＣＯＭ自体の不良を含む接続不良を見
分けることができ、回路不良の場合は回路の交換を、接
続不良の場合にはＣＯＭを取り外して再度接続する等の
処置を施す。
験方法を以下に説明する。まず、図４に示す回路基板２
７の所定部に試験用の信号を入力するための信号線を接
続して、ＰＤＰ画面の全領域（全セル）を点灯させるこ
とにより、不灯等の点灯不良の有無を検出する。そし
て、点灯不良が検出された場合には、不良の状況に応じ
て所定の対応をとる。即ち、不良部分は、その点灯状態
により回路不良、ＣＯＭ自体の不良を含む接続不良を見
分けることができ、回路不良の場合は回路の交換を、接
続不良の場合にはＣＯＭを取り外して再度接続する等の
処置を施す。
【０００６】これらの試験結果は、ＣＯＭの接続装置等
の製造装置へフィードバックされ、同様の不良が連続し
て発生することを防止する。
の製造装置へフィードバックされ、同様の不良が連続し
て発生することを防止する。
【０００７】
【発明が解決しようとする課題】例えば、縦方向のアド
レスラインが１列全て不灯の場合、ＣＯＭ自体の欠陥を
含む接続不良であることは検出できるが、ＣＯＭ内部の
欠陥なのか、ＣＯＭと電極端子との接触不良なのかを認
識するには、ＣＯＭを取り外し、内部を解析する必要が
ある。
レスラインが１列全て不灯の場合、ＣＯＭ自体の欠陥を
含む接続不良であることは検出できるが、ＣＯＭ内部の
欠陥なのか、ＣＯＭと電極端子との接触不良なのかを認
識するには、ＣＯＭを取り外し、内部を解析する必要が
ある。
【０００８】しかしながら、解析はＣＯＭの端子を顕微
鏡により目視検査する、或いはＣＯＭに搭載される半導
体チップの動作確認を行なう等、面倒なものであり、時
間も要するため、この試験結果を製造装置にフィードバ
ックするまでに、相当の時間を必要としていた。従っ
て、製造設備に起因する接続不良の場合、同様な不良品
を連続して製造している可能性もあり、大量に点灯不良
品を出してしまうこともある。また、ＣＯＭ自体の欠陥
であっても同様のロットで同様の欠陥品が存在する場
合、これを除外するまでにやはり時間を要する。
鏡により目視検査する、或いはＣＯＭに搭載される半導
体チップの動作確認を行なう等、面倒なものであり、時
間も要するため、この試験結果を製造装置にフィードバ
ックするまでに、相当の時間を必要としていた。従っ
て、製造設備に起因する接続不良の場合、同様な不良品
を連続して製造している可能性もあり、大量に点灯不良
品を出してしまうこともある。また、ＣＯＭ自体の欠陥
であっても同様のロットで同様の欠陥品が存在する場
合、これを除外するまでにやはり時間を要する。
【０００９】以上のことから、従来の試験方法では、同
様の不良を連続して出してしまう可能性があり、良品率
の低下につながる。本発明は、上記課題を解決して、点
灯不良の原因を早期に突き止め、これを製造工程にフィ
ードバックすることにより、同一不良を最小限に抑える
ことを目的としている。
様の不良を連続して出してしまう可能性があり、良品率
の低下につながる。本発明は、上記課題を解決して、点
灯不良の原因を早期に突き止め、これを製造工程にフィ
ードバックすることにより、同一不良を最小限に抑える
ことを目的としている。
【００１０】
【課題を解決するための手段】上記課題を解決するため
の本発明は、表示電極を有する表示パネル２と、表示電
極を駆動するための回路とを有し、前記表示パネルの表
示電極と駆動用回路とが、配線ケーブルを備えるチップ
搭載基板を介して接続される平面表示装置の試験方法に
おいて、点灯不良検出後、前記チップ搭載基板を接続す
る電極端子の対向側の電極端子を短絡させ、短絡させた
電極部の電気的特性を測定することを特徴としている。
の本発明は、表示電極を有する表示パネル２と、表示電
極を駆動するための回路とを有し、前記表示パネルの表
示電極と駆動用回路とが、配線ケーブルを備えるチップ
搭載基板を介して接続される平面表示装置の試験方法に
おいて、点灯不良検出後、前記チップ搭載基板を接続す
る電極端子の対向側の電極端子を短絡させ、短絡させた
電極部の電気的特性を測定することを特徴としている。
【００１１】上記本発明の平面表示装置の試験方法によ
れば、点灯不良の原因をチップ搭載基板を表示パネルよ
り取り外すことなく、容易に検出することができるため
製造工程へのフィードバックを早期に行なうことが可能
となる。
れば、点灯不良の原因をチップ搭載基板を表示パネルよ
り取り外すことなく、容易に検出することができるため
製造工程へのフィードバックを早期に行なうことが可能
となる。
【００１２】
【発明の実施の形態】以下、本発明の実施例を図面を参
照しながら詳細に説明する。図１は、本発明の一実施例
であるＰＤＰユニットの試験方法を説明するための図で
ある。まず、従来技術と同様、ＰＤＰの回路基板に所定
の試験用信号を入力して、点灯試験を行なう。この点灯
試験により、ライン状の不灯が検出された場合、図１に
示す試験状態にする。
照しながら詳細に説明する。図１は、本発明の一実施例
であるＰＤＰユニットの試験方法を説明するための図で
ある。まず、従来技術と同様、ＰＤＰの回路基板に所定
の試験用信号を入力して、点灯試験を行なう。この点灯
試験により、ライン状の不灯が検出された場合、図１に
示す試験状態にする。
【００１３】図１に示すＰＤＰユニット１は、表示面で
ある前面ガラス３に一対の表示電極を形成し、背面ガラ
ス４にアドレス電極を形成した、いわゆる３電極構造の
表示パネル（ＰＤＰ）２を有し、背面ガラス４上のアド
レス電極の一方の電極端子７ａに半導体チップ６を搭載
するＣＯＭ５が接続されている。尚、図１では、ＣＯＭ
５は前面ガラス３側に位置しているが、実際にはフレキ
シブルケーブルにより、背面側に回され、背面ガラス４
の裏面側に実装され、他の回路基板と接続されている。
ある前面ガラス３に一対の表示電極を形成し、背面ガラ
ス４にアドレス電極を形成した、いわゆる３電極構造の
表示パネル（ＰＤＰ）２を有し、背面ガラス４上のアド
レス電極の一方の電極端子７ａに半導体チップ６を搭載
するＣＯＭ５が接続されている。尚、図１では、ＣＯＭ
５は前面ガラス３側に位置しているが、実際にはフレキ
シブルケーブルにより、背面側に回され、背面ガラス４
の裏面側に実装され、他の回路基板と接続されている。
【００１４】そして、ＣＯＭ５と接続されたアドレス電
極の他方の電極端子７ｂは、ショートバー８により短絡
状態にされている。このショートバー８は、抵抗測定器
９を介して、電源Ｖccと接地部ＧndとにスイッチＳＷに
より接続される構成とされている。尚、アドレス電極
は、前記表示電極対の片方との交点においてアドレス用
のセルを画定し、また表示電極対はアドレスセルの近傍
に表示用のセルを画定し、アドレス、表示の各セルの組
で画素を形成する。
極の他方の電極端子７ｂは、ショートバー８により短絡
状態にされている。このショートバー８は、抵抗測定器
９を介して、電源Ｖccと接地部ＧndとにスイッチＳＷに
より接続される構成とされている。尚、アドレス電極
は、前記表示電極対の片方との交点においてアドレス用
のセルを画定し、また表示電極対はアドレスセルの近傍
に表示用のセルを画定し、アドレス、表示の各セルの組
で画素を形成する。
【００１５】このようなＰＤＰを停止状態として、抵抗
測定器９によりショートバー８と電源Ｖcc及び接地部Ｇ
ndとの間の抵抗値を測定する。この測定結果により不良
原因が検出できるものであり、以下にその原理を説明す
る。図２は、ＣＯＭ５に搭載される半導体チップ６にお
ける表示電極１ラインを駆動させるための回路を示すも
のであり、電源Ｖccと接地部Ｇndとの間に直列接続され
るＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１
２とから構成されている。これらＰＭＯＳトランジスタ
１１とＮＭＯＳトランジスタ１２は、それぞれ異なる入
力信号ＩＮ１，ＩＮ２により制御される。
測定器９によりショートバー８と電源Ｖcc及び接地部Ｇ
ndとの間の抵抗値を測定する。この測定結果により不良
原因が検出できるものであり、以下にその原理を説明す
る。図２は、ＣＯＭ５に搭載される半導体チップ６にお
ける表示電極１ラインを駆動させるための回路を示すも
のであり、電源Ｖccと接地部Ｇndとの間に直列接続され
るＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１
２とから構成されている。これらＰＭＯＳトランジスタ
１１とＮＭＯＳトランジスタ１２は、それぞれ異なる入
力信号ＩＮ１，ＩＮ２により制御される。
【００１６】この回路は、ＰＤＰの動作状態において、
入力信号ＩＮ１，ＩＮ２により、ＰＭＯＳトランジスタ
１１とＮＭＯＳトランジスタ１２のオンオフ制御を行な
うものであり、ＰＭＯＳトランジスタ１１がオン状態と
なると、出力部ＯＵＴは、Ｖccレベルの１００［Ｖ］と
なる。また、ＮＭＯＳトランジスタ１２がオン状態にな
ると、出力部ＯＵＴは、Ｇndレベルの０［Ｖ］となる。
入力信号ＩＮ１，ＩＮ２により、ＰＭＯＳトランジスタ
１１とＮＭＯＳトランジスタ１２のオンオフ制御を行な
うものであり、ＰＭＯＳトランジスタ１１がオン状態と
なると、出力部ＯＵＴは、Ｖccレベルの１００［Ｖ］と
なる。また、ＮＭＯＳトランジスタ１２がオン状態にな
ると、出力部ＯＵＴは、Ｇndレベルの０［Ｖ］となる。
【００１７】この出力部ＯＵＴの電圧レベルに応じて、
表示パネルの電極が制御されるものである。動作状態で
は、上記の如く制御されるが、正常なＰＤＰ停止状態に
おいては、ＰＭＯＳトランジスタ１１、ＮＭＯＳトラン
ジタ１２は、いずれもオフ状態となり、出力部ＯＵＴは
ハイインピーダンス状態となる。従って、電源Ｖccと出
力部ＯＵＴとの間、及び出力部ＯＵＴと接地部Ｇndとの
間は、電気的に切断された状態となる。
表示パネルの電極が制御されるものである。動作状態で
は、上記の如く制御されるが、正常なＰＤＰ停止状態に
おいては、ＰＭＯＳトランジスタ１１、ＮＭＯＳトラン
ジタ１２は、いずれもオフ状態となり、出力部ＯＵＴは
ハイインピーダンス状態となる。従って、電源Ｖccと出
力部ＯＵＴとの間、及び出力部ＯＵＴと接地部Ｇndとの
間は、電気的に切断された状態となる。
【００１８】上記半導体チップにおける出力部ＯＵＴが
それぞれ表示パネルの電極端子７ａに接続されるもので
あり、図１は、これと連通する反対側の電極端子７ｂを
全てショートさせて、抵抗測定器９を介して、電源Ｖcc
と接地部ＧndとをスイッチＳＷにより接続可能にしてい
る。この状態で、電極端子７ｂをショートするショート
バー８と電源Ｖccの間の抵抗値、及びショートするショ
ートバー８と接地部Ｇndの間の抵抗値をそれぞれスイッ
チＳＷを切り換えることで測定する。
それぞれ表示パネルの電極端子７ａに接続されるもので
あり、図１は、これと連通する反対側の電極端子７ｂを
全てショートさせて、抵抗測定器９を介して、電源Ｖcc
と接地部ＧndとをスイッチＳＷにより接続可能にしてい
る。この状態で、電極端子７ｂをショートするショート
バー８と電源Ｖccの間の抵抗値、及びショートするショ
ートバー８と接地部Ｇndの間の抵抗値をそれぞれスイッ
チＳＷを切り換えることで測定する。
【００１９】不良ライン１０が、ＣＯＭ５と電極端子７
ａとの接触不良により生じている場合、ＣＯＭ５自体は
正常であるため、ＰＭＯＳトランジスタ１１、ＮＭＯＳ
トランジスタ１２はオフ状態であり、抵抗値はいずれも
高くなる。これに対して、ＣＯＭ５に不良ライン１０の
原因がある場合、ＰＤＰ停止状態においても、ＰＭＯＳ
トランジスタ１１、あるいはＮＭＯＳトランジスタ１２
がオン状態のまま破損して、出力部ＯＵＴとの間が短絡
状態となり、抵抗値は０となる。
ａとの接触不良により生じている場合、ＣＯＭ５自体は
正常であるため、ＰＭＯＳトランジスタ１１、ＮＭＯＳ
トランジスタ１２はオフ状態であり、抵抗値はいずれも
高くなる。これに対して、ＣＯＭ５に不良ライン１０の
原因がある場合、ＰＤＰ停止状態においても、ＰＭＯＳ
トランジスタ１１、あるいはＮＭＯＳトランジスタ１２
がオン状態のまま破損して、出力部ＯＵＴとの間が短絡
状態となり、抵抗値は０となる。
【００２０】以上のことから、ショートバー８と電源Ｖ
CCとの間の抵抗値、ショートバー８と接地部Ｇndとの間
の抵抗値をそれぞれ測定することにより、不良ライン１
０の発生原因を認識することができる。以上のように、
本実施例によれば、ＰＤＰユニット１を停止した安全な
状態において、容易に不良発生原因を確認することがで
き、この結果を速やかに製造装置へとフィードバックし
て製造条件等を変更することで、同一不良を最小限に抑
えることが可能となる。
CCとの間の抵抗値、ショートバー８と接地部Ｇndとの間
の抵抗値をそれぞれ測定することにより、不良ライン１
０の発生原因を認識することができる。以上のように、
本実施例によれば、ＰＤＰユニット１を停止した安全な
状態において、容易に不良発生原因を確認することがで
き、この結果を速やかに製造装置へとフィードバックし
て製造条件等を変更することで、同一不良を最小限に抑
えることが可能となる。
【００２１】図３は、本発明の他の実施例であるＰＤＰ
の試験方法を説明するための図であり、図３（ａ）は試
験状態を示す平面図、図３（ｂ）は正常時及び異常時の
出力波形を示す図である。図３において図１と同一部分
には同一符号を付してある。本実施例において、図１の
例と異なるのは、電極端子７ｂをショートさせるショー
トバー８の出力波形を測定するオシロコープ１３を備え
る点である。
の試験方法を説明するための図であり、図３（ａ）は試
験状態を示す平面図、図３（ｂ）は正常時及び異常時の
出力波形を示す図である。図３において図１と同一部分
には同一符号を付してある。本実施例において、図１の
例と異なるのは、電極端子７ｂをショートさせるショー
トバー８の出力波形を測定するオシロコープ１３を備え
る点である。
【００２２】電極を個々に見た場合、正常な電極におけ
る出力波形は、図３（ｂ）のｂ−１に示すように、振幅
の大きい波形になり、逆に点灯しない不良箇所の電極に
おける波形は、ｂ−２に示す振幅の小さいものとなる。
そして、不良ライン１０が発生している場合、電極端子
７ｂをショートするショートバー８の出力波形は、ｂ−
３に示すように、正常波形よりも減衰した状態となるた
め、これを測定することにより、ＣＯＭ５内部の異常を
確認することができる。
る出力波形は、図３（ｂ）のｂ−１に示すように、振幅
の大きい波形になり、逆に点灯しない不良箇所の電極に
おける波形は、ｂ−２に示す振幅の小さいものとなる。
そして、不良ライン１０が発生している場合、電極端子
７ｂをショートするショートバー８の出力波形は、ｂ−
３に示すように、正常波形よりも減衰した状態となるた
め、これを測定することにより、ＣＯＭ５内部の異常を
確認することができる。
【００２３】この結果を前述した実施例同様、製造装置
へフィードバックすることにより、同一不良を抑えるこ
とができる。また、オシロスコープ１３に替えて、電圧
計を設置して、ショートバー８の電圧値を測定すること
によっても、ＣＯＭ５の不良を検出することができる。
即ち、出力波形同様、不良箇所がある場合、その近傍に
おける電極からショートバー８を介して不良ライン１０
への電流の流れ込みが発生するため、不良箇所がない場
合に比べて、電圧値が低くなる。そのため、ＣＯＭ５の
不良を検出することが可能となる。
へフィードバックすることにより、同一不良を抑えるこ
とができる。また、オシロスコープ１３に替えて、電圧
計を設置して、ショートバー８の電圧値を測定すること
によっても、ＣＯＭ５の不良を検出することができる。
即ち、出力波形同様、不良箇所がある場合、その近傍に
おける電極からショートバー８を介して不良ライン１０
への電流の流れ込みが発生するため、不良箇所がない場
合に比べて、電圧値が低くなる。そのため、ＣＯＭ５の
不良を検出することが可能となる。
【００２４】以上、実施例においては、ＰＤＰのアドレ
ス電極を例に説明したが、本発明は表示パネルの電極と
回路とをＣＯＭにて接続する他の平面表示装置にも適用
することが可能である。
ス電極を例に説明したが、本発明は表示パネルの電極と
回路とをＣＯＭにて接続する他の平面表示装置にも適用
することが可能である。
【００２５】
【発明の効果】本発明の平面表示装置の試験方法によれ
ば、点灯不良の原因をＣＯＭを取り外すことなく、容易
に検出することが可能であり、製造工程へのフィードバ
ックを早期に行なうことができる。そのため、同一原因
による不良を最小限に抑えることが可能となり、良品率
の向上に寄与することができる。
ば、点灯不良の原因をＣＯＭを取り外すことなく、容易
に検出することが可能であり、製造工程へのフィードバ
ックを早期に行なうことができる。そのため、同一原因
による不良を最小限に抑えることが可能となり、良品率
の向上に寄与することができる。
【図１】本発明の一実施例であるＰＤＰの試験方法を説
明するための図である。
明するための図である。
【図２】ＣＯＭ５に搭載される半導体チップ６における
表示電極１ラインを駆動させるための回路を示す図であ
る。
表示電極１ラインを駆動させるための回路を示す図であ
る。
【図３】本発明の他の実施例であるＰＤＰの試験方法を
説明するための図である。
説明するための図である。
【図４】ＰＤＰの構成を説明するための外観斜視図であ
る。
る。
１，２１ ＰＤＰユニット ２，２２ 表示パネル（ＰＤＰ） ３，２３ 前面ガラス ４，２４ 背面ガラス ５，２５ ＣＯＭ ６ 半導体チップ ７ａ，７ｂ 電極端子 ８ ショートバー ９ 抵抗測定器 １０ 不良ライン １３ オシロスコープ
Claims (3)
- 【請求項１】 表示電極を有する表示パネルと、表示電
極を駆動するための回路とを有し、前記表示パネルの表
示電極と駆動用回路とが、配線ケーブルを備えるチップ
搭載基板を介して接続される平面表示装置の試験方法に
おいて、 表示パネルの点灯不良検出後、前記チップ搭載基板を接
続する電極端子の対向側の全ての電極端子を短絡させ、
短絡させた電極部の電気的特性を測定することを特徴と
する平面表示装置の試験方法。 - 【請求項２】 前記表示電極を駆動するための電源と、
前記短絡させた電極との間の抵抗値を測定することを特
徴とする請求項１記載の平面表示装置の試験方法。 - 【請求項３】 前記短絡させた電極の出力波形或いは電
圧値を測定することを特徴とする請求項１記載の平面表
示装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22930497A JPH1165476A (ja) | 1997-08-26 | 1997-08-26 | 平面表示装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22930497A JPH1165476A (ja) | 1997-08-26 | 1997-08-26 | 平面表示装置の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1165476A true JPH1165476A (ja) | 1999-03-05 |
Family
ID=16890050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22930497A Withdrawn JPH1165476A (ja) | 1997-08-26 | 1997-08-26 | 平面表示装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1165476A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001084586A1 (en) * | 2000-04-28 | 2001-11-08 | Tae Wook Park | Short locate decision method for plasma display pannel electrode |
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1997
- 1997-08-26 JP JP22930497A patent/JPH1165476A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001084586A1 (en) * | 2000-04-28 | 2001-11-08 | Tae Wook Park | Short locate decision method for plasma display pannel electrode |
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