JPH0412468Y2 - - Google Patents
Info
- Publication number
- JPH0412468Y2 JPH0412468Y2 JP1984094011U JP9401184U JPH0412468Y2 JP H0412468 Y2 JPH0412468 Y2 JP H0412468Y2 JP 1984094011 U JP1984094011 U JP 1984094011U JP 9401184 U JP9401184 U JP 9401184U JP H0412468 Y2 JPH0412468 Y2 JP H0412468Y2
- Authority
- JP
- Japan
- Prior art keywords
- probe
- circuit
- terminals
- terminal
- inspection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000523 sample Substances 0.000 claims description 58
- 238000007689 inspection Methods 0.000 claims description 35
- 238000010586 diagram Methods 0.000 description 9
- 238000012360 testing method Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000275 quality assurance Methods 0.000 description 1
Landscapes
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Measuring Leads Or Probes (AREA)
Description
【考案の詳細な説明】
（産業上の利用分野）
本考案はプリント配線基板等における回路パタ
ーンの断線、短絡等を検査する回路パターン検査
装置に関する。
ーンの断線、短絡等を検査する回路パターン検査
装置に関する。
（従来の技術）
プリント配線基板等に形成された回路パターン
は品質保証上、断線、短絡、抵抗値、絶縁等の各
種電気的特性を検査する。
は品質保証上、断線、短絡、抵抗値、絶縁等の各
種電気的特性を検査する。
ところで、フラツトパツケージ端子を有する配
線基板におけるパターンを検査する場合、従来、
検査装置本体に接続した一対のプローブ端子を用
い、各プローブ端子を検査すべきパターン上に接
触させて各プローブ端子間の電気的特性を検査し
ていた。
線基板におけるパターンを検査する場合、従来、
検査装置本体に接続した一対のプローブ端子を用
い、各プローブ端子を検査すべきパターン上に接
触させて各プローブ端子間の電気的特性を検査し
ていた。
例えば第５図（パターンの平面図）のようにパ
ターン６１と６２がＡ部で短絡している場合、各
パターン６１，６２の端子６１ａ，６２ａに夫々
プローブ端子を当てれば当該短絡を検出できる。
ターン６１と６２がＡ部で短絡している場合、各
パターン６１，６２の端子６１ａ，６２ａに夫々
プローブ端子を当てれば当該短絡を検出できる。
また、第６図（パターンの平面図）のようにパ
ターン７１がＢ部で断線している場合にもパター
ン７１の両端側の端子７１ａと７２ｂに夫々プロ
ーブ端子を当てれば当該断線を検出できる。な
お、一方の端子７２ｂはいわゆるフラツトパツケ
ージ端子である。
ターン７１がＢ部で断線している場合にもパター
ン７１の両端側の端子７１ａと７２ｂに夫々プロ
ーブ端子を当てれば当該断線を検出できる。な
お、一方の端子７２ｂはいわゆるフラツトパツケ
ージ端子である。
（考案が解決しようとする問題点）
ところで、上述した第５図に示す短絡を検査す
る場合にはフラツトパツケージ端子以外の端子６
１ａと６２ａを用いるため各端子６１ａと６２ａ
は位置的に広く空いており何ら問題なくプローブ
端子を接触させることができる。
る場合にはフラツトパツケージ端子以外の端子６
１ａと６２ａを用いるため各端子６１ａと６２ａ
は位置的に広く空いており何ら問題なくプローブ
端子を接触させることができる。
しかしながら、第６図に示す断線を検査する場
合にはフラツトパツケージ端子７２ｂを用いるた
め検査は容易でない。つまり、当該端子７２ｂは
密集して形成され（例えば各端子間のピツチは
0.4mm程度）、特に近時LSI等の高密度部品を装着
するものに於てはその傾向が著しい。
合にはフラツトパツケージ端子７２ｂを用いるた
め検査は容易でない。つまり、当該端子７２ｂは
密集して形成され（例えば各端子間のピツチは
0.4mm程度）、特に近時LSI等の高密度部品を装着
するものに於てはその傾向が著しい。
このため、従来の検査装置ではプローブ端子を
フラツトパツケージ端子上に当接させることが困
難となつている。なお、プローブ端子先端を細く
したり、或いは千鳥状に配する等の処置を講ずる
こともできるが多小のずれ等によりプローブ端子
が曲つてしまい、又プローブ端子の交換も煩しい
不具合を生ずる。
フラツトパツケージ端子上に当接させることが困
難となつている。なお、プローブ端子先端を細く
したり、或いは千鳥状に配する等の処置を講ずる
こともできるが多小のずれ等によりプローブ端子
が曲つてしまい、又プローブ端子の交換も煩しい
不具合を生ずる。
一方、このようにパターンの小ピツチ化が進む
なかでパターンのフアイン化が行われており、こ
のようなパターンの電気的特性を正確且つ精度よ
く検査判別することが要請されるが従来の検査装
置、特にプローブ端子によつては事実上プローブ
端子の大きさと製作上の誤差から適用できないの
が実情である。
なかでパターンのフアイン化が行われており、こ
のようなパターンの電気的特性を正確且つ精度よ
く検査判別することが要請されるが従来の検査装
置、特にプローブ端子によつては事実上プローブ
端子の大きさと製作上の誤差から適用できないの
が実情である。
本考案は以上の問題点を解決するもので、特に
小ピツチ化及びフアイン化されたパターンにも十
分対応でき、しかも検査の容易化、確実化、高精
度化を達成できるプリント配線基板等の回路パタ
ーン検査装置を提供する。
小ピツチ化及びフアイン化されたパターンにも十
分対応でき、しかも検査の容易化、確実化、高精
度化を達成できるプリント配線基板等の回路パタ
ーン検査装置を提供する。
（問題点を解決するための手段及び作用）
本考案のプリント配線基板等の回路パターン検
査装置は、回路パターンにおける一方側の端子で
ある複数のフラツトパツケージ端子に共通して接
触する第１プローブ端子７と、他方側の各端子に
接触する複数の第２プローブ端子８〜１１を保持
するプローブ２６と、前記プローブ２６の第２プ
ローブ端子８〜１１の選択回路４４，４５と、前
記プローブ２６の第２プローブ端子８〜１１の電
位を基準電圧発生回路４７からの基準電圧と比較
する比較回路４８と、短絡検査と断線検査の切換
え用電子スイツチ５０と、検査結果の表示部４９
と前記各回路および電子スイツチの作動用電源４
３，４６，５１と、前記電源４３，４６，５１、
選択回路４４，４５、比較回路４８、表示部４
９、電子スイツチ５０を制御するCPU５２、メ
モリ５３および検査順序等のプログラムを入力す
るキーボード５４により成るコンピユータ４２と
から構成したものである。
査装置は、回路パターンにおける一方側の端子で
ある複数のフラツトパツケージ端子に共通して接
触する第１プローブ端子７と、他方側の各端子に
接触する複数の第２プローブ端子８〜１１を保持
するプローブ２６と、前記プローブ２６の第２プ
ローブ端子８〜１１の選択回路４４，４５と、前
記プローブ２６の第２プローブ端子８〜１１の電
位を基準電圧発生回路４７からの基準電圧と比較
する比較回路４８と、短絡検査と断線検査の切換
え用電子スイツチ５０と、検査結果の表示部４９
と前記各回路および電子スイツチの作動用電源４
３，４６，５１と、前記電源４３，４６，５１、
選択回路４４，４５、比較回路４８、表示部４
９、電子スイツチ５０を制御するCPU５２、メ
モリ５３および検査順序等のプログラムを入力す
るキーボード５４により成るコンピユータ４２と
から構成したものである。
第１図は本考案に係る回路パターン検査装置の
構成図を示し、２は検査装置本体である。この本
体２は回路パターン３〜６における一方側の端子
である複数のフラツトパツケージ端子３ａ〜６ａ
に共通して接触（接続）する第１プローブ端子７
と、他方側の各端子３ｂ〜６ｂに接触する複数の
第２プローブ端子８〜１１を備え、これにより少
なくとも第１プローブ端子７と第２プローブ端子
８……間との電気的特性を検査することができる
ように構成した。このように構成した本考案に係
るプリント配線基板等の回路パターン検査装置を
符号１で示す。
構成図を示し、２は検査装置本体である。この本
体２は回路パターン３〜６における一方側の端子
である複数のフラツトパツケージ端子３ａ〜６ａ
に共通して接触（接続）する第１プローブ端子７
と、他方側の各端子３ｂ〜６ｂに接触する複数の
第２プローブ端子８〜１１を備え、これにより少
なくとも第１プローブ端子７と第２プローブ端子
８……間との電気的特性を検査することができる
ように構成した。このように構成した本考案に係
るプリント配線基板等の回路パターン検査装置を
符号１で示す。
（実施例）
次に、本考案の好適な実施例について第２図乃
至第４図を参照して具体的に説明する。
至第４図を参照して具体的に説明する。
（第１実施例）
第２図は本考案の第１実施例に係る回路パター
ン検査装置のブロツク回路図を示す。
ン検査装置のブロツク回路図を示す。
第１実施例は特に回路パターンの断線を検査す
るための実施例である。同図中、１２は直流電
源、１３〜１６は電流制限用抵抗、１７は基準電
圧発生部、２１〜２４は当該基準電圧発生部１７
からの基準電圧Ｅと前記第２プローブ端子８〜１
１の電位を比較する比較回路（差動増幅回路）、
２５は表示部、２６は前記第１プローブ端子７及
び第２プローブ端子８〜１１を保持するプローブ
である。なお、当該プローブ２６以外は前記検査
装置本体２に内蔵する。
るための実施例である。同図中、１２は直流電
源、１３〜１６は電流制限用抵抗、１７は基準電
圧発生部、２１〜２４は当該基準電圧発生部１７
からの基準電圧Ｅと前記第２プローブ端子８〜１
１の電位を比較する比較回路（差動増幅回路）、
２５は表示部、２６は前記第１プローブ端子７及
び第２プローブ端子８〜１１を保持するプローブ
である。なお、当該プローブ２６以外は前記検査
装置本体２に内蔵する。
次に、動作を説明すると、今、第１プローブ端
子７と第２プローブ端子８間のパターンに断線部
Ｃが存在する場合を想定する。この場合、第１プ
ローブ端子７を接地しておくと、第２プローブ端
子９〜１１は夫々第１プローブ端子７と通電する
ため電位は零電位になるが第２プローブ端子８は
非導通のため直流電源１２の電位と同一の高電位
となる。これにより比較回路２１はその比較機能
によつて所定の出力を行う。なお、他の比較回路
２２〜２４の出力はない。この結果表示部２５は
第２プローブ端子８を当接した回路パターン中に
断線部Ｃが存在することを表示し、同時に他の回
路パターンは正常であることを知らしめたり、或
いは基板単位の不良品検査では表示部２５に於て
不良品である旨表示する。
子７と第２プローブ端子８間のパターンに断線部
Ｃが存在する場合を想定する。この場合、第１プ
ローブ端子７を接地しておくと、第２プローブ端
子９〜１１は夫々第１プローブ端子７と通電する
ため電位は零電位になるが第２プローブ端子８は
非導通のため直流電源１２の電位と同一の高電位
となる。これにより比較回路２１はその比較機能
によつて所定の出力を行う。なお、他の比較回路
２２〜２４の出力はない。この結果表示部２５は
第２プローブ端子８を当接した回路パターン中に
断線部Ｃが存在することを表示し、同時に他の回
路パターンは正常であることを知らしめたり、或
いは基板単位の不良品検査では表示部２５に於て
不良品である旨表示する。
（第２実施例）
次に、本考案の第２実施例について説明する。
第３図は第２実施例に係る回路パターン検査装置
のブロツク回路図を示す。
第３図は第２実施例に係る回路パターン検査装置
のブロツク回路図を示す。
第２実施例は特に回路パターンの短絡を検査す
るための実施例であり、第２図に示したプローブ
２６のうち第１プローブ端子７を用いない場合で
ある。
るための実施例であり、第２図に示したプローブ
２６のうち第１プローブ端子７を用いない場合で
ある。
第３図中、３０は直流電源、３１，３２はスイ
ツチングトランジスタ等で構成した選択回路、３
３は当該選択回路を制御する制御回路、３４〜３
７は抵抗、３８は基準電圧発生回路、３９は同回
路３８からの基準電圧Ｅと各第２プローブ端子８
〜１１の電位を比較する比較回路（差動アンプ
等）、４０は比較回路３９の比較結果を表示する
表示部である。
ツチングトランジスタ等で構成した選択回路、３
３は当該選択回路を制御する制御回路、３４〜３
７は抵抗、３８は基準電圧発生回路、３９は同回
路３８からの基準電圧Ｅと各第２プローブ端子８
〜１１の電位を比較する比較回路（差動アンプ
等）、４０は比較回路３９の比較結果を表示する
表示部である。
次に動作を説明すると、今、第３図中第２プロ
ーブ端子８と９を接続した夫々の回路パターン間
に短絡部Ｄが存在する場合を想定する。先ず、制
御回路３３によつて選択回路３１を制御し電源３
０を第２プローブ端子８のみに通電せしめる。他
方、同時に選択回路３２を制御し第２プローブ端
子９以外は全て接地せしめる。この結果、電源３
０→選択回路３１→第２プローブ端子８→短絡部
Ｄ→第２プローブ端子９→抵抗３５の順に通電し
第２プローブ端子９の電位は抵抗３５の端子電圧
となり高電位となる。これにより、比較回路３９
の機能によつて短絡部Ｄを検知し不良品である旨
を表示部４０に表示する。なお、他の第２プロー
ブ端子８，１０，１１はいずれも零電位である。
また、この場合、短絡部Ｄが存在しない場合には
第２プローブ端子９は零電位となる。よつて、制
御回路３３は各パターン間において順次検査でき
るように選択回路３１，３２を制御する。
ーブ端子８と９を接続した夫々の回路パターン間
に短絡部Ｄが存在する場合を想定する。先ず、制
御回路３３によつて選択回路３１を制御し電源３
０を第２プローブ端子８のみに通電せしめる。他
方、同時に選択回路３２を制御し第２プローブ端
子９以外は全て接地せしめる。この結果、電源３
０→選択回路３１→第２プローブ端子８→短絡部
Ｄ→第２プローブ端子９→抵抗３５の順に通電し
第２プローブ端子９の電位は抵抗３５の端子電圧
となり高電位となる。これにより、比較回路３９
の機能によつて短絡部Ｄを検知し不良品である旨
を表示部４０に表示する。なお、他の第２プロー
ブ端子８，１０，１１はいずれも零電位である。
また、この場合、短絡部Ｄが存在しない場合には
第２プローブ端子９は零電位となる。よつて、制
御回路３３は各パターン間において順次検査でき
るように選択回路３１，３２を制御する。
（第３実施例）
次に、本考案の第３実施例について説明する。
第４図は第３実施例に係る回路パターン検査装置
のブロツク回路図を示す。
第４図は第３実施例に係る回路パターン検査装置
のブロツク回路図を示す。
第３実施例は第１実施例と第２実施例を組合せ
たもので、各検査場所及び検査項目をコンピユー
タ４２によつて制御するものである。
たもので、各検査場所及び検査項目をコンピユー
タ４２によつて制御するものである。
第４図中、４３は直流電源、４４，４５は選択
回路、４６は直流電源であり、この電源４６は第
３図では接地（零電位）となつている。４７は基
準電圧発生回路、４８は比較回路、４９は表示部
である。また、５０は電子スイツチであり短絡検
査のときは開、断線検査のときは閉となる。さら
に５１は直流電源で第２図では接地（零電位）と
なつている。
回路、４６は直流電源であり、この電源４６は第
３図では接地（零電位）となつている。４７は基
準電圧発生回路、４８は比較回路、４９は表示部
である。また、５０は電子スイツチであり短絡検
査のときは開、断線検査のときは閉となる。さら
に５１は直流電源で第２図では接地（零電位）と
なつている。
一方、コンピユータ４２はCPU（中央処理装
置）５２、メモリ５３、検査順序等のプログラム
を入力するキーボード５４から構成し、このコン
ピユータ４２によつて、電源４３，４６，５１の
電位をコントロールしたり、選択回路４４，４５
の選択指令（スイツチング指令）及び電子スイツ
チ５０の開閉指令を与える。さらにまた、比較回
路４８、表示部４９のタイミングコントロールを
行なう。
置）５２、メモリ５３、検査順序等のプログラム
を入力するキーボード５４から構成し、このコン
ピユータ４２によつて、電源４３，４６，５１の
電位をコントロールしたり、選択回路４４，４５
の選択指令（スイツチング指令）及び電子スイツ
チ５０の開閉指令を与える。さらにまた、比較回
路４８、表示部４９のタイミングコントロールを
行なう。
第３実施例では、コンピユータ制御により各種
検査を自動的に行ない処理できる。なお、検査原
理、方法は第１実施例又は第２実施例と同じであ
り、その説明は省略する。
検査を自動的に行ない処理できる。なお、検査原
理、方法は第１実施例又は第２実施例と同じであ
り、その説明は省略する。
（考案の効果）
このように、本考案に係るプリント配線基板等
の回路パターン検査装置は回路パターンにおける
一方側の端子である複数のフラツトパツケージ端
子に共通して接触する第１プローブ端子と、他方
側の各端子に接触する複数の第２プローブ端子
と、少なくとも各第２プローブ端子と第１プロー
ブ端子間との電気的特性を検査する検査装置本体
からなるため、特にフラツトパツケージ端子を備
え、小ピツチ化及びフアイン化された回路パター
ンにも十分対応して用いることができ、しかもこ
れによつて検査を容易に行うことができる。ま
た、誤差等のない確実で高精度の検査を行うこと
ができる。
の回路パターン検査装置は回路パターンにおける
一方側の端子である複数のフラツトパツケージ端
子に共通して接触する第１プローブ端子と、他方
側の各端子に接触する複数の第２プローブ端子
と、少なくとも各第２プローブ端子と第１プロー
ブ端子間との電気的特性を検査する検査装置本体
からなるため、特にフラツトパツケージ端子を備
え、小ピツチ化及びフアイン化された回路パター
ンにも十分対応して用いることができ、しかもこ
れによつて検査を容易に行うことができる。ま
た、誤差等のない確実で高精度の検査を行うこと
ができる。
第１図は本考案に係るプリント配線基板等の回
路パターン検査装置の構成図、第２図は本考案の
第１実施例に係る回路パターン検査装置のブロツ
ク回路図、第３図は本考案の第２実施例に係る同
装置のブロツク回路図、第４図は本考案の第３実
施例に係る同装置のブロツク回路図、第５図及び
第６図は従来例を説明するための回路パターンの
平面図である。 １……回路パターン検査装置、２……検査装置
本体、３〜６……フラツトパツケージ端子、３ａ
〜６ａ……他方の端子、７……第１プローブ端
子、８〜１１……第２プローブ端子。
路パターン検査装置の構成図、第２図は本考案の
第１実施例に係る回路パターン検査装置のブロツ
ク回路図、第３図は本考案の第２実施例に係る同
装置のブロツク回路図、第４図は本考案の第３実
施例に係る同装置のブロツク回路図、第５図及び
第６図は従来例を説明するための回路パターンの
平面図である。 １……回路パターン検査装置、２……検査装置
本体、３〜６……フラツトパツケージ端子、３ａ
〜６ａ……他方の端子、７……第１プローブ端
子、８〜１１……第２プローブ端子。
Claims (1)
- 回路パターンにおける一方側の端子である複数
のフラツトパツケージ端子に共通して接触する第
１プローブ端子７と、他方側の各端子に接触する
複数の第２プローブ端子８〜１１を保持するプロ
ーブ２６と、前記プローブ２６の第２プローブ端
子８〜１１の選択回路４４，４５と、前記プロー
ブ２６の第２プローブ端子８〜１１の電位を基準
電圧発生回路４７からの基準電圧と比較する比較
回路４８と、短絡検査と断線検査の切換え用電子
スイツチ５０と、検査結果の表示部４９と前記各
回路および電子スイツチの作動用電源４３，４
６，５１と、前記電源４３，４６，５１、選択回
路４４，４５、比較回路４８、表示部４９、電子
スイツチ５０を制御するCPU５２、メモリ５３
および検査順序等のプログラムを入力するキーボ
ード５４により成るコンピユータ４２とから構成
したことを特徴とするプリント配線基板等の回路
パターン検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9401184U JPS6121981U (ja) | 1984-06-23 | 1984-06-23 | プリント配線基板等の回路パタ−ン検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9401184U JPS6121981U (ja) | 1984-06-23 | 1984-06-23 | プリント配線基板等の回路パタ−ン検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6121981U JPS6121981U (ja) | 1986-02-08 |
| JPH0412468Y2 true JPH0412468Y2 (ja) | 1992-03-25 |
Family
ID=30652196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9401184U Granted JPS6121981U (ja) | 1984-06-23 | 1984-06-23 | プリント配線基板等の回路パタ−ン検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6121981U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002023206A1 (fr) * | 2000-09-11 | 2002-03-21 | Oht Inc. | Dispositif et procede d'inspection |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6076709B2 (ja) * | 2012-11-26 | 2017-02-08 | 日本メクトロン株式会社 | 導通検査装置および導通検査方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56110060A (en) * | 1980-02-06 | 1981-09-01 | Nec Corp | Inspecting method and device for base plate of circuit |
-
1984
- 1984-06-23 JP JP9401184U patent/JPS6121981U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56110060A (en) * | 1980-02-06 | 1981-09-01 | Nec Corp | Inspecting method and device for base plate of circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002023206A1 (fr) * | 2000-09-11 | 2002-03-21 | Oht Inc. | Dispositif et procede d'inspection |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6121981U (ja) | 1986-02-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4801869A (en) | Semiconductor defect monitor for diagnosing processing-induced defects | |
| JP3228982B2 (ja) | インサーキット試験装置 | |
| EP0573159A2 (en) | Identification of pin-open faults by capacitive coupling through the integrated circuit package | |
| JPH07191080A (ja) | 電気接続の完全性を測定するための装置と方法 | |
| KR101866427B1 (ko) | 반도체 소자용 테스트 소켓의 검사장치 | |
| JP4607295B2 (ja) | 回路基板検査装置 | |
| JPH0412468Y2 (ja) | ||
| JP2000338168A (ja) | 回路基板検査装置 | |
| JPH11101841A (ja) | 導電性ペーストスルーホール型両面プリント配線基板及びその電気特性試験装置 | |
| JPS62269075A (ja) | プリント基板検査装置 | |
| JPH07104026A (ja) | 実装部品の半田付け不良検出方法 | |
| JPH1164385A (ja) | 検査用基板のプローブ | |
| JP2977959B2 (ja) | 半導体装置およびその測定方法 | |
| JPH06347502A (ja) | プリント基板試験方法 | |
| JP4863786B2 (ja) | 接触試験装置および接触試験方法 | |
| JPH0541419A (ja) | 検査装置の評価方法 | |
| JP2591453B2 (ja) | バーンインボード検査装置およびバーンインボード検査方法 | |
| JPH10300823A (ja) | プローバの点検方法 | |
| JP2002100658A (ja) | 半導体装置の検査装置 | |
| JPS6033064A (ja) | パターン検査装置の自己診断方法 | |
| JPH07104023A (ja) | プリント基板検査方法 | |
| JPH01182763A (ja) | 回路を有する基板の導通性チェック方法 | |
| JPS6345544A (ja) | プリント基板検査装置 | |
| JPS6193965A (ja) | フアインパタ−ン基板の検査方法とその装置 | |
| JPH03244142A (ja) | 半導体デバイスの検査方法 |