JPH1154664A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH1154664A
JPH1154664A JP9205687A JP20568797A JPH1154664A JP H1154664 A JPH1154664 A JP H1154664A JP 9205687 A JP9205687 A JP 9205687A JP 20568797 A JP20568797 A JP 20568797A JP H1154664 A JPH1154664 A JP H1154664A
Authority
JP
Japan
Prior art keywords
chip
groove
sealing member
wiring conductor
resin sealing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9205687A
Other languages
English (en)
Other versions
JP3502749B2 (ja
Inventor
Kenichirou Morishige
憲一郎 森茂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP20568797A priority Critical patent/JP3502749B2/ja
Publication of JPH1154664A publication Critical patent/JPH1154664A/ja
Application granted granted Critical
Publication of JP3502749B2 publication Critical patent/JP3502749B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】 【課題】ICチップの搭載領域の専有率を小さくでき、
しかも、他の電子部品の実装に悪影響を与えることがな
く、しかも、樹脂封止部材でICチップ及び接続部を安
定的に被覆でき、耐湿信頼性に優れた半導体装置を提供
することにある。 【解決手段】層間に内部配線導体2が配置され、且つ複
数の絶縁層1a〜1dを積層してなる積層体1の表面
に、表面配線導体6、該表面配線導体6と接続するIC
チップ7、該ICチップ7を被覆する樹脂封止部材9を
夫々形成して成る半導体装置において、前記積層体1の
表面に、ICチップ7及び接続パット5を囲繞する溝部
8または突条部81が周設されているとともに、該溝部
8または突条部81に囲まれた領域に樹脂封止部材9が
配置されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、表面にICチップ
を直接配置した構造を有する半導体装置に関するもので
ある。
【0002】
【従来の技術】一般に、ICチップはセラミックや樹脂
などからなる気密封止可能なパッケージに収容し、その
半導体パッケージを所定回路基板上に搭載していた。し
かし、製造工程の簡略化、低コスト化を考慮して、直
接、ICチップを回路基板の表面に搭載し、搭載したI
Cチップを樹脂封止部材で被覆することが行われてい
た。
【0003】具体的には、回路基板の表面にICチップ
が配置される下地導体膜及びICチップと接続する接続
パッドを形成しておき、ICチップを下地導体膜上に接
合し、ICチップの出力部と接続パッドとをボンディン
グワイヤなどの接続手段で電気的に接続する。そして、
ICチップ、ボンディングワイヤ、接続パッドを覆うよ
うに樹脂ペーストを塗布・供給し、硬化して樹脂封止部
材を形成していた。
【0004】上述の樹脂封止部材は、ICチップ、ボン
ディングワイヤを湿気から防止し、且つ外部の衝撃から
保護するために用いられていた。
【0005】しかし、回路基板の表面上に樹脂封止部材
を形成しただけでは、回路基板と樹脂封止部材との界面
から徐々に湿気が浸入してしまい、その結果、ICチッ
プ、ICチップとの接続パッド、ワイヤ細線などが腐食
してしまうという問題があった。また、樹脂封止部材を
形成すべく樹脂ペーストを塗布・供給すると、樹脂ペー
ストの広ってしまうという問題点があった。
【0006】上述の回路基板と樹脂封止部材との界面か
ら湿気が浸入を防止する構造としては、ICチップの周
囲に枠状の溝部を形成し、水分の浸入経路を拡張するこ
とが提案されている(実開平5−48338号参照)。
具体的には、回路基板上にICチップを囲むように枠状
の溝部を設け、この溝部に囲まれるように前記ICチッ
プを回路基板上に搭載し、該ICチップと接続する接続
パッドとを電気的に接続し、該ICチップと接続電極と
ICチップを樹脂封止部材で被覆していた。
【0007】
【発明が解決しようとする課題】しかし、上述の半導体
装置では、回路基板と樹脂封止部材との界面から湿気が
浸入を防止できたとしても、樹脂封止部材を形成すべく
樹脂ペーストを塗布・供給すると、樹脂ペーストの広っ
てしまうという問題点は解決していないものであった。
【0008】即ち、上述の半導体装置では、溝部はIC
チップのみを囲繞しており、ICチップと接続する接続
パッドがこの溝部の外方に配置されていた。従って、I
Cチップと接続パッドとの接続手段では、溝部を飛び越
すようにボンディングワイヤを使用しなくてはならず、
同時にこのボンデイィグワイヤを包覆するように樹脂封
止部材を形成すると、実質的に樹脂ペーストが回路基板
の表面に塗布配置したことと同じになり、塗布した樹脂
ペーストが溝部の周囲、即ち回路基板の表面に広がって
しまうという問題点があった。このように、樹脂が基板
の表面に広がってしまうと、回路基板上に搭載する他の
電子部品が搭載できなかったり、また、他の電子部品が
搭載可能な領域を狭めたりすることになり、電子部品の
実装効率の向上に制約を与えてしまう。
【0009】また、樹脂ペーストが溝部の外方に広がる
ことにより、溝部内に存在する樹脂封止部材の量が減少
し、これにより、ボンディングワイヤやICチップが露
出してしまったり、耐衝撃性が大きく低下するという問
題があった。
【0010】本発明は、上述の問題点に鑑みて案出され
たものであり、その目的は、ICチップの搭載領域の専
有率を小さくでき、しかも、他の電子部品の実装に悪影
響を与えることがなく、しかも、樹脂封止部材でICチ
ップ及び接続部を安定的に被覆でき、耐湿信頼性に優れ
た半導体装置を提供することにある。
【0011】
【課題を解決するための手段】第1の発明は、複数の絶
縁層を積層して成り、該絶縁層間に内部配線導体が配置
されている積層体の表面に、表面配線導体、該表面配線
導体と接続するICチップ、該ICチップを被覆する樹
脂封止部材を夫々形成して成る半導体装置において、前
記積層体の表面に、ICチップ及び該ICチップと接続
する接続パッド部を囲繞する溝部を周設するとともに、
該溝部内及び溝部に囲まれた領域が前記樹脂封止部材で
包覆されている半導体装置である。
【0012】また、第2の発明は、前記積層体の表面
に、ICチップ及び該ICチップと接続する接続パッド
部を囲繞する突条部を周設するとともに、該突条部に囲
まれた領域が前記樹脂封止部材で包覆されている半導体
装置である。
【0013】
【作用】本発明によれば、積層体の表面にICチップに
直接に搭載することができるため、構造が簡略化し、低
コストが図れる。特に、ICチップを積層体表面に実装
する他の電子部品と同様に取り扱うことができる。
【0014】また、第1の発明は、積層体の表面に、I
Cチップ及びICチップと接続する接続パッドを囲繞す
るように溝部が周設され、該溝部内及び溝部に囲まれた
領域に樹脂封止部材が配置されている。第2の発明は、
積層体の表面に、ICチップ及びICチップと接続する
接続パッドを囲繞するように突条部が周設され、該突条
部に囲まれた領域に樹脂封止部材が配置されている。
【0015】従って、この溝部又は突条部を越えて樹脂
が広がることが有効防止できる。これによって、積層体
の表面に広がる樹脂を有効に抑えることができるため、
該溝部の外方に他の電子部品を安定して搭載することが
でき、その結果、デットスペースが減少し、積層体の小
型化が図れることになる。
【0016】また、溝部に囲まれる領域または突条部に
囲まれる領域は、ICチップ及びICチップと接続する
接続パッドを配置されており、これが、樹脂封止部材で
被覆されており、上述したように、回路基板上での樹脂
の広がりを有効に防止できるため、樹脂封止部材でもっ
て、ICチップ、接続パッド、ICチップと接続パッド
との接続手段をも確実に被覆することができる。
【0017】このように溝部に囲まれる領域または突条
部に囲まれる領域にICチップと接続する接続パッドを
形成することができるのは、基体が積層構造であり、し
かも、絶縁層間に内部配線導体を有する積層構造であ
り、接続パッドがその下部に引き回された内部配線導体
に接続されているためである。
【0018】
【発明の実施の形態】以下、本発明の半導体装置を図面
に基づいて詳説する。
【0019】図1は、第1の発明に係る半導体装置の断
面図であり、図2は、樹脂封止部材及び表面配線導体を
省略した状態の斜視図である。
【0020】半導体装置は、複数の絶縁層1a〜1d、
内部配線導体2を積層し、且つ表面に表面配線導体4、
5、6、枠状の溝部8が形成された積層体1と、ICチ
ップ7と、樹脂封止部材9とから構成されている。
【0021】尚、積層体1の表面配線導体は、ICチッ
プ7を搭載する下地導体膜4、ICチップ7の出力部に
接続する接続パッド5、溝部8の外方に形成された配線
パターンや端子電極などの表面配線導体6からなり、以
下、それらを区別して説明する。
【0022】積層体1は、セラミック、ガラス−セラミ
ックなどからなる絶縁層1a〜1dと、各層1a〜1d
間に、Ag系材料、Cu系材料などから成る内部配線2
とが積層されて構成され、さらに積層体1の各層1a〜
1dの厚み方向には、各内部配線導体2どうしを接続
し、また、内部配線導体2と接続パッド5と接続し、さ
らに、内部配線導体2と表面配線導体6と接続するビア
ホール導体3が形成されている。また、積層体1の表面
には、ICチップ搭載用下地導体膜4、接続パッド5を
取り囲むように形成された平面形状が矩形状の溝部8が
形成されている。
【0023】この溝部8の深さは、積層体1の表層であ
る絶縁層1aの厚みに相当する深さとなっている。
【0024】また、積層体1の表面で溝部8に囲まれた
領域には、Ag系材料、Cu系材料を主成分とするIC
チップ搭載用下地導体膜4、接続パッド5が形成されて
いる。また、積層体1の表面で溝部8に囲まれた領域以
外には、Ag系材料、Cu系材料を主成分とする表面配
線導体6が形成されている。この表面配線導体6は、所
定回路を形成するための配線パターン、また、他の電子
部品10を搭載するための搭載パッド、外部の回路と接
続する端子電極を含むものである。
【0025】上述のICチップ搭載用下地導体膜4上に
ICチップ7が接合されている。尚、ICチップ7がフ
ェースボンデング型であれば、溝部8に囲まれた領域か
らICチップ搭載用下地導体膜4を省略できる。そし
て、ICチップ7の出力部と接続パッド5とをボンディ
ングワイヤWなどで電気的な接続が施されている。この
ようにしてICチップ7と接続パッド5とが電気的に接
続された状態で、溝部8に囲まれた領域にICチップ
7、接続パッド5、接続手段であるボンディングワイヤ
Wを被覆するように樹脂封止部材9を配置する。
【0026】樹脂封止部材9は、シリコーン系、フェノ
ール系、エポキシ系などの樹脂ペーストを、ディスペン
サなどの供給・塗布し、硬化することによって形成され
る。
【0027】尚、樹脂ペーストは、樹脂ペーストを供給
・塗布した時に、その広がりが溝部8内に留まる程度の
粘度に調整しておく。
【0028】上述の構造の半導体装置においては、IC
チップ7は積層体1の表面に直接実装しているため、I
Cチップ7の実装処理、ICチップ7と接続パッド5と
の接続処理が非常に簡単に行え、また、積層体の表面
に、ICチップを埋設する大きなキャビティー部を形成
する必要もないため、構造的にも簡略化し、その結果、
低コスト化が図れることになる。
【0029】また、この溝部8に囲まれた領域に配置さ
れた樹脂封止部材9は、溝部8を越えて、溝部8の外方
に広がることが抑制されるため、溝部8の外方の表面に
形成した表面配線導体6上に、抵抗、コンデンサ、トラ
ンジスタなどの他の電子部品10を実装するにあたり、
その実装を妨げることがない。即ち、他の電子部品10
の実装位置を溝部8の近傍させることができ、積層体1
の部品実装効率が向上し、また、高密度化、即ち小型化
が可能となる。
【0030】また、樹脂封止部材9となる樹脂ペースト
の広がりが溝部8で規制され、溝部8の外方に広がらな
いため、溝部8に囲まれた領域内で樹脂封止部材9を充
分な厚みでもって形成することができる。これにより、
ICチップ7を外部からの衝撃から保護することができ
ることは勿論のこと、接続パッド5及び接続手段である
ボンディングワイヤWを同時に衝撃から保護することが
できる。
【0031】また、樹脂封止部材9が溝部8内にも入り
込むように形成されることから、樹脂封止部材9と積層
体1との接合界面距離が実質的に延び、これにより、こ
の界面から浸入する湿気に対する保護の作用も向上す
る。
【0032】ここで、ICチップ7と接続する接続パッ
ド5と所定配線との接続について説明する。本発明の構
造では、接続パッド5が溝部8に囲まれた領域内に形成
されている。従って、積層体1の表面に形成した表面配
線導体6と接続パット5を接続することは、途中に溝部
8が存在しているため、実質的に不可能である。
【0033】この点、本発明の半導体装置において、溝
部8に囲まれた領域内に形成された接続パッド5は、積
層体1の厚み方向に形成されたビアホール導体3を介し
て絶縁層1a〜絶縁層1dとの層間に形成された内部配
線導体2に接続され、所定回路と接続されている。尚、
溝部8内に完全に樹脂封止部材9が入り込む場合には、
絶縁層1aと絶縁層1bとの層間に形成された内部配線
導体2、即ち、溝部8の底面に形成される導体によって
所定回路との接続をおこなうこともできる。
【0034】尚、従来の回路基板(実開平5−4833
8号)においては、単板状の回路基板を用いており、内
部配線導体を有しない構造であり、表面配線導体と接続
パッドとを電気的に接続するには、溝部による表面配線
導体の分断を避けるため接続パッドが溝部の外周に配置
されている。これでは、樹脂封止部材が回路基板の表面
に制限なく外方に広がってしまうことになる。
【0035】次に、本発明の半導体装置の製造方法を簡
単に説明する。
【0036】まず、絶縁層1b〜1cとなり、内部配線
導体導体2となる導体膜が形成さられたグリーンシート
を積層する。
【0037】次に、セラミックペーストを用いて絶縁層
1aとなる絶縁膜を未焼成状態の積層体上に印刷形成す
る。この時、ビアホール導体3となる部分には、貫通孔
が形成されるように、また、溝部8が形成されるよう
に、選択的な印刷より形成することができる。
【0038】次に、Ag系材料を主成分とする導電性ペ
ーストを用いて、溝部8となる部位に囲まれた領域の絶
縁膜上に、ICチップ下地用導体膜4となる導体膜、接
続パッド5となる導体膜を、溝部8となる部位の外方領
域の絶縁膜上に、表面配線導体6となる導体膜を印刷に
より形成する。尚、接続パッド5となる導体膜及び表面
配線導体6となる導体膜は、上述のビアホール導体3と
なる貫通孔を被覆するように形成する。これにより、貫
通孔内には導電性材料が充填し、接続パッド5となる導
体膜及び表面配線導体6となる導体膜と内部配線導体2
となる導体膜とが電気的に接続することになる。
【0039】次に、絶縁膜、接続パッド、ICチップ搭
載用下地導体膜、表面配線導体となる導体膜が形成され
た積層体を所定雰囲気で焼成処理する。
【0040】これにより、各グリーンシート及び絶縁膜
は絶縁層1a〜1dとなり、各導体膜は内部配線導体
2、接続パッド5、ICチップ搭載用下地導体膜4、表
面配線導体6となり、積層体1が達成される。
【0041】その後、ICチップ7をICチップ搭載用
下地導体膜4に接合し、ワイヤボンディング装置などに
よって、ICチップ7の出力パッド部と接続パッド5と
の間をボンディングワイヤWによって電気的な接続を行
う。
【0042】その後、ICチップ7を中心に、溝部8で
囲まれた領域に、シリコーン樹脂、フェノール樹脂、エ
ポキシ樹脂などの樹脂封止部材9はとなる樹脂ペースト
を、ディスペンサなどで供給塗布して樹脂塗膜を形成
し、紫外線の照射や加熱処理により、硬化処理して樹脂
封止部材9を形成する。
【0043】最後に、表面配線導体6上に、他の電子部
品10を実装する。
【0044】尚、上述の製造方法では、絶縁層1aを印
刷多層技術により形成したが、例えば、絶縁層1aとな
る絶縁ペーストに光硬化性モノマーを含有させておき、
絶縁層1b〜1dとなる未焼成積層体の上面の全面に、
この光硬化性モノマーを含有したセラミックペーストを
ドクターブレード法などにより絶縁膜を形成して、溝部
8及びビアホール導体3の形状に応じて、選択的な露光
・現像処理して、該溝部8及びビアホール導体3の貫通
孔を形成し、その後、表面配線導体6、ICチップ搭載
用下地導体膜4、接続パッド5、ビアホール導体3とな
る導体膜を導電性ペーストで印刷処理して、未焼成積層
体を形成しても構わない。また、積層体を構成する絶縁
層1b〜1dについても、光硬化性モノマーを含有した
セラミックペーストをドクターブレード法などにより形
成して、ビアホール導体3となる貫通孔を選択的な露光
・現像処理で形成しても構わない。
【0045】次に、第2の発明の半導体を図3、4を用
いて説明する。尚、図1、図2と同一部分は同一符号を
用い、詳細な説明を省略する。
【0046】図1、図2では、積層体1の表面に、IC
チップ7及びICチップ7と接続する接続パッド5を囲
繞する溝部8を周設して、溝部8内及び溝部8に囲まれ
た領域に樹脂封止部材9を供給して、ICチップ7、接
続パッド5、ボンディングワイヤWなどの接続手段を樹
脂封止部材9で包覆していた。
【0047】これに対して、図3、図4に示す半導体装
置は、積層体1の表面に、ICチップ7及び接続パッド
5を囲繞する突条部81を周設して、突条部81に囲ま
れた領域に樹脂封止部材9を供給して、ICチップ7、
接続パッド5を樹脂封止部材9で包覆している。
【0048】上述の突条部81は、絶縁層1a〜1dと
なる未焼成の積層体の表面に、セラミックペーストの選
択的な印刷により、枠状の突出体を形成し、積層体と印
刷体とを一体的に焼成することがにより形成される。ま
た上述したように、突条部81となるようにように、光
硬化モノマーを含有するセラミックペーストを未焼成積
層体の表面に実質的に全面塗布し、セラミック膜を乾燥
後、突条部81の形状に応じて選択的な露光・現像処理
により、一体的に焼成することがにより形成される。突
条部81の高さは、50μm以上あれば充分である。
【0049】また、図3、図4では、ICチップ7を搭
載用下地導体4を用いず、ICチッフ7の出力部を接続
パッド5に半田や導電性樹脂を介して直接接続してい
る。これは、突条部81の平面形状を極小化するためで
ある。
【0050】従って、上述の図3、図4の構造でも、I
Cチップ7を積層体1の表面に直接実装しているため、
ICチップ7の実装処理、ICチップ7と接続パッド5
との接続処理が非常に簡単に行える。また、積層体の表
面に、ICチップを埋設する深さの充分に深いキャビテ
ィー部を形成する必要もないため、構造的にも簡略化
し、その結果、低コスト化が図れることになる。
【0051】また、樹脂封止部材9を形成すべく、樹脂
ペーストを突条部81内に充填しても、樹脂ペーストが
突条部81を越えて外方に広がることがないため、他の
電子部品10の実装位置を突条部81の近傍させること
ができ、積層体1の部品実装効率が向上し、また、高密
度化、即ち小型化が可能となる。
【0052】また、樹脂封止部材9が突条部81の内壁
側面にも接合することから、樹脂封止部材9と積層体1
との接合界面距離が実質的に延び、これにより、この界
面から浸入する湿気に対する保護の作用も向上する。
【0053】
【発明の効果】以上のように、本発明のでは、ICチッ
プの搭載領域の専有率を小さくでき、しかも、他の電子
部品の実装に悪影響を与えることがなく、しかも、樹脂
封止部材でICチップ及び接続部を安定的に被覆でき、
耐湿信頼性に優れた半導体装置となる。
【図面の簡単な説明】
【図1】本発明の半導体装置の断面図である。
【図2】本発明の半導体装置の樹脂封止部材及び表面配
線導体を省略した状態の斜視図である。
【図3】本発明の別の半導体装置の断面図である。
【図4】本発明の別の半導体装置の樹脂封止部材及び表
面配線導体を省略した状態の斜視図である。
【符号の説明】
1 ・・・・積層体 1a〜1d・・・絶縁層 2 ・・・・内部配線 3 ・・・・ビアホール導体 4 ・・・・ICチップ搭載用下地導体膜 5・・・・・・・接続パッド 6・・・・・・・表面配線導体 7・・・・・・・ICチップ 8・・・・・・・溝部 81・・・・・・突条部 9・・・・・・・樹脂封止部材 10・・・・・・他の電子品

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 複数の絶縁層を積層して成り、該絶縁層
    間に内部配線導体が配置されている積層体の表面に、表
    面配線導体、該表面配線導体と接続するICチップ、該
    ICチップを被覆する樹脂封止部材を夫々形成して成る
    半導体装置において、 前記積層体の表面に、ICチップ及び該ICチップと接
    続する接続パッド部を囲繞する溝部を周設するととも
    に、該溝部内及び溝部に囲まれた領域が前記樹脂封止部
    材で包覆されていることを特徴とする半導体装置。
  2. 【請求項2】 複数の絶縁層を積層して成り、該絶縁層
    間に内部配線導体が配置されている積層体の表面に、表
    面配線導体、該表面配線導体と接続するICチップ、該
    ICチップを被覆する樹脂封止部材を夫々形成して成る
    半導体装置において、 前記積層体の表面に、ICチップ及び該ICチップと接
    続する接続パッド部を囲繞する突条部を周設するととも
    に、該突条部に囲まれた領域が前記樹脂封止部材で包覆
    されていることを特徴とする半導体装置。
JP20568797A 1997-07-31 1997-07-31 半導体装置 Expired - Fee Related JP3502749B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP20568797A JP3502749B2 (ja) 1997-07-31 1997-07-31 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20568797A JP3502749B2 (ja) 1997-07-31 1997-07-31 半導体装置

Publications (2)

Publication Number Publication Date
JPH1154664A true JPH1154664A (ja) 1999-02-26
JP3502749B2 JP3502749B2 (ja) 2004-03-02

Family

ID=16511051

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20568797A Expired - Fee Related JP3502749B2 (ja) 1997-07-31 1997-07-31 半導体装置

Country Status (1)

Country Link
JP (1) JP3502749B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008028115A (ja) * 2006-07-20 2008-02-07 Seiko Epson Corp 半導体装置及びその製造方法、並びに、配線基板
TWI400778B (zh) * 2006-09-13 2013-07-01 Shinetsu Chemical Co 密封微構件的方法
JP2013225583A (ja) * 2012-04-20 2013-10-31 Mitsubishi Electric Corp 太陽電池の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008028115A (ja) * 2006-07-20 2008-02-07 Seiko Epson Corp 半導体装置及びその製造方法、並びに、配線基板
TWI400778B (zh) * 2006-09-13 2013-07-01 Shinetsu Chemical Co 密封微構件的方法
JP2013225583A (ja) * 2012-04-20 2013-10-31 Mitsubishi Electric Corp 太陽電池の製造方法

Also Published As

Publication number Publication date
JP3502749B2 (ja) 2004-03-02

Similar Documents

Publication Publication Date Title
US5677575A (en) Semiconductor package having semiconductor chip mounted on board in face-down relation
JP3546131B2 (ja) 半導体チップパッケージ
US8143531B2 (en) Electronic component mounting package
US6995448B2 (en) Semiconductor package including passive elements and method of manufacture
JP3061954B2 (ja) 半導体装置
US6664617B2 (en) Semiconductor package
US20050121761A1 (en) Semiconductor device and method for fabricating the same
JP3683996B2 (ja) 半導体装置およびその製造方法
JPH05211275A (ja) 半導体装置及びその製造方法
JP5604876B2 (ja) 電子装置及びその製造方法
KR20190004964A (ko) 반도체 패키지
JP3776637B2 (ja) 半導体装置
JP2006100759A (ja) 回路装置およびその製造方法
US20040217451A1 (en) Semiconductor packaging structure
JP3502749B2 (ja) 半導体装置
JP3450477B2 (ja) 半導体装置及びその製造方法
JP2865072B2 (ja) 半導体ベアチップ実装基板
KR20030085449A (ko) 개량된 플립 칩 패키지
JPS63244631A (ja) 混成集積回路装置の製造方法
KR100907730B1 (ko) 반도체 패키지 및 그 제조 방법
JP2677213B2 (ja) 半導体集積回路装置
KR100216063B1 (ko) 메탈 볼 그리드 어레이 패키지
JP2630294B2 (ja) 混成集積回路装置およびその製造方法
KR19990002341A (ko) 이형칩부품 혼재실장용 인쇄회로기판 및 그 제조방법
JP2008034762A (ja) 回路装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20031125

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20031208

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081212

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091212

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees