JPH1153171A - データ演算装置および方法、並びに伝送媒体 - Google Patents

Abstract

(57)【要約】 【課題】 プログラムのステップの削減を図る。 【解決手段】 シーケンサ５０は、第１のオペランドま
たは第２のオペランドのうち、より長いビット長を有す
るオペランドのビット長をリピートカウンタ５２にロー
ドし、より短いビット長を有するオペランドのビット長
をビットカウンタ５３にロードし、リピート処理ととも
にこれらをデクリメントする。リピート処理のリピート
回数は、リピートカウンタのカウント数＋１回に設定さ
れる。ビットカウンタ５２の値が０となった以降、より
短いビット長を有するオペランドが２の補数である場
合、そのMSBがフルアダーに供給され、ストレートバイ
ナリである場合、値０がフルアダーに供給される。ま
た、シーケンサ５０によるリピート処理の最後のクロッ
クにおいて、より長いビット長を有するオペランドが２
の補数である場合、そのMSBがフルアダーに供給され、
ストレートバイナリである場合、値０がフルアダーに供
給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ演算装置お
よび方法、並びに伝送媒体に関し、特に、SIMD並列制御
を行う場合に用いて好適なデータ演算装置および方法、
並びに伝送媒体に関する。

【０００２】

【従来の技術】従来のデータ演算装置としては、特願平
07-230743号に開示されたものや、IEEE（The Institute
of Electrical and Electronics Engineers, Inc.）19
90 CUSTOM INTEGRATED CIRCUITS CONFERENCE ,P17. 3.1
に記載のSVP(Serial Video Processsor)と呼ばれるプ
ロセッサがある。このSVPは、映像信号をリアルタイム
でデジタル処理するプロセッサで、１０２４個のプロセ
ッサを１チップに収めたものである。そしてこのSVP
は、SIMD（Single Instruction stream/Multiple Datas
tream）構造で、水平走査線の画素データを並列処理可
能である。ここで、SIMDとは、コンピュータのデータ処
理方式の１つで、データは異なるが、同一の仕事を同時
処理するものである。

【０００３】図１５は、このような従来のデータ演算装
置の一構成例を示している。このデータ演算装置は、上
述のSIMD制御並列プロセッサである。このデータ演算装
置において、入力シリアルアクセスメモリ３１、データ
メモリ３２、演算回路３３、および、出力シリアルアク
セスメモリ３４は、リニアアレイ（直線配列）型に並列
化されたプロセッサエレメント群を構成している。これ
らのプロセッサエレメント３５は、プログラム制御回路
３７が有するプログラムメモリ３８に記憶されている１
つのプログラムに従って、連動して制御される。

【０００４】プログラム制御回路３７は、プログラムメ
モリ３８のアドレスを制御するシーケンサ（図示せず）
を内蔵し、プログラムメモリ３８に記憶されているプロ
グラムに従って、プログラムメモリ３８のアドレスを更
新していくとともに、各種制御信号を発生して、各種回
路を制御する。

【０００５】なお、入力シリアルアクセスメモリ３１、
データメモリ３２、出力シリアルアクセスメモリ３４
は、主にメモリで構成されいる。図の装置においては、
これらのメモリのためのロウ(ROW)アドレスデコーダ
は、プログラム制御回路３７に含まれているものとす
る。また、データメモリ３２は、２リード、１ライトの
３ポートを有しているメモリであり、データの書き込み
または読み出しのためのビット線は、この場合は縦に走
っており、このビット線端に演算回路３３が接続されて
いる。

【０００６】並列化されたプロセッサエレメント３５
（単一エレメント分）は、図において斜線で示した部分
に対応し、複数のプロセッサエレメント３５が、図中に
おいて横方向に配列されている。即ち、図の斜線の部分
だけで、１つのプロセッサに対応する構成要素を有して
いる。なお、要素演算回路３６は、演算回路３３の単一
エレメント分の回路である。

【０００７】図１６は、単一エレメント分のデータメモ
リ３２および要素演算回路３６の構成例を示している。
各プロセッサエレメントにおける演算の際に、自らに割
り当てられたデータ以外に、近傍のプロセッサエレメン
ト３５に割り当てられたデータを用いて演算を行う場合
がある。そのため、データメモリ３２には、セレクタ３
０１Ａおよびセレクタ３０１Ｂが設けられており、隣接
したプロセッサエレメント３５のデータメモリに供給さ
れているデータを、プログラム制御回路３７の制御によ
り適宜読み出すことができるようになされている。

【０００８】例えば、セレクタ３０１Ａおよびセレクタ
３０１Ｂには、図に示されているデータメモリ３２のデ
ータと、左側および右側に隣接している図示せぬプロセ
ッサエレメント３５のデータメモリ３２のデータが供給
されている。セレクタ３０１Ａは、この３つの入力のう
ちの１つを選択して、セレクタ３０２Ａおよびセレクタ
３０２Ｂに供給する。また、セレクタ３０１Ｂも同様
に、３つの入力のうち１つを選択し、セレクタ３０２Ｃ
に供給する。

【０００９】セレクタ３０１Ａからのデータは、セレク
タ３０２Ａを介してレジスタ３０３Ａに供給されるとと
もに、セレクタ３０２Ｂを介してレジスタ３０３Ｂに供
給される。レジスタ３０３Ａは供給されたデータを保持
した後、論理和回路３０４およびセレクタ３０７に出力
するとともに、セレクタ３０２Ａに帰還させる。レジス
タ３０３Ｂは供給されたデータを保持した後、論理積回
路３０４およびセレクタ３０５に供給する。

【００１０】セレクタ３０１Ｂからのデータは、セレク
タ３０２Ｃを介してレジスタ３０３Ｃに供給される。レ
ジスタ３０３Ｃは、供給されたデータを保持した後、セ
レクタ３０７およびフルアダー３０８に供給する。ま
た、レジスタ３０３Ｄは、フルアダー３０８からセレク
タ３０２Ｄを介して供給されるキャリーを保持するよう
になされている。

【００１１】論理積回路３０４は、レジスタ３０３Ａと
レジスタ３０３Ｂに保持されているデータの論理積を演
算し、セレクタ３０５に出力するようになされている。
排他的論理和回路３０６は、論理積回路３０４の出力
と、プログラム制御回路３７から供給されるデータとの
排他的論理和を演算し、その演算結果をフルアダー３０
８に供給している。フルアダー３０８は、さらにレジス
タ３０３Ｃとレジスタ３０３Ｄに保持されているデータ
が供給されている。フルアダー３０８は、これらの３つ
の入力の加算を行い、その演算の結果生成されたサムと
キャリーとを、セレクタ３０９に出力するようになされ
ている。このうちキャリーはセレクタ３０２Ｄにも供給
されている。

【００１２】セレクタ３０７はレジスタ３０３Ａの値に
よって、排他的論理和回路３０６、レジスタ３０３Ｃか
ら供給されるデータを選択し、セレクタ３０９に出力し
ている。セレクタ３０９は、プログラム制御回路３７の
制御信号により、セレクタ３０７の入力、フルアダー３
０８からの２つの入力の、合計３つの入力のうちのいず
れか１つを選択し、データメモリ３２に出力している。
セレクタ３０５は、プログラム制御回路３７からの信号
により制御され、レジスタ３０３Ｂまたは論理積回路３
０４の値を選択し、排他的論理和回路３０６に出力す
る。

【００１３】例えば、プログラム制御回路３７からの信
号により、セレクタ３０５を制御し、データメモリ３２
から供給されレジスタ３０３Ｂに保持されているデータ
が排他的論理和回路３０６を介して、フルアダー３０８
に入力される。フルアダー３０８は、排他的論理和回路
３０６より入力されるデータ（レジスタ３０３Ｂから供
給されたデータ）、データメモリ３２より供給され、レ
ジスタ３０３Ｃに保持されたデータ、およびレジスタ３
０３Ｄに保持されている前回の演算時に発生したキャリ
ーを加算し、その加算結果と、新たに生成したキャリー
をセレクタ３０９に出力する。キャリーはまた、レジス
タ３０３Ｄに供給され、保持される。

【００１４】また、プログラム制御回路３７は、セレク
タ３０９を制御して、フルアダー３０８の出力するキャ
リーを選択し、データメモリ３２に出力させることがで
きる。あるいはまた、セレクタ３０７を制御し、排他的
論理和回路３０６またはレジスタ３０３Ｃから供給され
たデータの一方を選択し、これをさらにセレクタ３０９
で選択させて、データメモリ３２に供給することができ
る。

【００１５】プログラム制御回路３７は、論理積回路３
０４より出力されるデータの論理を反転して、フルアダ
ー３０８に供給する場合、排他的論理和回路３０６の一
方の入力に論理１を供給する。このようにすると、排他
的論理和回路３０６は、論理積回路３０４より論理１が
出力されたとき、論理０を出力し、論理積回路３０４よ
り論理０が入力されたとき、論理１を出力することがき
る。

【００１６】以上のようにして１水平走査期間に割り当
てられている演算が終了すると、その水平走査期間のう
ちに、その水平走査期間に演算されたデータは、出力シ
リアルアクセスメモリ３４に転送される。

【００１７】以上のように、入力データを入力シリアル
アクセスメモリ３１に取り込む入力処理、プログラム制
御回路３７による、入力シリアルアクセスメモリ３１に
蓄積された入力データのデータメモリ３２への転送、演
算回路３３による演算、および、出力シリアルアクセス
メモリ３４への出力データの転送の演算処理、並びに、
出力データを出力シリアルアクセスメモリ３４から読み
出す出力処理の３つの処理が、各プロセッサエレメント
３５の各入力データに対して行われる。なお、これらの
３つの処理は、画像信号の１水平走査期間を単位とする
パイプライン処理として実行される。すなわち、データ
演算装置において、割り当てられた１水平走査期間分の
画素データに対して、３つの処理が一括して行われてい
る。

【００１８】

【発明が解決しようとする課題】ところで、データ演算
装置において行われる主な演算は、加算、減算、または
乗算である。このような演算を行う場合において、オペ
ランドのビット長などの演算において必要な情報が指定
される。この場合、プログラムメモリ３８におけるプロ
グラムをそのように記述することにより実現することが
できる。しかしながら、その分の処理のためにプログラ
ムのステップが増加する課題があった。

【００１９】本発明は、このような状況に鑑みてなされ
たものであり、データ演算装置における演算の効率を向
上させることを目的とする。

【００２０】

【課題を解決するための手段】請求項１に記載のデータ
演算装置は、演算の対象となる第１のオペランドと第２
のオペランドの間で所定の演算を行う演算手段と、第１
のオペランドのビット長および第２のオペランドのビッ
ト長を検出する第１の検出手段と、第１の検出手段の検
出結果に応じて、第１のオペランドまたは第２のオペラ
ンドのうち、より長いビット長を有するオペランドのビ
ット長を計数する第１の計数手段と、第１の検出手段の
検出結果に応じて、第１のオペランドまたは第２のオペ
ランドのうち、より短いビット長を有するオペランドの
ビット長を計数する第２の計数手段と、第１の計数手段
による計数値に１を加算した回数だけ演算手段に所定の
演算をリピートさせるリピート手段と、第１のオペラン
ドと第２のオペランドのデータの表現形式を検出する第
２の検出手段と、第２の計数手段による計数値と、第２
の検出手段による検出値とに応じて、より短いビットを
有する前記オペランドの上位ビットを補足する第１の補
足手段と、第１の計数手段による計数値と、第１の検出
手段による検出値とに応じて、より長いビットを有する
オペランドの上位ビットを補足する第２の補足手段とを
備えることを特徴とする。

【００２１】請求項７に記載のデータ演算方法は、演算
の対象となる第１のオペランドと第２のオペランドの間
で所定の演算を行う演算ステップと、第１のオペランド
のビット長および第２のオペランドのビット長を検出す
る第１の検出ステップと、第１の検出ステップの検出結
果に応じて、第１のオペランドまたは第２のオペランド
のうち、より長いビット長を有するオペランドのビット
長を計数する第１の計数ステップと、第１の検出ステッ
プの検出結果に応じて、第１のオペランドまたは第２の
オペランドのうち、より短いビット長を有するオペラン
ドのビット長を計数する第２の計数ステップと、第１の
計数ステップによる計数値に１を加算した回数だけ演算
ステップに所定の演算をリピートさせるリピートステッ
プと、第１のオペランドと第２のオペランドのデータの
表現形式を検出する第２の検出ステップと、第２の計数
ステップによる計数値と、第２の検出ステップによる検
出値とに応じて、より短いビットを有するオペランドの
上位ビットを補足する第１の補足ステップと、第１の計
数ステップによる計数値と、第１の検出ステップによる
検出値とに応じて、より長いビットを有するオペランド
の上位ビットを補足する第２の補足ステップとを備える
ことを特徴とする。

【００２２】請求項８に記載の伝送媒体は、演算の対象
となる第１のオペランドと第２のオペランドの間で所定
の演算を行う演算ステップと、第１のオペランドのビッ
ト長および第２のオペランドのビット長を検出する第１
の検出ステップと、第１の検出ステップの検出結果に応
じて、第１のオペランドまたは第２のオペランドのう
ち、より長いビット長を有するオペランドのビット長を
計数する第１の計数ステップと、第１の検出ステップの
検出結果に応じて、第１のオペランドまたは第２のオペ
ランドのうち、より短いビット長を有するオペランドの
ビット長を計数する第２の計数ステップと、第１の計数
ステップによる計数値に１を加算した回数だけ演算ステ
ップに所定の演算をリピートさせるリピートステップ
と、第１のオペランドと第２のオペランドのデータの表
現形式を検出する第２の検出ステップと、第２の計数ス
テップによる計数値と、第２の検出ステップによる検出
値とに応じて、より短いビットを有するオペランドの上
位ビットを補足する第１の補足ステップと、第１の計数
ステップによる計数値と、第１の検出ステップによる検
出値とに応じて、より長いビットを有するオペランドの
上位ビットを補足する第２の補足ステップとを有するプ
ログラムを伝送することを特徴とする。

【００２３】請求項１に記載のデータ演算装置、請求項
３に記載のデータ演算方法、および請求項４に記載の伝
送媒体においては、第１のオペランドのビット長および
第２のオペランドのビット長を検出し、検出結果に応じ
て、第１のオペランドまたは第２のオペランドのうち、
より長いビット長を有するオペランドのビット長を計数
し、検出結果に応じて、第１のオペランドまたは第２の
オペランドのうち、より短いビット長を有するオペラン
ドのビット長を計数し、その計数値に１を加算した回数
だけ演算手段に所定の演算をリピートさせ、第１のオペ
ランドと第２のオペランドのデータの表現形式を検出
し、オペランドのデータの表現形式およびビット長に基
づいて、各オペランドの上位ビットを補足する。

【００２４】

【発明の実施の形態】以下に本発明の実施の形態を説明
するが、特許請求の範囲に記載の発明の各手段と以下の
実施の形態との対応関係を明らかにするために、各手段
の後の括弧内に、対応する実施の形態（但し一例）を付
加して本発明の特徴を記述すると、次のようになる。但
し勿論この記載は、各手段を記載したものに限定するこ
とを意味するものではない。

【００２５】請求項１に記載のデータ演算装置は、演算
の対象となる第１のオペランドと第２のオペランドの間
で所定の演算を行う演算手段（例えば、図２のフルアダ
ー９７）と、第１のオペランドのビット長および第２の
オペランドのビット長を検出する第１の検出手段（例え
ば、図１のプログラム制御回路４２）と、第１の検出手
段の検出結果に応じて、第１のオペランドまたは第２の
オペランドのうち、より長いビット長を有するオペラン
ドのビット長を計数する第１の計数手段（例えば、図３
のリピートカウンタ５２）と、第１の検出手段の検出結
果に応じて、第１のオペランドまたは第２のオペランド
のうち、より短いビット長を有するオペランドのビット
長を計数する第２の計数手段（例えば、図３のビットカ
ウンタ５３）と、第１の計数手段による計数値に１を加
算した回数だけ演算手段に所定の演算をリピートさせる
リピート手段（例えば、図３のシーケンサ５０）と、第
１のオペランドと第２のオペランドのデータの表現形式
を検出する第２の検出手段（例えば、図１のプログラム
制御回路４２）と、第２の計数手段による計数値と、第
２の検出手段による検出値とに応じて、より短いビット
を有する前記オペランドの上位ビットを補足する第１の
補足手段（例えば、図２のレジスタ８０，８１）と、第
１の計数手段による計数値と、第１の検出手段による検
出値とに応じて、より長いビットを有するオペランドの
上位ビットを補足する第２の補足手段（例えば、図２の
レジスタ８０，８１）とを備えることを特徴とする。

【００２６】図１は、本発明を適用したデータ演算装置
の構成例を示すブロック図であり、図１５に示した従来
の構成例と対応する部分には同一の符号を付してあり、
その説明は適宜省略する。図１において、プログラム制
御回路４２は、プログラムメモリ４３およびシーケンサ
５０（図３を用いて後述する）などから構成されてい
る。プログラムメモリ４３は、制御プログラムを記憶し
ており、プログラム制御回路４２は、このプログラムに
基づいて各プロセッサエレメント３５を制御する。

【００２７】図２は、図１の各プロセッサエレメント３
５の要素演算回路４１の構成例を示している。この構成
例において、ＣＤ０乃至ＣＤ２４と示されているもの
は、図１のプログラム制御回路４２において生成される
２５ビットの制御コードであり、それぞれ所定のセレク
タに割り当てられ、割り当てられたセレクタを制御する
ようになされている。セレクタ７０Ａおよびセレクタ７
０Ｂには、それぞれ読み出しポートＲＰ１と読み出しポ
ートＲＰ２を介して、図１のデータメモリ３２の所定の
アドレスのデータが供給されている。これらのアドレス
は、アドレス修飾回路４５Ａおよびアドレス修飾回路４
５Ｂ（図３を用いて後述）によって独立に指定すること
ができる。また、読み出しポートＲＰ１からのデータ
は、左右に隣接したプロセッサエレメント３５に対して
も供給されるようになされている。

【００２８】セレクタ７０Ａおよびセレクタ７０Ｂに
は、自分自身に対応するもの以外に、近傍のプロセッサ
エレメント３５からのデータが供給されており、適宜演
算に用いることができる。セレクタ７０Ｂには、さらに
セレクタ１０１からのデータが帰還的に供給されてお
り、前回の演算結果を繰り返して用いる場合においてこ
れが選択される。

【００２９】セレクタ７０Ａにより選択されたデータ
は、セレクタ７２およびセレクタ７４に供給され、セレ
クタ７０Ｂにより選択されたデータは、セレクタ７１、
セレクタ７３、セレクタ７５、およびセレクタ９８に供
給される。セレクタ７１は、セレクタ７０Ｂから供給さ
れるデータ、値０、値１、またはレジスタ７７から帰還
されるデータのうちいずれか１つを選択し、レジスタ７
７に供給する。レジスタ７７は、供給されたデータを一
旦保持した後、セレクタ８８、セレクタ１００、論理積
回路８４、および論理積回路８５に出力し、また、セレ
クタ７１に帰還させるとともに、セレクタ７３にも供給
している。セレクタ８８は、制御コードＣＤ４がイネー
ブルである場合、レジスタ７７からのデータを選択し、
制御コードＣＤ４がディセーブルである場合、予め設定
されている値０を選択し、また、選択したデータを制御
データとしてセレクタ９３に出力し、セレクタ９３を制
御するようになされている。

【００３０】セレクタ７２は、セレクタ７０Ａからのデ
ータ、値０、値１、またはレジスタ７８から帰還される
データのうちいずれか１つを選択し、レジスタ７８に出
力するようになされている。セレクタ７３は、セレクタ
７０Ｂからのデータ、値０、値１、レジスタ７７からの
データ、またはレジスタ７９から帰還されるデータのう
ちいずれか１つを選択し、レジスタ７９に出力する。レ
ジスタ７８とレジスタ７９は、供給されたデータを一旦
保持した後、排他的論理和回路８３、論理積回路８４、
および論理積回路８５に出力するとともに、それぞれセ
レクタ７２とセレクタ７３に帰還させる。

【００３１】排他的論理和回路８３は、レジスタ７８お
よびレジスタ７９から供給されるデータが、ともに値０
である場合、またはともに値１である場合は論理１を、
それ以外の場合は論理０をセレクタ８７に出力するよう
になされている。セレクタ８７は、制御コードＣＤ３が
イネーブルである場合、排他的論理和回路８３からのデ
ータを選択し、制御コードＣＤ３がディセーブルである
場合、値０を選択するようになされている。セレクタ８
７はまた、選択したデータを制御データとしてセレクタ
９１に出力し、セレクタ９１を制御する。

【００３２】論理積回路８４は、供給される３つのデー
タの論理積を演算し、演算結果を論理和回路８６に出力
する。論理積回路８５は、供給される３つのデータを反
転した後、論理積を演算し、演算結果を論理和回路８６
に出力する。論理和回路８６は、供給されたデータの論
理和を演算し、演算結果をセレクタ８９に出力するよう
になされている。論理積回路８４、論理積回路８５、お
よび論理和回路８６がこのように構成されることによ
り、例えば、レジスタ７７乃至７９からのデータが全て
値０または全て値１となる場合のみ論理和回路８６は論
理１をセレクタ８９に出力し、それ以外の場合、論理０
をセレクタ８９に出力するように制御することができ
る。

【００３３】セレクタ８９は、制御コードＣＤ２がイネ
ーブルの場合、論理和回路８６からのデータを選択し、
制御コードＣＤ２がディセーブルの場合、値０を選択す
る。また、セレクタ８９は選択したデータを制御データ
としてセレクタ９４に出力し、セレクタ９４を制御す
る。

【００３４】セレクタ７４は、セレクタ７０Ａからのデ
ータ、値０、値１、およびレジスタ８０から帰還される
データのうちいずれか１つを選択し、セレクタ７５は、
セレクタ７０Ｂからのデータ、値０、値１、およびレジ
スタ８１から帰還されるデータのうちいずれか１つを選
択し、また、セレクタ７６は、フルアダー９７からのキ
ャリー、値０、値１、レジスタ８２から帰還されるデー
タのうちいずれか１つを選択し、それぞれレジスタ８０
乃至８２に出力するようになされている。レジスタ８１
とレジスタ８２は、供給されたデータを一旦保持した
後、フルアダー９７に出力するとともに、それぞれセレ
クタ７５とセレクタ７６に帰還させるようになされてい
る。

【００３５】レジスタ８０は、供給されたデータを一旦
保持した後、セレクタ９１およびレジスタ９０に出力す
るとともに、セレクタ７４に帰還させる。レジスタ９０
は、レジスタ８０からのデータを一旦保持した後、セレ
クタ９１に出力するようになされている。セレクタ９１
は、セレクタ８７からの制御データの値が０の場合、レ
ジスタ８０からのデータを選択し、セレクタ８７からの
制御データの値が１の場合、レジスタ９０に保持されて
いるデータを選択し、セレクタ９３およびインバータ９
２に出力するようになされている。インバータ９２は、
セレクタ９１からのデータを反転し、セレクタ９３に供
給している。

【００３６】セレクタ９３は、セレクタ８８からの制御
データの値が０の場合、セレクタ９１からのデータを選
択し、セレクタ８８からの制御データの値が１の場合、
セレクタ９１から出力され、インバータ９２により反転
されたデータを選択し、セレクタ９４に供給する。セレ
クタ９４は、セレクタ８９からの制御データの値が０の
場合、セレクタ９３からのデータを選択し、セレクタ８
９からの制御データの値が１の場合、値０を選択し、セ
レクタ９６に出力するようになされている。セレクタ９
６は、制御コードＣＤ５がディセーブルの場合、セレク
タ９４からのデータを選択し、制御コードＣＤ５がイネ
ーブルの場合、セレクタ９４から出力され、インバータ
９５により反転されたデータを選択してフルアダー９７
に供給する。

【００３７】フルアダー９７は、セレクタ９６からのデ
ータ、レジスタ８１からのデータ、およびレジスタ８２
からのデータを加算し、その加算結果であるサムと、新
たに発生したキャリーをセレクタ１０１に出力する。さ
らにサムはセレクタ１００にも供給され、キャリーは、
セレクタ７６およびセレクタ９８に供給される。セレク
タ９８は、制御コードＣＤ６に対応して、セレクタ７０
Ｂからのデータまたはフルアダー９７からのキャリーの
どちらか一方を選択し、レジスタ９９に出力する。レジ
スタ９９は、セレクタ９８より供給されたデータを一旦
保持した後、セレクタ１００およびセレクタ１０１に出
力する。

【００３８】セレクタ１００は、レジスタ７７からの制
御データに対応して、フルアダー９７のサムまたはレジ
スタ９９からのデータのうちどちらか一方を選択し、セ
レクタ１０１に出力する。セレクタ１０１は、制御コー
ドＣＤ０または制御コードＣＤ１に対応して、フルアダ
ー９７からのサム、フルアダー９７からのキャリー、セ
レクタ１００からのデータ、またはレジスタ９９からの
データのうちいずれか１つを選択し、セレクタ７０Ｂに
帰還させるとともに、レジスタ１０２に出力する。レジ
スタ１０２は、セレクタ１０１からのデータを一旦保持
した後、書き込みポートＷＰを介して、アドレス修飾回
路４５Ｃ（図３を用いて後述する）により指定されるア
ドレスに書き込まれる。

【００３９】要素演算回路４１をこのように構成するこ
とにより、レジスタ８０にロードされるデータに対し、
１クロック遅延、反転、または値０によるマスクなどの
処理を施した後、フルアダー９７において演算すること
ができる。また、所定のクロックにおいてフルアダー９
７から出力されたサムおよびキャリーをともにデータメ
モリ３２に書き込む場合、まずキャリーをレジスタ９９
に保持させておき、サムをデータメモリ３２の所定のア
ドレスに書き込んだ後、次のクロックにおいてキャリー
をレジスタ９９から読み出し、データメモリ３２に書き
込むようにすることができる。

【００４０】図３は、図１のプログラム制御回路４２の
構成例を示している。この構成例において、シーケンサ
５０は、アドレスカウンタ５１、リピートカウンタ５
２、ビットカウンタ５３、およびスタックレジスタ５４
を備え、さらに、補助レジスタ５５Ａ、補助レジスタ５
５Ｂ、およびループカウンタ５６を備えている。アドレ
スカウンタ５１は、プログラムメモリ４３のシーケンス
制御フィールドSQCに基づいて、プログラムメモリ４３
のアドレスを順次更新するようになされている。リピー
トカウンタ５２は、プログラムメモリ４３の同一アドレ
スを繰り返し生成する処理（以後、リピート処理と表記
する）の回数をカウントし、ビットカウンタ５３は、オ
ペランドのビット長をカウントするようになされてい
る。シーケンサ５０のリピート処理により、プログラム
制御回路４２は、図１の各プロセッサエレメント３５に
対して同一の制御を繰り返し実行するようになされてい
る。

【００４１】スタックレジスタ５４は、サブルーチンの
リターンアドレスなどを一時的に格納するようになされ
ている。補助レジスタ５５Ａは、スタックレジスタ５４
およびループカウンタ５６にロードされる値を一時的に
保持し、補助レジスタ５５Ｂは、リピートカウンタ５２
にロードされる値を一時的に保持するようになされてい
る。ループカウンタ５６は、プログラムのループ処理の
回数をカウントするようになされている。

【００４２】図４は、シーケンス制御フィールドSQCお
よび拡張フィールドEXTに対応して、シーケンサ５０が
実行する各機能FUNCTIONのテーブルを表している。シー
ケンサ５０は、CONT命令により、次に実行されるアドレ
スを生成し、プログラムメモリ４３に供給する。このア
ドレスに対応して、プログラム制御回路４２は図１の各
プロセッサエレメント３５を制御する。SUB命令およびR
TN命令により、シーケンサ５０は、サブルーチン処理を
実行するようになされている。SUB命令では、シーケン
サ５０は、サブルーチン処理の後に実行されるアドレス
をスタックレジスタ５４にプッシュし、拡張フィールド
EXTで指示されるサブルーチンアドレスにジャンプす
る。サブルーチンにおけるプログラムに従って、プログ
ラム制御回路４２により所定の処理が実行された後、シ
ーケンサ５０は、RTN命令によりスタックレジスタ５４
のアドレスにジャンプし、格納されているアドレスをポ
ップし、そのアドレスの処理に移る。

【００４３】FOR命令およびFEND命令は、シーケンサ５
０にループ処理を実行させるようになされている。FOR
命令において、シーケンサ５０は、ループの先頭アドレ
スをスタックレジスタ５４にプッシュし、拡張フィール
ドEXTで指定されるループ回数をループカウンタ５６に
ロードする。シーケンサ５０は、FEND命令により、ルー
プカウンタ５６の値をデクリメントし、この値が０では
ない場合、スタックレジスタ５４のアドレスにジャンプ
する。また、シーケンサ５０は、ループカウンタ５６の
値が０である場合、格納されているアドレスをポップ
し、次のアドレスの処理に移る。

【００４４】RPT命令により、シーケンサ５０はリピー
トカウンタ５２を用いて、拡張フィールドEXTで指定さ
れる回数だけリピート処理を実行し、WAIT命令により、
拡張フィールドEXTで指定される信号が真になるまでア
ドレスカウンタ５１のインクリメントを一時的に停止さ
せる。このWAIT命令は、外部からの信号に同期して、プ
ログラムを起動させるための命令である。また、JMP命
令により、シーケンサ５０は、拡張フィールドEXTで指
定されるアドレスの処理に移る。

【００４５】以上に示した各命令を組み合わせることに
より、シーケンサ５０を制御することができる。

【００４６】プログラムメモリ４３は、シーケンサ５０
により順次更新されるアドレスに従い、シーケンス制御
コードをシーケンサ５０に供給し、図１のデータメモリ
３２の読み出しポートＲＰ１およびＲＰ２（図２参照）
から所定のデータをロードする際に指定するアドレス、
所定の演算結果を書き込みポートＷＰ（図２参照）を介
して書き込む際に指定するアドレスを、アドレスフィー
ルドからアドレス修飾回路４５Ａ乃至４５Ｃにそれぞれ
供給する。また、プログラムメモリ４３は、制御コード
フィールドから制御コードＣＤ０乃至ＣＤ２４をコード
修飾回路４４に供給する。コード修飾回路４４は、プロ
グラムメモリ４３の制御コードフィールドから供給され
た制御コードＣＤ０乃至ＣＤ２４に対して所定の修飾を
施し、図１の各プロセッサエレメント３５に供給する。

【００４７】図５は、図３のアドレス修飾回路４５Ａの
構成例を示している。なお、アドレス修飾回路４５Ｂお
よびアドレス修飾回路４５Ｃも同様な構成とされている
ものとする。この構成例において、アドレスカウンタ６
０は、プログラムメモリ４３のアドレスフィールドから
供給されるアドレス、アドレスレジスタ６１Ａに格納さ
れているアドレス、またはアドレスレジスタ６１Ｂに格
納されているアドレスをロードし、インクリメントする
ことができるようになされている。例えば、所定のオペ
ランドの各ビットが、図１のデータメモリ３２に所定の
アドレスから順に格納されているものとすると、アドレ
スカウンタ６０は、オペランドのLSBが格納されている
アドレスを先頭アドレスとしてロードし、それをインク
リメントすることにより、オペランドの各ビットのアド
レスを順次指定することができる。

【００４８】アドレスカウンタ６０は９ビットのカウン
タであり、図６はそのアドレスマップを表している。こ
こで、メモリのローアドレスは、２５６ビットであるも
のとする。この図において、上位４ビットが１，０，
０，０であるアドレスは入力シリアルアクセスメモリ
（IR）３１のアドレス、上位４ビットが１，０，１，０
であるアドレスは出力シリアルアクセスメモリ（OR）の
アドレス、MSBが０のアドレスはデータメモリ３２のア
ドレスにそれぞれ対応している。また、上位ビットが
１，１，１，１である場合は、制御の対象とならないこ
とを示している。なお、図における記号？および記号＊
は、任意のアドレス値を示している。

【００４９】アドレスレジスタ６１Ａおよびアドレスレ
ジスタ６１Ｂは、プログラムメモリ４３のアドレスフィ
ールドから供給されるアドレスを一時的に保持し、ま
た、そのアドレスをインクリメントすることができよう
になされている。例えば、アドレスレジスタ６１Ａおよ
びアドレスレジスタ６１Ｂは、サブルーチンの引数とし
て、オペランドの先頭アドレスを格納し、適宜インクリ
メントすることにより、必要となるアドレスを各プロセ
ッサエレメント３５に指定することができる。

【００５０】なお、アドレス修飾回路４５Ａのアドレス
レジスタ６１Ａおよびアドレスレジスタ６１Ｂのうち少
なくともどちらか一方、アドレス修飾回路４５Ｂのアド
レスレジスタ６１Ａおよびアドレスレジスタ６１Ｂの両
方、アドレス修飾回路４５Ｃのアドレスレジスタ６１Ａ
およびアドレスレジスタ６１Ｂの少なくともどちらか一
方は、２づつのインクリメントができるものとする。

【００５１】次に、図７および図８のフローチャートを
参照して図２の要素演算回路４１において加算演算処理
を行う場合の動作例を説明する。ここで、第１のオペラ
ンドのビット長が、第２のオペランドのビット長よりも
長いものとし、第１のオペランドが読み出しポートＲＰ
１から、第２のオペランドが読み出しポートＲＰ２から
それぞれロードされるものとする。また、読み出しポー
トＲＰ１からロードされるオペランドが格納されている
アドレスは、図３のアドレス修飾回路４５Ａにより指定
され、読み出しポートＲＰ２からロードされるオペラン
ドが格納されているアドレスは、アドレス修飾回路４５
Ｂにより指定される。さらにＷＰを介して演算結果を書
き込むアドレスは、アドレス修飾回路４５Ｃにより指定
される。

【００５２】まずステップＳ１において、プログラムメ
モリ４３における制御コードフィールドが加算減算モー
ドに設定される。ステップＳ２では、第１のオペランド
および第２のオペランドのビット長や、これらのオペラ
ンドが２の補数であるか否かの情報が、プログラムメモ
リ４３の１ワードで指定される。

【００５３】ステップＳ３において、シーケンサ５０
は、ステップＳ１で指定された各オペランドのビット長
に基づいて、他方よりビット長が長い方、即ちいまの場
合、第１のオペランドのビット長＋１をプログラムメモ
リ４３の拡張フィールドEXTからリピートカウンタ５２
にロードする。また、ステップ４において、他方よりビ
ット長が短い方、即ちいまの場合、第２のオペランドの
ビット長をビットカウンタ５３にロードする。ここで、
プログラム制御回路４２は１回のリピート処理におい
て、第１のオペランドと第２のオペランドの読み出し、
フルアダー９７における演算、データメモリ３２の所定
のアドレスへのサムの書き込み、およびキャリーのセレ
クタ７６への出力、という一連の動作を各プロセッサエ
レメントに実行させる。

【００５４】ここで、図３のコード修飾回路４４は１回
のリピート処理が終了するまで、同一制御コードを各プ
ロセッサエレメント３５に供給し、次のリピート処理に
移る際に、新たな制御コードを各プロセッサエレメント
３５に供給する。

【００５５】ステップＳ５では、要素演算回路４１で加
算が行われる場合、リピート処理の第１クロック目にお
いて、セレクタ７６が値０を選択するように設定され、
減算が行われる場合、リピート処理の第１クロック目に
おいてセレクタ７６が値１を選択するように設定され
る。

【００５６】ステップＳ６において、要素演算回路４１
で減算が行われる場合、２つのオペランドのうちの減算
数である方のオペランドが、インバータ９５により反転
されてフルアダー９７に供給されるように設定される。

【００５７】ステップＳ７において、リピート処理の２
クロック目以降において、セレクタ７６がフルアダー９
７からのキャリーを選択するように設定される。ステッ
プＳ８において、シーケンサ５０は、リピート処理を実
行するとともに、リピートカウンタ５２およびビットカ
ウンタ５３の値をデクリメントする。そして、ステップ
Ｓ９において、ビットカウンタ５３の値が０であるか否
かが判定され、ビットカウンタ５３の値が０ではないと
判定された場合、ステップＳ８に戻り、ビットカウンタ
５３の値が０であると判定された場合、ステップＳ１０
に進む。

【００５８】ステップＳ１０において、ステップＳ２に
おいて指定されたオペランドの情報に基づいて、第２の
オペランドが２の補数であるか否かが判定され、第２の
オペランドが２の補数であると判定された場合、ステッ
プＳ１１に進み、第２のオペランドのMSBの値がレジス
タ８１に保持され、以降のリピート処理においてこの値
が読み出され、フルアダー９７に供給されるように設定
される。ステップＳ１０において、第２のオペランドが
２の補数ではない（ストレートバイナリである）と判定
された場合、ステップＳ１２に進み、セレクタ７５によ
り値０が選択され、レジスタ８１に保持される。そし
て、以降のリピート処理においてこの値が読み出され、
フルアダー９７に供給されるように設定される。

【００５９】ステップＳ１３において、リピート処理が
最後のクロックの処理であるか否かが判定され、リピー
ト処理が最後のクロックの処理ではないと判定された場
合、ステップＳ８に戻り、リピート処理が最後のクロッ
クの処理であると判定された場合、ステップＳ１４に進
む。

【００６０】ステップＳ１４において、第１のオペラン
ドが２の補数であるか否かが判定され、第１のオペラン
ドが２の補数であると判定された場合、ステップＳ１５
に進み、第１のオペランドのMSBがレジスタ８０を介し
てフルアダー９７に供給され、演算に用いられる。ステ
ップＳ１４において、第２のオペランドが２の補数では
ないと判定された場合、ステップＳ１６において、セレ
クタ７４により値０が選択され、レジスタ８０を介して
フルアダー９７に供給され演算に用いられる。

【００６１】このように、演算のリピート回数は、２つ
のオペランドのビット長が、シーケンサ５０のリピート
カウンタ５２およびビットカウンタ５３によりカウント
されることにより設定することができ、２つのオペラン
ドが２の補数であるか否かによる処理の相違は、プログ
ラム制御回路４２がセレクタ７４またはセレクタ７５の
選択を制御することにより対処することが可能となる。

【００６２】以上の説明においては、加算減算処理の場
合について述べたが、次に乗算処理について述べる。

【００６３】本発明のデータ演算装置においては、乗算
方法の例として２次のブースの方法に従ってプログラム
がインプリメントされており、この２次のブースの方法
のアルゴリズムを示す。ここで、被乗数および乗数をそ
れぞれＸ，Ｙとし、ｎ，ｍは正の整数とする。また、簡
単のため、ｍは奇数であるものとする。被乗数Ｘ、およ
び乗数Ｙは、２の補数として以下のように表される。

【００６４】

【数１】

【００６５】

【数２】

【００６６】この被乗数Ｘと乗数Ｙとの乗算Ｚ（＝Ｘ×
Ｙ）は、次のように表される。ただし、Ｙｍ＋１＝０と
する。

【００６７】

【数３】

【００６８】これは、（Ｙ_2i+2＋Ｙ_2i+1−２×Ｙ_2i）の
値と被乗数Ｘの積（部分積）が、（ｍ−１）／２＋１
回、順次シフト加算されることにより、乗算結果が得ら
れることを示している。ここで、図９は、変数Ｙ_2i、変
数Ｙ_2i+1、および変数２×Ｙ_2iがそれぞれ取り得る値の
組み合わせと、それに対応する（Ｙ_2i+2＋Ｙ_2i+1−２×
Ｙ_2i）の値を示す図である。（Ｙ_2i+2＋Ｙ_2i+1−２×Ｙ
_2i）の値は、部分積の係数に依存している。

【００６９】いま、整数ｎおよび整数ｍを値３とする。
通常の並列乗算において、乗数が４ビットの場合、部分
積の加算が４回行われる。ここで、４ビットの乗数を”
ＳＢＢＢ”と表すと、そのときの式の様子は以下のよう
になる。なお、Ｓはサインビット、Ｂは他のビットをそ
れぞれ表しており、サインビットＳは上位桁に無限に存
在する。

【００７０】

【数４】

【００７１】そこで、２次のブースの方法を用いると以
下の式のようになる。

【００７２】

【数５】

【００７３】この式において、部分積のサインビットＳ
を除く他のビットＢが４ビットとされているが、これ
は、部分積が２倍されることにより、左に１ビットシフ
トされる場合を考慮したものであり、この場合、”ＳＢ
ＢＢ０”となる。２倍されない場合は、LSBから４ビッ
ト目は、サインビットＳとなる。

【００７４】このように、２次のブースの方法を用いる
ことにより、通常の並列乗算に較べ、部分積の加算回数
をほぼ半分に削減することができる。

【００７５】ところで、（５）式の演算の際に、上位桁
に続くサインビットＳについても演算をしなければなら
ない。そこで、サインビットの部分を以下のように置き
換える。

【００７６】

【数６】

【００７７】このようにすることにより、MSBを値１と
確定することができ、無限に続くのサインビットを切り
捨てることができる。これにより、ブースの方法の演算
ステップをさらに削減することができる。

【００７８】次に図１０乃至１３を参照して、図２の要
素演算回路４１における、上述のブースの方法を用いた
乗算処理の動作例を説明する。ここでは、被乗数Ｘ（４
ビット）と、乗数Ｙ（４ビット）の演算を行うものと
し、被乗数Ｘの各ビットをＸ０（サインビット），Ｘ
１，Ｘ２，Ｘ３とし、乗数Ｙの各ビットをＹ０（サイン
ビット），Ｙ１，Ｙ２，Ｙ３とする。また、これらの各
ビットは、データメモリ３２の所定のアドレスから順に
格納されているものとする。さらに、演算結果をＷ０，
Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６，Ｗ７とし、デー
タメモリ３２の所定のアドレスから順に格納されるもの
とする。なお、図１０乃至１３において、記号（<-）
は、指定されるアドレスに所定の値をロードすることを
示し、ホールド（hold）は、１つ前のステップにおいて
ロードされたデータが再びロードされることを示す。記
号（CDn = ）は、それぞれの制御コードの状態を示し、
制御コードがイネーブル（enable）の場合、所定の制御
が可能であり、ディセーブル（disable）の場合、所定
の制御が禁止されることを示す。

【００７９】まずステップＳ１０１において、レジスタ
（REG）７７、レジスタ７８、およびレジスタ７９に、
それぞれ乗数ビットＹ２、乗数ビットＹ３、および値０
がロードされ、レジスタ８０およびレジスタ８１には、
それぞれ値０、値１がロードされる。この際、データメ
モリ３２からデータがロードされる際に、図３のアドレ
ス修飾回路４５Ａは乗数ビットＹ３が格納されているア
ドレス、アドレス修飾回路４５Ｂは乗数ビットＹ２のア
ドレスを指定するが、これらのアドレスは、部分積の演
算が１段終了する毎に２づつインクリメントされる。

【００８０】制御コードＣＤ２はイネーブル（これによ
りセレクタ８９からのデータによるセレクタ９４の制御
が可能とされる）、制御コードＣＤ３はディセーブル
（これによりセレクタ８７からのデータによるセレクタ
９１の制御が禁止とされる）、制御コードＣＤ４はイネ
ーブル（これによりレジスタ７７によるセレクタ９３の
制御が可能とされる）、および制御コードＣＤ５は、デ
ィセーブル（これにより、セレクタ９６は、セレクタ９
４からのデータを選択する）にそれぞれ設定される。セ
レクタ１０１は、この場合N.C.（Not Concerned）であ
り、その動作は考慮されない。

【００８１】ステップＳ１０１においては、レジスタ７
７乃至レジスタ７９にロードされるデータにより、
（６）式の第２段目における部分積の係数が設定され
る。部分積の係数が負の値に設定された場合、即ち、レ
ジスタ７７にロードされたデータが値１であり、かつレ
ジスタ７８およびレジスタ７９にロードされたデータの
うち少なくとも一方が値０である場合、レジスタ７７の
値１は、セレクタ８８を介して、セレクタ９３がインバ
ータ９２からのデータを選択するように制御する。これ
により、レジスタ８０にロードされた値０は、インバー
タ９２により反転されてフルアダー９７に供給され、レ
ジスタ８１からの値１と加算される。このときキャリー
が発生し、このキャリーは、セレクタ７６を介してレジ
スタ８２に保持される。また、以降のステップにおいて
レジスタ８０からのデータは、インバータ９２により反
転されてフルアダー９７に供給されることになる。

【００８２】部分積の係数が正の値に設定された場合、
即ち、レジスタにロードされたデータが値０であり、か
つレジスタ７８およびレジスタ７９にロードされたデー
タのうち少なくとも一方が値１である場合、レジスタ７
７にロードされた値０は、セレクタ８８を介して、セレ
クタ９３がレジスタ８０からのデータを選択するように
制御する。これにより、レジスタ８０にロードされた値
０は、フルアダー９７にそのまま供給され、レジスタ８
１からの値１と加算される。この際にキャリーは発生し
ないので、値０がセレクタ７６を介してレジスタ８２に
保持される。

【００８３】部分積の係数が０に設定される場合、即
ち、レジスタ７７乃至７９にロードされたデータが全て
値０または値１である場合、論理和回路から論理１が出
力される。出力された論理１は、セレクタ８９を介し
て、セレクタ９４が値０を選択するように制御する。こ
れにより、レジスタ８０からのデータは値０となり、フ
ルアダー９７に供給される。

【００８４】ステップＳ１０２において、レジスタ８０
に被乗数ビットＸ３、レジスタ８１に値０がロードさ
れ、レジスタ７７乃至７９はホールドとされる。また、
制御コードＣＤ３がイネーブルに設定され、これにより
セレクタ８７からのデータによるセレクタ９１の制御が
可能とされる。

【００８５】部分積の係数が２または−２に設定された
場合、即ち、レジスタ７８およびレジスタ７９にロード
されたデータが、ともに値０であり、レジスタ７７にロ
ードされたデータが値１である場合、またはレジスタ７
８およびレジスタ７９にロードされたデータがともに値
１であり、レジスタ７７にロードされたデータが値０で
ある場合、排他的論理和回路８３より論理１が出力され
る。出力された論理１は、セレクタ８７を介して、セレ
クタ９１がレジスタ９０のデータを選択するように制御
する。これにより、フルアダー９７に供給されるデータ
は、いまの場合ステップＳ１０１においてレジスタ９０
にロードされた値０であり、被乗数ビットＸ３を含め、
以降のステップにおいてレジスタ８０にロードされる被
乗数ビットは、レジスタ９０により１クロック遅延され
てフルアダー９７に供給されることになる。

【００８６】セレクタ９６からのデータ、レジスタ８１
にロードされたデータ（いまの場合、値０）、および前
回の演算時に発生したキャリーがフルアダー９７に供給
され、加算される。セレクタ１０１は、フルアダー９７
のサムを選択し、レジスタ１０２に出力する。レジスタ
１０２に保持されたサムは、演算結果Ｗ７としてアドレ
ス修飾回路４５Ｃにより指定されるアドレスに書き込ま
れる。また、新たに発生したキャリーは、セレクタ７６
を介してレジスタ８２に保持されるとともに、セレクタ
９８に供給される。

【００８７】ステップＳ１０３乃至Ｓ１０５では、ステ
ップＳ１０２と同様の処理が、被乗数ビットＸ２乃至Ｘ
０に対して行われる。アドレス修飾回路４５Ａは、各ス
テップ毎にロードされる被乗数ビットのアドレスを、１
づつインクリメントすることによりアドレスを指定す
る。そして、フルアダー９７のサムは、演算結果Ｗ６乃
至Ｗ４としてアドレス修飾回路４５Ｃにより指定される
アドレスに順次書き込まれる。

【００８８】ステップＳ１０６において、レジスタ８１
には値１がロードされる。この値１は、（６）式の第１
段目の値１に対応する。また、部分積の係数が２または
−２に設定されることにより、部分積が左に１ビットシ
フトされる場合のために、レジスタ８０には、ステップ
１０５においてロードされた被乗数ＸのサインビットＸ
０が再びロードされる。ここで、制御コードＣＤ５がイ
ネーブルに設定されることにより、被乗数Ｘのサインビ
ットＸ０はインバータ９５により反転され、フルアダー
９７に供給される。そして、フルアダー９７において、
反転されたサインビットＸ０、値１、および前回の演算
で発生したキャリーの加算が行われる。サムは演算結果
Ｗ３としてアドレス修飾回路４５Ｃにより指定されるア
ドレスに書き込まれる。新たに発生したキャリーは、セ
レクタ７６を介してレジスタ８２に保持されるととも
に、セレクタ９８に供給される。

【００８９】ステップＳ１０７において、レジスタ８０
には値０がロードされ、レジスタ８１には（６）式の第
２段目の部分積のMSBに対応する値１がロードされる。
また、制御コードＣＤ２乃至ＣＤ５がディセーブルとさ
れる。フルアダー９７では、レジスタ８０からの値０、
レジスタ８１からの値１、および前回の演算で発生した
キャリーの加算が行われ、演算結果Ｗ２がアドレス修飾
回路４５Ｃにより指定されるアドレスに書き込まれる。
また、キャリーは、セレクタ７６に供給されるととも
に、セレクタ９８を介して、レジスタ９９に保持され
る。

【００９０】ステップＳ１０８では、レジスタ７７に保
持されていた乗数ビットＹ２がレジスタ７９にロードさ
れる。また、レジスタ７７に、アドレス修飾回路４５Ｂ
により指定されるアドレスから乗数ビットＹ０がロード
され、レジスタ７８に、アドレス修飾回路４５Ａより指
定されるアドレスから乗数ビットＹ１がロードされる。
ステップＳ１０７の演算で発生し、レジスタ９９に保持
されていたキャリーは、セレクタ１０１により選択さ
れ、レジスタ１０２を介して、アドレス修飾回路４５Ｃ
により指定されるアドレスに演算結果Ｗ１として書き込
まれる。

【００９１】そして、ステップＳ１０１の場合と同様
に、レジスタ７７乃至７９にロードされたデータに対応
して、係数が設定される。そして、フルアダー９７にお
いて、セレクタ９６からのデータ、レジスタ８１からの
値１、および前回の演算時に発生したキャリーが加算さ
れ、発生したキャリーがレジスタ８２にロードされる。

【００９２】ここまでのステップで、（６）式の第１段
目および第２段目にまでに対応する演算が終了し、その
演算結果Ｗ１乃至Ｗ７がデータメモリ３２の所定のアド
レスに順に格納されていることになる。

【００９３】続いてステップＳ１０９乃至Ｓ１１２にお
いては、被乗数ビットＸ３乃至Ｘ０、演算結果Ｗ５乃至
Ｗ２、およびレジスタ８２に保持されているキャリーと
の加算が順次行われ、演算結果Ｗ５乃至Ｗ２が更新さ
れ、以前の演算結果が格納されていたアドレスに上書き
される。

【００９４】ステップＳ１１３において、ステップＳ１
０６と同様に、レジスタ８０にはステップ１１２におい
てロードされた被乗数ＸのサインビットＸ０が再びロー
ドされる。レジスタ８１には、前段までの演算結果Ｗ１
のデータがロードされる。そして、制御コードＣＤ５が
イネーブルされることにより被乗数ＸのサインビットＸ
０が反転されフルアダー９７に入力される。フルアダー
９７では、反転された被乗数ＸのサインビットＸ０、前
段の演算結果Ｗ１のデータ、および前回の演算において
発生したキャリーが加算され、そのサムは、更新された
演算結果Ｗ１として、更新前の演算結果Ｗ１が格納され
ていたアドレスに上書きされる。また新たに発生したキ
ャリーは、セレクタ７６に供給され、レジスタ８２に保
持される。

【００９５】ステップＳ１１４において、レジスタ８０
に（６）式の第３段目のLSBに対応する値１がロードさ
れる。また、制御信号ＣＤ２乃至ＣＤ４はディセーブル
とされる。フルアダー９７は、セレクタ７６からのデー
タ、レジスタ８１からのデータ、およびレジスタ８２か
らのデータを加算する。サムは、更新された演算結果Ｗ
０として、更新前の演算結果Ｗ０が格納されていたアド
レスに上書きされる。

【００９６】このように、被乗数４ビットと乗数４ビッ
トの乗算は１４ステップで行うことができる。

【００９７】次に図１４のフローチャートを参照して、
被乗数のビット長をｎビット、乗数のビット長をｍ（＞
４）ビットとし、図１０乃至１３の処理をサブルーチン
とした場合の乗算処理例を説明する。まず、補助レジス
タ５５Ａにリピート回数ｎ（被乗数のビット長）、補助
レジスタ５５Ｂにループ回数（ｍ−１）／２、アドレス
修飾回路４５Ａのアドレスレジスタ６１Ａに乗数のLSB
から２ビット目のアドレス、アドレス修飾回路４５Ｂの
アドレスレジスタ６１Ａに乗数のLSBのアドレスがそれ
ぞれロードされ、また、アドレス修飾回路４５Ａのアド
レスレジスタ６１Ｂに被乗数のLSBアドレス、アドレス
修飾回路４５Ｂのアドレスレジスタ６１Ｂおよびアドレ
ス修飾回路４５Ｃのアドレスレジスタ６１Ｂに演算結果
のLSBのアドレスがそれぞれロードされた後、ステップ
Ｓ２０１に進む。

【００９８】ステップＳ２０１において、CONT命令によ
り、ステップＳ１０１の処理が実行される。この際、ア
ドレス修飾回路４５Ａおよびアドレス修飾回路４５Ｂ
は、データメモリ３２から読み出されるデータのアドレ
スとして、それぞれのアドレスレジスタ６１Ａに格納さ
れているアドレスを指定する。次に、ステップＳ２０２
において、RPT命令により、ステップＳ１０２の処理が
ｎ回リピートされる。このとき、アドレス修飾回路４５
Ａおよびアドレス修飾回路４５Ｃは、それぞれのアドレ
スレジスタ６１Ｂに格納されているアドレスを指定す
る。

【００９９】ステップＳ１０２乃至Ｓ１０５は、同一の
処理を行っており、ただ、レジスタ８０にロードされる
被乗数のビットのアドレスと、データメモリ３２に書き
込まれる演算結果のアドレスが変化するのみである。よ
ってステップＳ１０２の処理が、補助レジスタ５５Ａに
ロードされている回数だけリピートされるとともに、ア
ドレス修飾回路４５Ａにおける乗数のアドレス、アドレ
ス修飾回路４５Ｃにおける演算結果のアドレスが１づつ
インクリメントされればよいことになる。

【０１００】続いてステップＳ２０３において、CONT命
令により、ステップＳ１０６の処理が実行され、ステッ
プＳ２０４において、ステップＳ１０７の処理が実行さ
れる。また、ステップＳ２０５では、アドレス修飾回路
４５Ａおよびアドレス修飾回路４５Ｂは、それぞれのア
ドレスレジスタ６１Ａに格納しているアドレスを２つイ
ンクリメントした後、それぞれのアドレスカウンタ６０
にロードする。そして、CONT命令によりステップＳ１０
８の処理が実行される。その後、アドレス修飾回路４５
Ｃは、アドレスレジスタ６１Ｂに保持している演算結果
の先頭アドレスを２つインクリメントした後、アドレス
カウンタ６０にロードする。また、アドレス修飾回路４
５Ａは、アドレスレジスタ６１Ｂのアドレスをアドレス
カウンタ６０にロードし、アドレス修飾回路４５Ｂは、
アドレスレジスタ６１Ｂのアドレスを２つインクリメン
トした後、アドレスカウンタ６０にロードする。

【０１０１】ステップＳ２０６において、RPT命令によ
り、ステップＳ２０２の場合と同様にステップＳ１０９
の処理が、補助レジスタ５５Ａにロードされている回数
だけリピートされる。

【０１０２】ステップＳ２０７において、CONT命令によ
り、ステップＳ１１３の処理が実行され、ステップＳ２
０８において、ステップＳ１１４の処理が実行される。
そして、ステップＳ２０９では、ステップＳ２０５乃至
Ｓ２０８までの処理が補助レジスタ５５Ａにロードされ
ている回数（（ｍ−１）／２−１）実行されたか否かが
判定され、まだ実行されていないと判定された場合、ス
テップＳ２０５乃至Ｓ２０８までの処理が、FOR命令お
よびFEND命令により再び実行され、既に実行されたと判
定された場合、乗算処理が終了となる。

【０１０３】このように、任意のビット長の被乗数およ
び乗数の乗算をサブルーチンにおいて実行することがで
きる。

【０１０４】以上のように、専用の回路を用いて、オペ
ランドのビット長や、そのオペランドのアドレスなどの
引数を指定して演算を実行するようにしたので、その分
のプログラムのステップ数を削減することができる。

【０１０５】なお、本明細書中において、伝送媒体に
は、ＦＤ，ＣＤ−ＲＯＭなどの情報記録媒体の他、イン
ターネット、デジタル衛星などのネットワーク伝送媒体
も含まれる。

【０１０６】

【発明の効果】以上の如く、請求項１に記載のデータ演
算装置、請求項７に記載のデータ演算方法、および請求
項８に記載の伝送媒体によれば、演算の対象となるオペ
ランドのビット長の指定、オペランドが２の補数である
か否の指定を専用の回路により行うことにより、プログ
ラムのステップを削減できる。

【図面の簡単な説明】

【図１】本発明のデータ演算装置の構成例を示すブロッ
ク図である。

【図２】図１の要素演算回路の構成例を示すブロック図
である。

【図３】図１のプログラム制御回路４２の構成例を示す
ブロック図である。

【図４】図３のプログラムメモリのシーケンス制御フィ
ールドSQCおよび拡張フィールドEXTに対応する機能FUNC
TIONを示した図である。

【図５】図３のアドレス修飾回路の構成例を示すブロッ
ク図である。

【図６】図５のアドレスカウンタのアドレスマップを示
す図である。

【図７】加算減算処理の動作例を説明するフローチャー
トである。

【図８】図７に続くフローチャートである。

【図９】（３）式を説明する図である。

【図１０】乗算処理の動作例を説明する図である。

【図１１】図１０に続く図である。

【図１２】図１１に続く図である。

【図１３】図１２に続く図である。

【図１４】乗算処理の動作例を説明するフローチャート
である。

【図１５】従来のデータ演算装置の構成例を示すブロッ
ク図である。

【図１６】図１５の要素演算回路３６の構成例を示すブ
ロック図である。

【符号の説明】

３１ シリアルアクセスメモリ， ３２ データメモ
リ， ３３ 演算回路，３４ 出力シリアルアクセスメ
モリ， ３５ プロセッサエレメント， ４１要素演算
回路， ４２ プログラム制御回路， ４３ プログラ
ムメモリ，４４ コード修飾回路， ４５Ａ，４５Ｂ，
４５Ｃ アドレス修飾回路， ５０シーケンサ， ５１
アドレスカウンタ， ５２ リピートカウンタ， ５
３ビットカウンタ， ５４ スタックレジスタ， ５５
Ａ，５５Ｂ レジスタ，５６ ループカウンタ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 プログラムメモリのプログラムに基づい
   て、複数のプロセッサエレメントで共通した演算を並列
   に行うデータ演算装置において、 演算の対象となる第１のオペランドと第２のオペランド
   の間で所定の演算を行う演算手段と、 前記第１のオペランドのビット長および前記第２のオペ
   ランドのビット長を検出する第１の検出手段と、 前記第１の検出手段の検出結果に応じて、前記第１のオ
   ペランドまたは前記第２のオペランドのうち、より長い
   ビット長を有するオペランドのビット長を計数する第１
   の計数手段と、 前記第１の検出手段の検出結果に応じて、前記第１のオ
   ペランドまたは前記第２のオペランドのうち、より短い
   ビット長を有するオペランドのビット長を計数する第２
   の計数手段と、 前記第１の計数手段による計数値に１を加算した回数だ
   け前記演算手段に前記所定の演算をリピートさせるリピ
   ート手段と、 前記第１のオペランドと前記第２のオペランドのデータ
   の表現形式を検出する第２の検出手段と、 前記第２の計数手段による計数値と、前記第２の検出手
   段による検出値とに応じて、より短いビットを有する前
   記オペランドの上位ビットを補足する第１の補足手段
   と、 前記第１の計数手段による計数値と、前記第１の検出手
   段による検出値とに応じて、より長いビットを有する前
   記オペランドの上位ビットを補足する第２の補足手段と
   を備えることを特徴とするデータ演算装置。
2. 【請求項２】 前記演算手段による演算が加算であるか
   または減算であるかを判定する判定手段と、 前記判定手段の判定結果に応じて、前記演算手段に供給
   する値を選択する選択手段と、 前記判定手段に応じて、演算の対象となる前記オペラン
   ドのビットを反転して前記演算手段に供給する供給手段
   とをさらに備えることを特徴とする請求項１に記載のデ
   ータ演算装置。
3. 【請求項３】 次に実行されるプログラムメモリのアド
   レスを保持する第１の保持手段と、 前記プログラムメモリより供給されるループ回数を計数
   する第３の計数手段と、 前記係数手段の値を保持する第２の保持手段と、 前記係数手段にロードされる値を保持する第３の保持手
   段とをさらに備えることを特徴とする請求項１に記載の
   データ演算装置。
4. 【請求項４】 前記第１のオペランドが格納されている
   アドレスを指定する第１の指定手段と、 前記第２のオペランドが格納されているアドレスを指定
   する第２の指定手段と、 前記演算手段の演算結果を格納するためのアドレスを指
   定する第３の指定手段とをさらに備え、 前記第１の指定手段および前記第２の指定手段は、所定
   のアドレスを格納する格納手段を少なくとも２つ備え、 前記第３の指定手段は、前記格納手段を少なくとも１つ
   備えることを特徴とする請求項１に記載のデータ演算装
   置。
5. 【請求項５】 前記格納手段は、格納しているアドレス
   値を２ずつインクリメントすることが可能であることを
   特徴とする請求項１に記載のデータ演算装置。
6. 【請求項６】 第１のレジスタ、第２のレジスタ、およ
   び第３のレジスタからのデータが全て値０または値１と
   なる場合、値１を出力し、それ以外の場合、値０を出力
   する第１の出力手段と、 前記第１のレジスタおよび前記第２のレジスタからのデ
   ータがともに値０または値１となる場合、値１を出力
   し、それ以外の場合、値０を出力する第２の出力手段
   と、 前記第２の出力手段から出力されるデータが値１の場
   合、演算の対象となるデータを１クロック遅延させる遅
   延手段と、 前記第３のレジスタからのデータが値１の場合、演算の
   対象となるデータを反転する反転手段と、 前記第１の出力手段から出力されるデータが値１の場
   合、演算の対象となるデータを値０に変換する変換手段
   とをさらに備えることを特徴とする請求項１に記載のデ
   ータ演算装置。
7. 【請求項７】 プログラムメモリのプログラムに基づい
   て、複数のプロセッサエレメントで共通した演算を並列
   に行うデータ演算装置におけるデータ演算方法におい
   て、 演算の対象となる第１のオペランドと第２のオペランド
   の間で所定の演算を行う演算ステップと、 前記第１のオペランドのビット長および前記第２のオペ
   ランドのビット長を検出する第１の検出ステップと、 前記第１の検出ステップの検出結果に応じて、前記第１
   のオペランドまたは前記第２のオペランドのうち、より
   長いビット長を有するオペランドのビット長を計数する
   第１の計数ステップと、 前記第１の検出ステップの検出結果に応じて、前記第１
   のオペランドまたは前記第２のオペランドのうち、より
   短いビット長を有するオペランドのビット長を計数する
   第２の計数ステップと、 前記第１の計数ステップによる計数値に１を加算した回
   数だけ前記演算ステップに前記所定の演算をリピートさ
   せるリピートステップと、 前記第１のオペランドと前記第２のオペランドのデータ
   の表現形式を検出する第２の検出ステップと、 前記第２の計数ステップによる計数値と、前記第２の検
   出ステップによる検出値とに応じて、より短いビットを
   有する前記オペランドの上位ビットを補足する第１の補
   足ステップと、 前記第１の計数ステップによる計数値と、前記第１の検
   出ステップによる検出値とに応じて、より長いビットを
   有する前記オペランドの上位ビットを補足する第２の補
   足ステップとを備えることを特徴とするデータ演算方
   法。
8. 【請求項８】 プログラムメモリのプログラムに基づい
   て、複数のプロセッサエレメントで共通した演算を並列
   に行うデータ演算装置におけるデータ演算方法が記録さ
   れている伝送媒体において、 演算の対象となる第１のオペランドと第２のオペランド
   の間で所定の演算を行う演算ステップと、 前記第１のオペランドのビット長および前記第２のオペ
   ランドのビット長を検出する第１の検出ステップと、 前記第１の検出ステップの検出結果に応じて、前記第１
   のオペランドまたは前記第２のオペランドのうち、より
   長いビット長を有するオペランドのビット長を計数する
   第１の計数ステップと、 前記第１の検出ステップの検出結果に応じて、前記第１
   のオペランドまたは前記第２のオペランドのうち、より
   短いビット長を有するオペランドのビット長を計数する
   第２の計数ステップと、 前記第１の計数ステップによる計数値に１を加算した回
   数だけ前記演算ステップに前記所定の演算をリピートさ
   せるリピートステップと、 前記第１のオペランドと前記第２のオペランドのデータ
   の表現形式を検出する第２の検出ステップと、 前記第２の計数ステップによる計数値と、前記第２の検
   出ステップによる検出値とに応じて、より短いビットを
   有する前記オペランドの上位ビットを補足する第１の補
   足ステップと、 前記第１の計数ステップによる計数値と、前記第１の検
   出ステップによる検出値とに応じて、より長いビットを
   有する前記オペランドの上位ビットを補足する第２の補
   足ステップとを有する制御プログラムを伝送することを
   特徴とする伝送媒体。