JPH1152909A - プラズマディスプレイ装置 - Google Patents
プラズマディスプレイ装置Info
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- JPH1152909A JPH1152909A JP9203553A JP20355397A JPH1152909A JP H1152909 A JPH1152909 A JP H1152909A JP 9203553 A JP9203553 A JP 9203553A JP 20355397 A JP20355397 A JP 20355397A JP H1152909 A JPH1152909 A JP H1152909A
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- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
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- G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
- G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】 安定した画像表示を容易に実現することが可
能なプラズマディスプレイ装置を提供する。 【解決手段】 直流電圧を発生する第１電源Ｂ２ｂの正
側端子の電位及び負側端子の電位を交互に行電極に印加
することによりプライミングパルス及び走査パルス各々
を発生するにあたり、上記第１電源の電圧よりも小なる
直流電圧を発生しかつその負側端子が接地されている第
２電源Ｂ２ａの正側端子の電位を上記第１電源の正側端
子に印加することにより上記第１電源の負側端子の電位
を負側にシフトさせる。電源電位シフト回路１０１を用
いる。 【効果】単極の１系統分のパネル走査しか出来ない汎用
ＩＣを用い、互いに極性の異なるプライミングパルス及
び走査パルスを発生することができる。
能なプラズマディスプレイ装置を提供する。 【解決手段】 直流電圧を発生する第１電源Ｂ２ｂの正
側端子の電位及び負側端子の電位を交互に行電極に印加
することによりプライミングパルス及び走査パルス各々
を発生するにあたり、上記第１電源の電圧よりも小なる
直流電圧を発生しかつその負側端子が接地されている第
２電源Ｂ２ａの正側端子の電位を上記第１電源の正側端
子に印加することにより上記第１電源の負側端子の電位
を負側にシフトさせる。電源電位シフト回路１０１を用
いる。 【効果】単極の１系統分のパネル走査しか出来ない汎用
ＩＣを用い、互いに極性の異なるプライミングパルス及
び走査パルスを発生することができる。
Description
【０００１】
【発明の属する技術分野】本発明はプラズマディスプレ
イパネルの駆動装置に関する。
イパネルの駆動装置に関する。
【０００２】
【従来の技術】平面表示装置としてのプラズマディスプ
レイパネル（以下、ＰＤＰと称する）として、ＡＣ（交
流放電）型のＰＤＰが知られている。図１は、かかるＡ
Ｃ型のＰＤＰを駆動する駆動装置を含んだプラズマディ
スプレイ装置の概略構成を示す図である。
レイパネル（以下、ＰＤＰと称する）として、ＡＣ（交
流放電）型のＰＤＰが知られている。図１は、かかるＡ
Ｃ型のＰＤＰを駆動する駆動装置を含んだプラズマディ
スプレイ装置の概略構成を示す図である。
【０００３】図１において、ＰＤＰ１０には、Ｘ及びＹ
の１対にて１画面の各行（第１行〜第ｎ行）に対応した
行電極対を為す行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnが形
成されている。更に、これら行電極対に直交し、かつ図
示せぬ誘電体層及び放電空間を挟んで、１画面の各列
（第１列〜第ｍ列）に対応した列電極を為す列電極Ｄ1
〜Ｄmが形成されている。この際、１対の行電極対
（Ｘ、Ｙ）と１つの列電極Ｄとの交差部に１つの放電セ
ルが形成される。
の１対にて１画面の各行（第１行〜第ｎ行）に対応した
行電極対を為す行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnが形
成されている。更に、これら行電極対に直交し、かつ図
示せぬ誘電体層及び放電空間を挟んで、１画面の各列
（第１列〜第ｍ列）に対応した列電極を為す列電極Ｄ1
〜Ｄmが形成されている。この際、１対の行電極対
（Ｘ、Ｙ）と１つの列電極Ｄとの交差部に１つの放電セ
ルが形成される。
【０００４】駆動装置１は、供給された映像信号を１画
素毎のＮビットの画素データに変換し、これをＰＤＰ１
０における１行分毎にｍ個の画素データパルスに変換し
てＰＤＰ１０の列電極Ｄ1〜Ｄm各々に印加する。更に、
駆動装置１は、図２に示されるが如きタイミングにて、
リセットパルスＲＰX、リセットパルスＲＰY、プライミ
ングパルスＰＰ、走査パルスＳＰ、維持パルスＩＰX、
維持パルスＩＰY、及び消去パルスＥＰ各々を含んだ行
電極駆動信号を生成し、これを上記ＰＤＰ１０の行電極
対（Ｙ1〜Ｙn、Ｘ1〜Ｘn）に印加する。
素毎のＮビットの画素データに変換し、これをＰＤＰ１
０における１行分毎にｍ個の画素データパルスに変換し
てＰＤＰ１０の列電極Ｄ1〜Ｄm各々に印加する。更に、
駆動装置１は、図２に示されるが如きタイミングにて、
リセットパルスＲＰX、リセットパルスＲＰY、プライミ
ングパルスＰＰ、走査パルスＳＰ、維持パルスＩＰX、
維持パルスＩＰY、及び消去パルスＥＰ各々を含んだ行
電極駆動信号を生成し、これを上記ＰＤＰ１０の行電極
対（Ｙ1〜Ｙn、Ｘ1〜Ｘn）に印加する。
【０００５】図２において、駆動装置１は、先ず、正電
圧のリセットパルスＲＰxを発生してこれを全ての行電
極Ｘ1〜Ｘnに印加すると同時に、負電圧のリセットパル
スＲＰyを発生してこれを行電極Ｙ1〜Ｙn の各々に印加
する（一斉リセット行程）。かかるリセットパルスの印
加によりＰＤＰ１０の全ての放電セルが放電励起して荷
電粒子が発生し、この放電終息後、全放電セルの誘電体
層には一様に所定量の壁電荷が形成される。
圧のリセットパルスＲＰxを発生してこれを全ての行電
極Ｘ1〜Ｘnに印加すると同時に、負電圧のリセットパル
スＲＰyを発生してこれを行電極Ｙ1〜Ｙn の各々に印加
する（一斉リセット行程）。かかるリセットパルスの印
加によりＰＤＰ１０の全ての放電セルが放電励起して荷
電粒子が発生し、この放電終息後、全放電セルの誘電体
層には一様に所定量の壁電荷が形成される。
【０００６】次に、駆動装置１は、上記メモリ１３から
供給されてくる各行毎の画素データに対応した正電圧の
画素データパルスＤＰ1〜ＤＰmを発生し、これらを１行
分毎に順次、列電極Ｄ1〜Ｄmに印加して行く。更に、駆
動装置１は、上記画素データパルスＤＰ1〜ＤＰmを列電
極Ｄ1〜Ｄmに印加するタイミングと同一タイミングに
て、負電圧でありかつ比較的パルス幅の小なる走査パル
スＳＰを発生し、これを図２に示されるように、行電極
Ｙ1からＹnへと順次印加して行く。この際、走査パルス
ＳＰが印加された行電極に存在する放電セルの内で、高
電圧の画素データパルスが印加された放電セルでは放電
が生じてその壁電荷の大半が失われる。一方、画素デー
タパルスが印加されなかった放電セルでは放電が生じな
いので、上記壁電荷が残留したままとなる。すなわち、
列電極に印加された画素データパルスに応じて、各放電
セル内に壁電荷が残留するか否かが決定するのである。
これは、走査パルスＳＰの印加に応じて、各放電セルに
対して画素データの書き込みが為されたということなの
である。尚、駆動装置１は、かかる負電圧の走査パルス
ＳＰを各行電極Ｙに印加する直前に、図２に示されるが
如き正電圧のプライミングパルスＰＰを行電極Ｙ1〜Ｙn
に印加する（画素データ書込行程）。
供給されてくる各行毎の画素データに対応した正電圧の
画素データパルスＤＰ1〜ＤＰmを発生し、これらを１行
分毎に順次、列電極Ｄ1〜Ｄmに印加して行く。更に、駆
動装置１は、上記画素データパルスＤＰ1〜ＤＰmを列電
極Ｄ1〜Ｄmに印加するタイミングと同一タイミングに
て、負電圧でありかつ比較的パルス幅の小なる走査パル
スＳＰを発生し、これを図２に示されるように、行電極
Ｙ1からＹnへと順次印加して行く。この際、走査パルス
ＳＰが印加された行電極に存在する放電セルの内で、高
電圧の画素データパルスが印加された放電セルでは放電
が生じてその壁電荷の大半が失われる。一方、画素デー
タパルスが印加されなかった放電セルでは放電が生じな
いので、上記壁電荷が残留したままとなる。すなわち、
列電極に印加された画素データパルスに応じて、各放電
セル内に壁電荷が残留するか否かが決定するのである。
これは、走査パルスＳＰの印加に応じて、各放電セルに
対して画素データの書き込みが為されたということなの
である。尚、駆動装置１は、かかる負電圧の走査パルス
ＳＰを各行電極Ｙに印加する直前に、図２に示されるが
如き正電圧のプライミングパルスＰＰを行電極Ｙ1〜Ｙn
に印加する（画素データ書込行程）。
【０００７】かかるプライミングパルスＰＰの印加によ
り、上記一斉リセット動作にて得られ、時間経過と共に
減少してしまった上記荷電粒子が、ＰＤＰ１０の放電空
間内に再形成される。よって、かかる荷電粒子が存在す
る内に、上記走査パルスＳＰの印加による画素データの
書き込みが為されることになる。次に、駆動装置１は、
正電圧の維持パルスＩＰYを連続して行電極Ｙ1〜Ｙn 各
々に印加すると共に、かかる維持パルスＩＰYの印加タ
イミングとは、ずれたタイミングにて正電圧の維持パル
スＩＰXを連続して行電極Ｘ1〜Ｘn各々に印加する（維
持放電行程）。
り、上記一斉リセット動作にて得られ、時間経過と共に
減少してしまった上記荷電粒子が、ＰＤＰ１０の放電空
間内に再形成される。よって、かかる荷電粒子が存在す
る内に、上記走査パルスＳＰの印加による画素データの
書き込みが為されることになる。次に、駆動装置１は、
正電圧の維持パルスＩＰYを連続して行電極Ｙ1〜Ｙn 各
々に印加すると共に、かかる維持パルスＩＰYの印加タ
イミングとは、ずれたタイミングにて正電圧の維持パル
スＩＰXを連続して行電極Ｘ1〜Ｘn各々に印加する（維
持放電行程）。
【０００８】かかる維持パルスＩＰX及びＩＰYが交互に
印加されている期間に亘り、上記壁電荷が残留したまま
となっている放電セルが放電発光を繰り返しその発光状
態を維持する。次に、駆動装置１は、負電圧の消去パル
スＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に一斉に印
加して、各放電セル内に残留している壁電荷を消去する
（壁電荷消去行程）。
印加されている期間に亘り、上記壁電荷が残留したまま
となっている放電セルが放電発光を繰り返しその発光状
態を維持する。次に、駆動装置１は、負電圧の消去パル
スＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に一斉に印
加して、各放電セル内に残留している壁電荷を消去する
（壁電荷消去行程）。
【０００９】以上の如く、かかるプラズマディスプレイ
装置においては、負電圧の走査パルスＳＰを印加する直
前に正電圧のプライミングパルスＰＰを印加することに
より、走査パルスＳＰの印加直前での放電空間内の荷電
粒子量を各行毎に一定としている。これにより、画素デ
ータ書き込み時において、第１行目〜第ｎ行目までの各
放電空間内の条件を全て均一に出来るので、安定した画
像表示が為されるのである。
装置においては、負電圧の走査パルスＳＰを印加する直
前に正電圧のプライミングパルスＰＰを印加することに
より、走査パルスＳＰの印加直前での放電空間内の荷電
粒子量を各行毎に一定としている。これにより、画素デ
ータ書き込み時において、第１行目〜第ｎ行目までの各
放電空間内の条件を全て均一に出来るので、安定した画
像表示が為されるのである。
【００１０】しかしながら、この際、駆動装置１では、
負電圧の走査パルスＳＰのみならず正電圧のプライミン
グパルスＰＰをも発生しこれらをＰＤＰ１０の第１行目
行電極〜第ｎ行目行電極へと走査しながら印加して行か
なければならない。つまり、図２に示されるように３つ
のレベル状態（０[V]、走査パルスＳＰの負電圧、プラ
イミングパルスＰＰの正電圧）を有する行電極駆動信号
を生成しなければならないのである。
負電圧の走査パルスＳＰのみならず正電圧のプライミン
グパルスＰＰをも発生しこれらをＰＤＰ１０の第１行目
行電極〜第ｎ行目行電極へと走査しながら印加して行か
なければならない。つまり、図２に示されるように３つ
のレベル状態（０[V]、走査パルスＳＰの負電圧、プラ
イミングパルスＰＰの正電圧）を有する行電極駆動信号
を生成しなければならないのである。
【００１１】ところが、汎用ＩＣでは、単極の１系統分
のパルスしか走査することが出来ないので、かかる汎用
ＩＣを用いて図２に示されるが如き駆動方法にてプラズ
マディスプレイパネルの駆動を行うのは困難であるとい
う問題があった。
のパルスしか走査することが出来ないので、かかる汎用
ＩＣを用いて図２に示されるが如き駆動方法にてプラズ
マディスプレイパネルの駆動を行うのは困難であるとい
う問題があった。
【００１２】
【発明が解決しようとする課題】本発明は、上記問題を
解決するために為されたものであり、低消費電力にて安
定した画像表示を容易に実現することが可能なプラズマ
ディスプレイ装置を提供することを目的とする。
解決するために為されたものであり、低消費電力にて安
定した画像表示を容易に実現することが可能なプラズマ
ディスプレイ装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明によるプラズマデ
ィスプレイ装置は、複数の行電極と前記行電極に交差し
て配列され複数の列電極とを有するプラズマディスプレ
イパネルと、前記行電極にプライミングパルスを印加す
ることにより前記行電極と前記列電極との交差部に形成
されている放電セルを一旦放電せしめてから走査パルス
を前記行電極に印加して画素データの書込を為す行電極
駆動装置とを備えたプラズマディスプレイ装置であっ
て、前記行電極駆動装置は、直流電圧を発生する第１電
源と、前記第１電源の正側端子の電位及び負側端子の電
位を交互に前記行電極に印加することにより前記プライ
ミングパルス及び前記走査パルス各々を発生する走査パ
ルス発生回路と、前記第１電源の電圧よりも小なる直流
電圧を発生しかつその負側端子が接地されている第２電
源の正側端子の電位を前記第１電源の正側端子に印加す
ることにより前記第１電源の負側端子の電位をシフトさ
せる電源電位シフト回路とを有する。
ィスプレイ装置は、複数の行電極と前記行電極に交差し
て配列され複数の列電極とを有するプラズマディスプレ
イパネルと、前記行電極にプライミングパルスを印加す
ることにより前記行電極と前記列電極との交差部に形成
されている放電セルを一旦放電せしめてから走査パルス
を前記行電極に印加して画素データの書込を為す行電極
駆動装置とを備えたプラズマディスプレイ装置であっ
て、前記行電極駆動装置は、直流電圧を発生する第１電
源と、前記第１電源の正側端子の電位及び負側端子の電
位を交互に前記行電極に印加することにより前記プライ
ミングパルス及び前記走査パルス各々を発生する走査パ
ルス発生回路と、前記第１電源の電圧よりも小なる直流
電圧を発生しかつその負側端子が接地されている第２電
源の正側端子の電位を前記第１電源の正側端子に印加す
ることにより前記第１電源の負側端子の電位をシフトさ
せる電源電位シフト回路とを有する。
【００１４】
【発明の実施の形態】以下、本発明の実施例を図を参照
しつつ説明する。図３は、本発明によるプラズマディス
プレイ装置の全体構成を示す図である。かかる図３にお
いて、Ａ／Ｄ変換器１１は、供給されてきたアナログの
映像信号をサンプリングして１画素毎のＮビットの画素
データに変換しこれをメモリ１３に供給する。パネル駆
動制御回路１２は、かかる映像信号中に含まれる水平同
期信号及び垂直同期信号を検出し、この検出タイミング
に基づいて以下に説明するが如き各種信号を生成し、こ
れらをメモリ１３、行電極ドライバ１００、及び列電極
ドライバ２００の各々に供給する。
しつつ説明する。図３は、本発明によるプラズマディス
プレイ装置の全体構成を示す図である。かかる図３にお
いて、Ａ／Ｄ変換器１１は、供給されてきたアナログの
映像信号をサンプリングして１画素毎のＮビットの画素
データに変換しこれをメモリ１３に供給する。パネル駆
動制御回路１２は、かかる映像信号中に含まれる水平同
期信号及び垂直同期信号を検出し、この検出タイミング
に基づいて以下に説明するが如き各種信号を生成し、こ
れらをメモリ１３、行電極ドライバ１００、及び列電極
ドライバ２００の各々に供給する。
【００１５】メモリ１３は、パネル駆動制御回路１２か
ら供給されてくる書込信号に応じて上記画素データを順
次書き込む。更に、メモリ１３は、上記パネル駆動制御
回路１２から供給されてくる読出信号に応じて、上述の
如く書き込まれた画素データをＰＤＰ（プラズマディス
プレイパネル）２０の１行分毎に読み出し、これを列電
極ドライバ２００に供給する。
ら供給されてくる書込信号に応じて上記画素データを順
次書き込む。更に、メモリ１３は、上記パネル駆動制御
回路１２から供給されてくる読出信号に応じて、上述の
如く書き込まれた画素データをＰＤＰ（プラズマディス
プレイパネル）２０の１行分毎に読み出し、これを列電
極ドライバ２００に供給する。
【００１６】ＰＤＰ２０には、Ｘ及びＹの１対にて１画
面の各行（第１行〜第ｎ行）に対応した行電極対を為す
行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnが形成されている。
更に、これら行電極対に直交し、かつ図示せぬ誘電体層
及び放電空間を挟んで、１画面の各列（第１列〜第ｍ
列）に対応した列電極を為す列電極Ｄ1〜Ｄmが形成され
ている。この際、１対の行電極対（Ｘ、Ｙ）と１つの列
電極Ｄとの交差部に１つの放電セルが形成される。
面の各行（第１行〜第ｎ行）に対応した行電極対を為す
行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnが形成されている。
更に、これら行電極対に直交し、かつ図示せぬ誘電体層
及び放電空間を挟んで、１画面の各列（第１列〜第ｍ
列）に対応した列電極を為す列電極Ｄ1〜Ｄmが形成され
ている。この際、１対の行電極対（Ｘ、Ｙ）と１つの列
電極Ｄとの交差部に１つの放電セルが形成される。
【００１７】列電極ドライバ２００は、上記メモリ１３
から供給されてくる１行分の画素データ各々に対応した
画素データパルスを発生し、これを上記パネル駆動制御
回路１２から供給される画素データパルス印加タイミン
グ信号に応じて、上記ＰＤＰ２０の列電極Ｄ1〜Ｄm各々
に印加する。行電極ドライバ１００は、上記パネル駆動
制御回路１２から供給されてくる各種タイミング信号に
応じて、図４に示されるが如きリセットパルスＲＰX及
び維持パルスＩＰXを含んだ行電極Ｘ駆動信号を生成
し、これを上記ＰＤＰ２０の行電極Ｘ1〜Ｘn各々に同時
に印加する。
から供給されてくる１行分の画素データ各々に対応した
画素データパルスを発生し、これを上記パネル駆動制御
回路１２から供給される画素データパルス印加タイミン
グ信号に応じて、上記ＰＤＰ２０の列電極Ｄ1〜Ｄm各々
に印加する。行電極ドライバ１００は、上記パネル駆動
制御回路１２から供給されてくる各種タイミング信号に
応じて、図４に示されるが如きリセットパルスＲＰX及
び維持パルスＩＰXを含んだ行電極Ｘ駆動信号を生成
し、これを上記ＰＤＰ２０の行電極Ｘ1〜Ｘn各々に同時
に印加する。
【００１８】又、行電極ドライバ１００は、上記パネル
駆動制御回路１２から供給されてくる各種タイミング信
号に応じて、図４に示されるが如きリセットパルスＲＰ
Y、プライミングパルスＰＰ、走査パルスＳＰ、維持パ
ルスＩＰY及び消去パルスＥＰ各々を含んだ行電極Ｙ駆
動信号を生成し、これを上記ＰＤＰ２０の行電極Ｙ1〜
Ｙn各々に印加する。
駆動制御回路１２から供給されてくる各種タイミング信
号に応じて、図４に示されるが如きリセットパルスＲＰ
Y、プライミングパルスＰＰ、走査パルスＳＰ、維持パ
ルスＩＰY及び消去パルスＥＰ各々を含んだ行電極Ｙ駆
動信号を生成し、これを上記ＰＤＰ２０の行電極Ｙ1〜
Ｙn各々に印加する。
【００１９】図４において、行電極ドライバ１００は、
先ず、負電圧のリセットパルスＲＰ xを有する行電極Ｘ
駆動信号Ｘ1〜Ｘn各々を全ての行電極Ｘ1〜Ｘnに印加す
ると同時に、正電圧のリセットパルスＲＰyを有する行
電極Ｙ駆動信号Ｙ1〜Ｙn各々を行電極Ｙ1〜Ｙnに印加す
る。かかるリセットパルスＲＰyの印加後、行電極ドラ
イバ１００は、行電極Ｙ1〜Ｙn各々に印加すべき行電極
Ｙ駆動信号Ｙ1〜Ｙn各々の電圧レベルを０[V]に戻す
（一斉リセット行程）。
先ず、負電圧のリセットパルスＲＰ xを有する行電極Ｘ
駆動信号Ｘ1〜Ｘn各々を全ての行電極Ｘ1〜Ｘnに印加す
ると同時に、正電圧のリセットパルスＲＰyを有する行
電極Ｙ駆動信号Ｙ1〜Ｙn各々を行電極Ｙ1〜Ｙnに印加す
る。かかるリセットパルスＲＰyの印加後、行電極ドラ
イバ１００は、行電極Ｙ1〜Ｙn各々に印加すべき行電極
Ｙ駆動信号Ｙ1〜Ｙn各々の電圧レベルを０[V]に戻す
（一斉リセット行程）。
【００２０】上記リセットパルスＲＰx及びＲＰyの同時
印加により、ＰＤＰ２０の全ての放電セルが放電してそ
の放電空間内に荷電粒子が生成される。かかる放電終息
後、全放電セルの誘電体層には一様に所定量の壁電荷が
形成される。次に、行電極ドライバ１００は、行電極Ｙ
1〜Ｙn各々に印加すべき行電極Ｙ駆動信号Ｙ1〜Ｙnの電
圧レベルを図４に示されるが如く負電圧−ＶSにする。
その後、列電極ドライバ２００は、各行毎の画素データ
に対応した正電圧の画素データパルスＤＰ1〜ＤＰmを１
行分毎に順次、列電極Ｄ1〜Ｄmに印加して行く。行電極
ドライバ１００は、各画素データパルスＤＰ1〜ＤＰmが
列電極Ｄ1〜Ｄmに印加される直前に、正電圧のプライミ
ングパルスＰＰを有する行電極Ｙ駆動信号Ｙ1〜Ｙnを生
成し、これらを順次、行電極Ｙ1〜Ｙnへと印加して行
く。かかるプライミングパルスＰＰの印加後、行電極ド
ライバ１００は、行電極Ｙ駆動信号Ｙ1〜Ｙn各々の電圧
レベルを一旦上記負電圧−ＶSに戻す。ここで、上記列
電極ドライバ２００による画素データパルスＤＰ1〜Ｄ
Ｐmの印加が終了すると、行電極ドライバ１００は、各
行電極Ｙ駆動信号Ｙ1〜Ｙn各々の電圧レベルを順次、正
電圧に切り換えて行く（画素データ書込行程）。
印加により、ＰＤＰ２０の全ての放電セルが放電してそ
の放電空間内に荷電粒子が生成される。かかる放電終息
後、全放電セルの誘電体層には一様に所定量の壁電荷が
形成される。次に、行電極ドライバ１００は、行電極Ｙ
1〜Ｙn各々に印加すべき行電極Ｙ駆動信号Ｙ1〜Ｙnの電
圧レベルを図４に示されるが如く負電圧−ＶSにする。
その後、列電極ドライバ２００は、各行毎の画素データ
に対応した正電圧の画素データパルスＤＰ1〜ＤＰmを１
行分毎に順次、列電極Ｄ1〜Ｄmに印加して行く。行電極
ドライバ１００は、各画素データパルスＤＰ1〜ＤＰmが
列電極Ｄ1〜Ｄmに印加される直前に、正電圧のプライミ
ングパルスＰＰを有する行電極Ｙ駆動信号Ｙ1〜Ｙnを生
成し、これらを順次、行電極Ｙ1〜Ｙnへと印加して行
く。かかるプライミングパルスＰＰの印加後、行電極ド
ライバ１００は、行電極Ｙ駆動信号Ｙ1〜Ｙn各々の電圧
レベルを一旦上記負電圧−ＶSに戻す。ここで、上記列
電極ドライバ２００による画素データパルスＤＰ1〜Ｄ
Ｐmの印加が終了すると、行電極ドライバ１００は、各
行電極Ｙ駆動信号Ｙ1〜Ｙn各々の電圧レベルを順次、正
電圧に切り換えて行く（画素データ書込行程）。
【００２１】尚、かかる画素データ書込行程において行
電極ドライバ１００は、図５に示されるが如き基本駆動
信号ａに、レベルシフト信号ｂにて示されるレベルシフ
トを施すことにより、図４に示されるが如き各行電極Ｙ
駆動信号Ｙ1〜Ｙn各々を生成するのである。この際、か
かるレベルシフト信号ｂにおけるパルスＭＰのパルス周
期は、画素データパルスＤＰの印加周期と同一であり、
かつそのパルス幅は画素データパルスＤＰと同一であ
る。又、レベルシフト信号ｂにおけるパルスＭＰの振幅
レベルはＶCであり、レベルシフト信号ｂ自体が全体に
負電圧−ＶSの分だけオフセットされている。
電極ドライバ１００は、図５に示されるが如き基本駆動
信号ａに、レベルシフト信号ｂにて示されるレベルシフ
トを施すことにより、図４に示されるが如き各行電極Ｙ
駆動信号Ｙ1〜Ｙn各々を生成するのである。この際、か
かるレベルシフト信号ｂにおけるパルスＭＰのパルス周
期は、画素データパルスＤＰの印加周期と同一であり、
かつそのパルス幅は画素データパルスＤＰと同一であ
る。又、レベルシフト信号ｂにおけるパルスＭＰの振幅
レベルはＶCであり、レベルシフト信号ｂ自体が全体に
負電圧−ＶSの分だけオフセットされている。
【００２２】ここで、上記画素データ書込行程におい
て、各プライミングパルスＰＰの終了後の行電極Ｙ駆動
信号が負電圧−ＶSである際に、上記パルスＭＰの分だ
けその電圧レベルが−（ＶS＋ＶC）まで下がった部分が
走査パルスＳＰとなる。かかる走査パルスＳＰが印加さ
れた行電極に付随する各放電セルには、画素データパル
スＤＰ1〜ＤＰm各々のパルス電圧値に応じた壁電荷が残
留する。すなわち、放電セル１行分毎に画素データの書
き込みが為されるのである。
て、各プライミングパルスＰＰの終了後の行電極Ｙ駆動
信号が負電圧−ＶSである際に、上記パルスＭＰの分だ
けその電圧レベルが−（ＶS＋ＶC）まで下がった部分が
走査パルスＳＰとなる。かかる走査パルスＳＰが印加さ
れた行電極に付随する各放電セルには、画素データパル
スＤＰ1〜ＤＰm各々のパルス電圧値に応じた壁電荷が残
留する。すなわち、放電セル１行分毎に画素データの書
き込みが為されるのである。
【００２３】かかる走査パルスＳＰが行電極Ｙ1〜Ｙnま
で印加されて、全ての行に対する画素データの書込が終
了すると、行電極ドライバ１００は、上述の如き行電極
Ｙ駆動信号に対するレベルシフト動作を停止する。ここ
で、行電極ドライバ１００は、負電圧の維持パルスＩＰ
Yが連続する行電極Ｙ駆動信号Ｙ1〜Ｙnを行電極Ｙ1〜Ｙ
n各々に印加する。更に、行電極ドライバ１００は、か
かる維持パルスＩＰYの印加タイミングとはずれたタイ
ミングの正電圧の維持パルスＩＰXが連続する行電極Ｘ
駆動信号Ｘ1〜Ｘn各々を行電極Ｘ1〜Ｘn各々に印加する
（維持放電行程）。
で印加されて、全ての行に対する画素データの書込が終
了すると、行電極ドライバ１００は、上述の如き行電極
Ｙ駆動信号に対するレベルシフト動作を停止する。ここ
で、行電極ドライバ１００は、負電圧の維持パルスＩＰ
Yが連続する行電極Ｙ駆動信号Ｙ1〜Ｙnを行電極Ｙ1〜Ｙ
n各々に印加する。更に、行電極ドライバ１００は、か
かる維持パルスＩＰYの印加タイミングとはずれたタイ
ミングの正電圧の維持パルスＩＰXが連続する行電極Ｘ
駆動信号Ｘ1〜Ｘn各々を行電極Ｘ1〜Ｘn各々に印加する
（維持放電行程）。
【００２４】かかる維持パルスＩＰX及びＩＰYが交互に
印加されている期間に亘り、上記画素データ書込行程終
了後も壁電荷が残留したままとなっている放電セルのみ
が放電発光を繰り返しその発光状態を維持する。次に、
行電極ドライバ１００は、正電圧であり、かつそのパル
ス幅が比較的小なる消去パルスＥＰを含んだ行電極Ｙ駆
動信号Ｙ1〜Ｙn各々を行電極Ｙ1〜Ｙn各々に一斉に印加
して、ＰＤＰ２０の全放電セル内に残留している壁電荷
を消去する（壁電荷消去行程）。
印加されている期間に亘り、上記画素データ書込行程終
了後も壁電荷が残留したままとなっている放電セルのみ
が放電発光を繰り返しその発光状態を維持する。次に、
行電極ドライバ１００は、正電圧であり、かつそのパル
ス幅が比較的小なる消去パルスＥＰを含んだ行電極Ｙ駆
動信号Ｙ1〜Ｙn各々を行電極Ｙ1〜Ｙn各々に一斉に印加
して、ＰＤＰ２０の全放電セル内に残留している壁電荷
を消去する（壁電荷消去行程）。
【００２５】図６は、行電極ドライバ１００の内部構成
の内で、上述した如き行電極Ｙ駆動信号Ｙ1〜Ｙn各々を
生成する部分を示す図である。図６に示されるように行
電極ドライバ１００は、電源電位シフト回路１０１、維
持パルス発生回路１０２、リセットパルス発生回路１０
３、及び走査パルス発生回路１０４1〜１０４nから構成
される。
の内で、上述した如き行電極Ｙ駆動信号Ｙ1〜Ｙn各々を
生成する部分を示す図である。図６に示されるように行
電極ドライバ１００は、電源電位シフト回路１０１、維
持パルス発生回路１０２、リセットパルス発生回路１０
３、及び走査パルス発生回路１０４1〜１０４nから構成
される。
【００２６】電源電位シフト回路１０１には、後述する
第１電源Ｂ１の直流電圧Ｖ1よりも所定電圧ＶSだけ低い
直流電圧を発生し、かつその負側端子が接地されている
第２電源Ｂ２ａ、及び、かかる第２電源Ｂ２ａの正側端
子とその正側端子同士が互いに接続されており、直流電
圧ＶCを発生する第２電源Ｂ２ｂが設けられている。か
かる電源電位シフト回路１０１におけるスイッチング素
子ＳＷ２ａは、上記パネル駆動制御回路１２から供給さ
れたＳＷ２ａ制御信号の論理レベルに応じたオン／オフ
動作を為し、そのオン動作時において第２電源Ｂ２ａの
正側端子（又は第２電源Ｂ２ｂの正側端子）の電位をラ
イン２上に印加する。又、電源電位シフト回路１０１に
おけるスイッチング素子ＳＷ２ｂは、上記パネル駆動制
御回路１２から供給されたＳＷ２ｂ制御信号の論理レベ
ルに応じたオン／オフ動作を為し、そのオン動作時にお
いて第２電源Ｂ２ｂの負側端子の電位をライン２上に印
加する。
第１電源Ｂ１の直流電圧Ｖ1よりも所定電圧ＶSだけ低い
直流電圧を発生し、かつその負側端子が接地されている
第２電源Ｂ２ａ、及び、かかる第２電源Ｂ２ａの正側端
子とその正側端子同士が互いに接続されており、直流電
圧ＶCを発生する第２電源Ｂ２ｂが設けられている。か
かる電源電位シフト回路１０１におけるスイッチング素
子ＳＷ２ａは、上記パネル駆動制御回路１２から供給さ
れたＳＷ２ａ制御信号の論理レベルに応じたオン／オフ
動作を為し、そのオン動作時において第２電源Ｂ２ａの
正側端子（又は第２電源Ｂ２ｂの正側端子）の電位をラ
イン２上に印加する。又、電源電位シフト回路１０１に
おけるスイッチング素子ＳＷ２ｂは、上記パネル駆動制
御回路１２から供給されたＳＷ２ｂ制御信号の論理レベ
ルに応じたオン／オフ動作を為し、そのオン動作時にお
いて第２電源Ｂ２ｂの負側端子の電位をライン２上に印
加する。
【００２７】維持パルス発生回路１０２におけるスイッ
チング素子ＳＷ６は、上記パネル駆動制御回路１２から
供給されたＳＷ６制御信号の論理レベルに応じたオン／
オフ動作を為し、そのオン動作時において第３電源Ｂ３
の正側端子の電位をライン２上に印加する。尚、第３電
源Ｂ３は、直流電圧Ｖ3を発生するものであり、その負
側端子は接地されている。更に、かかる維持パルス発生
回路１０２には、その一端が接地されているコンデンサ
Ｃ１が設けられている。スイッチング素子ＳＷ７は、上
記パネル駆動制御回路１２から供給されたＳＷ７制御信
号の論理レベルに応じたオン／オフ動作を為し、そのオ
ン動作時において上記コンデンサＣ１の他端に発生した
電位をコイルＬ１を介してダイオードＤ１のアノード端
に印加する。スイッチング素子ＳＷ８は、上記パネル駆
動制御回路１２から供給されたＳＷ８制御信号の論理レ
ベルに応じたオン／オフ動作を為し、そのオン動作時に
おいて上記コンデンサＣ１の他端に発生した電位をコイ
ルＬ２を介してダイオードＤ２のカソード端に印加す
る。スイッチング素子ＳＷ９は、上記パネル駆動制御回
路１２から供給されたＳＷ９制御信号の論理レベルに応
じたオン／オフ動作を為し、そのオン動作時において接
地電位をダイオードＤ３のカソード端に印加する。かか
るダイオードＤ３のアノード端、上記ダイオードＤ１の
カソード端、及び上記ダイオードＤ２のアノード端は互
いに上記ライン２に接続されている。
チング素子ＳＷ６は、上記パネル駆動制御回路１２から
供給されたＳＷ６制御信号の論理レベルに応じたオン／
オフ動作を為し、そのオン動作時において第３電源Ｂ３
の正側端子の電位をライン２上に印加する。尚、第３電
源Ｂ３は、直流電圧Ｖ3を発生するものであり、その負
側端子は接地されている。更に、かかる維持パルス発生
回路１０２には、その一端が接地されているコンデンサ
Ｃ１が設けられている。スイッチング素子ＳＷ７は、上
記パネル駆動制御回路１２から供給されたＳＷ７制御信
号の論理レベルに応じたオン／オフ動作を為し、そのオ
ン動作時において上記コンデンサＣ１の他端に発生した
電位をコイルＬ１を介してダイオードＤ１のアノード端
に印加する。スイッチング素子ＳＷ８は、上記パネル駆
動制御回路１２から供給されたＳＷ８制御信号の論理レ
ベルに応じたオン／オフ動作を為し、そのオン動作時に
おいて上記コンデンサＣ１の他端に発生した電位をコイ
ルＬ２を介してダイオードＤ２のカソード端に印加す
る。スイッチング素子ＳＷ９は、上記パネル駆動制御回
路１２から供給されたＳＷ９制御信号の論理レベルに応
じたオン／オフ動作を為し、そのオン動作時において接
地電位をダイオードＤ３のカソード端に印加する。かか
るダイオードＤ３のアノード端、上記ダイオードＤ１の
カソード端、及び上記ダイオードＤ２のアノード端は互
いに上記ライン２に接続されている。
【００２８】又、リセットパルス発生回路１０３におけ
るスイッチング素子ＳＷ１０は、上記パネル駆動制御回
路１２から供給されたＳＷ１０制御信号の論理レベルに
応じたオン／オフ動作を為し、そのオン動作時におい
て、抵抗Ｒ１を介した第４電源Ｂ４の正側端子の電位を
上記ライン２上に印加する。尚、第４電源Ｂ４は、直流
の電圧Ｖ4を発生するものであり、その負側端子は接地
されている。リセットパルス発生回路１０３におけるス
イッチング素子ＳＷ１１は、上記パネル駆動制御回路１
２から供給されたＳＷ１１制御信号の論理レベルに応じ
たオン／オフ動作を為し、そのオン動作時において、接
地電位をダイオードＤ４のカソード端に印加する。かか
るダイオードＤ４のアノード端は上記ライン２に接続さ
れている。
るスイッチング素子ＳＷ１０は、上記パネル駆動制御回
路１２から供給されたＳＷ１０制御信号の論理レベルに
応じたオン／オフ動作を為し、そのオン動作時におい
て、抵抗Ｒ１を介した第４電源Ｂ４の正側端子の電位を
上記ライン２上に印加する。尚、第４電源Ｂ４は、直流
の電圧Ｖ4を発生するものであり、その負側端子は接地
されている。リセットパルス発生回路１０３におけるス
イッチング素子ＳＷ１１は、上記パネル駆動制御回路１
２から供給されたＳＷ１１制御信号の論理レベルに応じ
たオン／オフ動作を為し、そのオン動作時において、接
地電位をダイオードＤ４のカソード端に印加する。かか
るダイオードＤ４のアノード端は上記ライン２に接続さ
れている。
【００２９】走査パルス発生回路１０４1〜１０４n各々
は互いに同一回路構成からなり、夫々第１電源Ｂ１から
の給電をうけている。尚、かかる第１電源Ｂ１は、上述
した如き直流の電圧Ｖ1を発生し、その正側端子の電位
は上記ライン２０に接続されている。各走査パルス発生
回路１０４におけるスイッチング素子ＳＷ１ａは、上記
パネル駆動制御回路１２から供給されたＳＷ１ａ制御信
号の論理レベルに応じたオン／オフ動作を為し、そのオ
ン動作時において、上記ライン２上の電位を行電極駆動
ライン３に印加する。この際、かかる行電極駆動ライン
３上に印加された電位が上述した如き行電極Ｙ駆動信号
となってＰＤＰ２０の行電極Ｙに印加されるのである。
各走査パルス発生回路１０４におけるスイッチング素子
ＳＷ１ｂは、上記パネル駆動制御回路１２から供給され
たＳＷ１ｂ制御信号の論理レベルに応じたオン／オフ動
作を為し、そのオン動作時において、第１電源Ｂ１の負
側端子の電位を上記行電極駆動ライン３に印加する。
又、各走査パルス発生回路１０４には、スイッチング素
子ＳＷ３がオン状態となると上記ライン２上の電位を上
記行電極駆動ライン３に印加するダイオードＤ５、及び
アノード端が上記行電極駆動ライン３に接続されてお
り、かつカソード端が上記ライン２に接続されているダ
イオードＤ６が設けられている。
は互いに同一回路構成からなり、夫々第１電源Ｂ１から
の給電をうけている。尚、かかる第１電源Ｂ１は、上述
した如き直流の電圧Ｖ1を発生し、その正側端子の電位
は上記ライン２０に接続されている。各走査パルス発生
回路１０４におけるスイッチング素子ＳＷ１ａは、上記
パネル駆動制御回路１２から供給されたＳＷ１ａ制御信
号の論理レベルに応じたオン／オフ動作を為し、そのオ
ン動作時において、上記ライン２上の電位を行電極駆動
ライン３に印加する。この際、かかる行電極駆動ライン
３上に印加された電位が上述した如き行電極Ｙ駆動信号
となってＰＤＰ２０の行電極Ｙに印加されるのである。
各走査パルス発生回路１０４におけるスイッチング素子
ＳＷ１ｂは、上記パネル駆動制御回路１２から供給され
たＳＷ１ｂ制御信号の論理レベルに応じたオン／オフ動
作を為し、そのオン動作時において、第１電源Ｂ１の負
側端子の電位を上記行電極駆動ライン３に印加する。
又、各走査パルス発生回路１０４には、スイッチング素
子ＳＷ３がオン状態となると上記ライン２上の電位を上
記行電極駆動ライン３に印加するダイオードＤ５、及び
アノード端が上記行電極駆動ライン３に接続されてお
り、かつカソード端が上記ライン２に接続されているダ
イオードＤ６が設けられている。
【００３０】尚、上記スイッチング素子の各々は、実際
には、ＭＯＳ（Metal Oxide Semiconductor）トランジ
スタ等からなる半導体スイッチである。以下に、かかる
図６に示されるが如き構成からなる行電極ドライバ１０
０の内部動作について説明する。図７は、上記一斉リセ
ット行程、画素データ書込行程、維持放電行程各々で
の、パネル駆動制御回路１２による各ＳＷ制御信号の供
給タイミングと、かかるＳＷ制御信号によって生成され
る行電極Ｙ駆動信号の一例を示す図である。
には、ＭＯＳ（Metal Oxide Semiconductor）トランジ
スタ等からなる半導体スイッチである。以下に、かかる
図６に示されるが如き構成からなる行電極ドライバ１０
０の内部動作について説明する。図７は、上記一斉リセ
ット行程、画素データ書込行程、維持放電行程各々で
の、パネル駆動制御回路１２による各ＳＷ制御信号の供
給タイミングと、かかるＳＷ制御信号によって生成され
る行電極Ｙ駆動信号の一例を示す図である。
【００３１】尚、図７に示される実施例においては、各
ＳＷ制御信号の論理レベルが"０"である場合には、スイ
ッチング素子はオフ状態となり、"１"である場合にはオ
ン状態になるものとする。一斉リセット行程 先ず、上記パネル駆動制御回路１２は、ＳＷ３、ＳＷ１
ｂ及びＳＷ１１制御信号のみを論理レベル"１"とし、そ
の他を全て論理レベル"０"とする。
ＳＷ制御信号の論理レベルが"０"である場合には、スイ
ッチング素子はオフ状態となり、"１"である場合にはオ
ン状態になるものとする。一斉リセット行程 先ず、上記パネル駆動制御回路１２は、ＳＷ３、ＳＷ１
ｂ及びＳＷ１１制御信号のみを論理レベル"１"とし、そ
の他を全て論理レベル"０"とする。
【００３２】これにより、図６におけるスイッチング素
子ＳＷ３、ＳＷ１ｂ及びＳＷ１１がオン状態となるの
で、行電極Ｙ駆動信号のレベルは図７に示されるが如
く"０"[V]となる。次に、パネル駆動制御回路１２は、 ＳＷ１０制御信号：論理レベル"１" ＳＷ１１制御信号：論理レベル"０" に夫々切り換える。
子ＳＷ３、ＳＷ１ｂ及びＳＷ１１がオン状態となるの
で、行電極Ｙ駆動信号のレベルは図７に示されるが如
く"０"[V]となる。次に、パネル駆動制御回路１２は、 ＳＷ１０制御信号：論理レベル"１" ＳＷ１１制御信号：論理レベル"０" に夫々切り換える。
【００３３】これにより、図６のリセットパルス発生回
路１０３におけるスイッチング素子ＳＷ１０がオン状態
となり、抵抗Ｒ１、スイッチング素子ＳＷ１０、ライン
２０、スイッチング素子ＳＷ３及びダイオードＤ５を夫
々介して、第４電源Ｂ４の正側端子電位が行電極駆動ラ
イン３上に印加される。この際、かかる行電極駆動ライ
ン３上の行電極Ｙ駆動信号の信号レベルは、上記抵抗Ｒ
１の作用により"０"[V]から徐々に上昇して第４電源Ｂ
４の電源電圧Ｖ4に達する。
路１０３におけるスイッチング素子ＳＷ１０がオン状態
となり、抵抗Ｒ１、スイッチング素子ＳＷ１０、ライン
２０、スイッチング素子ＳＷ３及びダイオードＤ５を夫
々介して、第４電源Ｂ４の正側端子電位が行電極駆動ラ
イン３上に印加される。この際、かかる行電極駆動ライ
ン３上の行電極Ｙ駆動信号の信号レベルは、上記抵抗Ｒ
１の作用により"０"[V]から徐々に上昇して第４電源Ｂ
４の電源電圧Ｖ4に達する。
【００３４】ここで、パネル駆動制御回路１２は、 ＳＷ１０制御信号：論理レベル"０" ＳＷ１１制御信号：論理レベル"１" に切り換える。これにより、図６のリセットパルス発生
回路１０３におけるスイッチング素子ＳＷ１１がオン状
態となり、行電極駆動ライン３上の行電極Ｙ駆動信号の
信号レベルは、図７に示されるが如く"０"[V]になる。
この際、かかるリセットパルス発生回路１０３の動作に
よって得られた正電圧のパルスが上記リセットパルスＰ
ＲYとなる。
回路１０３におけるスイッチング素子ＳＷ１１がオン状
態となり、行電極駆動ライン３上の行電極Ｙ駆動信号の
信号レベルは、図７に示されるが如く"０"[V]になる。
この際、かかるリセットパルス発生回路１０３の動作に
よって得られた正電圧のパルスが上記リセットパルスＰ
ＲYとなる。
【００３５】次に、パネル駆動制御回路１２は、ＳＷ１
１制御信号の論理レベルを"０"に切り換えて、リセット
パルス発生回路１０３におけるスイッチング素子ＳＷ１
１をオフ状態にする。かかる動作により、上記ライン２
はフローティング状態、つまり電圧印加が一切為されて
いない状態となる。
１制御信号の論理レベルを"０"に切り換えて、リセット
パルス発生回路１０３におけるスイッチング素子ＳＷ１
１をオフ状態にする。かかる動作により、上記ライン２
はフローティング状態、つまり電圧印加が一切為されて
いない状態となる。
【００３６】画素データ書込行程 ライン２がフローティング状態にある際に、パネル駆動
制御回路１２は、 ＳＷ２ａ制御信号：論理レベル"１" ＳＷ３制御信号：論理レベル"０" に切り替える。
制御回路１２は、 ＳＷ２ａ制御信号：論理レベル"１" ＳＷ３制御信号：論理レベル"０" に切り替える。
【００３７】これにより、ライン２上の電位は−ＶSと
なり、これが行電極駆動ライン３に印加され、負電圧の
行電極Ｙ駆動信号として導出されることになる。尚、こ
のように行電極Ｙ駆動信号のレベルを負電圧に切り替え
るにあたり、予め、上述のようにライン２上をフローテ
ィング状態にしておくので行電極Ｙ駆動信号には過渡的
な負電圧側へのレベル変化が生じない。つまり、かかる
構成によれば、この過渡的なレベル変化による無駄な電
流が流れなくなるので、電力消費を抑えられるのであ
る。
なり、これが行電極駆動ライン３に印加され、負電圧の
行電極Ｙ駆動信号として導出されることになる。尚、こ
のように行電極Ｙ駆動信号のレベルを負電圧に切り替え
るにあたり、予め、上述のようにライン２上をフローテ
ィング状態にしておくので行電極Ｙ駆動信号には過渡的
な負電圧側へのレベル変化が生じない。つまり、かかる
構成によれば、この過渡的なレベル変化による無駄な電
流が流れなくなるので、電力消費を抑えられるのであ
る。
【００３８】その後、ＳＷ２ａ制御信号及びＳＷ２ｂ制
御信号各々の論理レベルを図７に示されるように、"１"
から"０"、"０"から"１"へと交互に切換えてこれを繰り
返す。これにより、図６の電源電位シフト回路１０１に
おけるスイッチング素子ＳＷ２ａ及びＳＷ２ｂが交互に
オン／オフ動作を行って、ライン２０上の電位に対して
図５のｂに示されるが如きレベルシフトが為される。
御信号各々の論理レベルを図７に示されるように、"１"
から"０"、"０"から"１"へと交互に切換えてこれを繰り
返す。これにより、図６の電源電位シフト回路１０１に
おけるスイッチング素子ＳＷ２ａ及びＳＷ２ｂが交互に
オン／オフ動作を行って、ライン２０上の電位に対して
図５のｂに示されるが如きレベルシフトが為される。
【００３９】つまり、 ＳＷ２ａ制御信号：論理レベル"１" ＳＷ２ｂ制御信号：論理レベル"０" である場合には、電源電位シフト回路１０１におけるス
イッチング素子ＳＷ２ａがオン状態、ＳＷ２ｂがオフ状
態となるので、行電極駆動ライン３上の行電極Ｙ駆動信
号のレベルは、負電圧−ＶSとなる。
イッチング素子ＳＷ２ａがオン状態、ＳＷ２ｂがオフ状
態となるので、行電極駆動ライン３上の行電極Ｙ駆動信
号のレベルは、負電圧−ＶSとなる。
【００４０】一方、 ＳＷ２ａ制御信号：論理レベル"０" ＳＷ２ｂ制御信号：論理レベル"１" である場合には、電源電位シフト回路１０１におけるス
イッチング素子ＳＷ２ａがオフ状態、ＳＷ２ｂがオン状
態となるので、行電極駆動ライン３上の行電極Ｙ駆動信
号のレベルは、負電圧−（ＶS＋ＶC）となるのである。
イッチング素子ＳＷ２ａがオフ状態、ＳＷ２ｂがオン状
態となるので、行電極駆動ライン３上の行電極Ｙ駆動信
号のレベルは、負電圧−（ＶS＋ＶC）となるのである。
【００４１】次に、パネル駆動制御回路１２は、 ＳＷ１ａ制御信号：論理レベル"１" ＳＷ１ｂ制御信号：論理レベル"０" に切り替える。これにより、走査パルス発生回路１０４
におけるスイッチング素子ＳＷ１ａがオン状態、スイッ
チング素子ＳＷ１ｂがオフ状態となり、行電極駆動ライ
ン３上の行電極Ｙ駆動信号は、図７に示されるが如く、
第２電源Ｂ２ａにおける電源電圧Ｖ1と等しい正電圧の
レベルとなる。
におけるスイッチング素子ＳＷ１ａがオン状態、スイッ
チング素子ＳＷ１ｂがオフ状態となり、行電極駆動ライ
ン３上の行電極Ｙ駆動信号は、図７に示されるが如く、
第２電源Ｂ２ａにおける電源電圧Ｖ1と等しい正電圧の
レベルとなる。
【００４２】ここで、パネル駆動制御回路１２は、 ＳＷ１ａ制御信号：論理レベル"０" ＳＷ１ｂ制御信号：論理レベル"１" に切り替える。これにより、行電極駆動ライン３上の行
電極Ｙ駆動信号は、図５のレベルシフト信号ｂと同一形
態の負電圧となる。この際得られた正電圧のパルスが上
記プライミングパルスＰＰとなる。
電極Ｙ駆動信号は、図５のレベルシフト信号ｂと同一形
態の負電圧となる。この際得られた正電圧のパルスが上
記プライミングパルスＰＰとなる。
【００４３】ここで、 ＳＷ２ａ制御信号：論理レベル"１" ＳＷ２ｂ制御信号：論理レベル"０" である場合には、電源電位シフト回路１０１におけるス
イッチング素子ＳＷ２ａがオン状態、ＳＷ２ｂがオフ状
態となるので、行電極駆動ライン３上の行電極Ｙ駆動信
号のレベルは、負電圧−ＶSとなる。
イッチング素子ＳＷ２ａがオン状態、ＳＷ２ｂがオフ状
態となるので、行電極駆動ライン３上の行電極Ｙ駆動信
号のレベルは、負電圧−ＶSとなる。
【００４４】一方、 ＳＷ２ａ制御信号：論理レベル"０" ＳＷ２ｂ制御信号：論理レベル"１" である場合には、電源電位シフト回路１０１におけるス
イッチング素子ＳＷ２ａがオフ状態、ＳＷ２ｂがオン状
態となるので、行電極駆動ライン３上の行電極Ｙ駆動信
号のレベルは、負電圧−（ＶS＋ＶC）となる。
イッチング素子ＳＷ２ａがオフ状態、ＳＷ２ｂがオン状
態となるので、行電極駆動ライン３上の行電極Ｙ駆動信
号のレベルは、負電圧−（ＶS＋ＶC）となる。
【００４５】この際、図７に示されるように、プライミ
ングパルスＰＰの後に行電極Ｙ駆動信号のレベルが上記
負電圧−（ＶS＋ＶC）となった部分が、上記走査パルス
ＳＰとなる。かかる走査パルスＳＰを発生した後、パネ
ル駆動制御回路１２は、 ＳＷ１ａ制御信号：論理レベル"１" ＳＷ１ｂ制御信号：論理レベル"０" に切り替える。
ングパルスＰＰの後に行電極Ｙ駆動信号のレベルが上記
負電圧−（ＶS＋ＶC）となった部分が、上記走査パルス
ＳＰとなる。かかる走査パルスＳＰを発生した後、パネ
ル駆動制御回路１２は、 ＳＷ１ａ制御信号：論理レベル"１" ＳＷ１ｂ制御信号：論理レベル"０" に切り替える。
【００４６】これにより、行電極駆動ライン３上の行電
極Ｙ駆動信号は、図７に示されるが如く、図５のレベル
シフト信号ｂの分だけレベルシフトされた正電圧の信号
となる。維持放電行程 次に、パネル駆動制御回路１２は、 ＳＷ２ａ制御信号：論理レベル"０" ＳＷ２ｂ制御信号：論理レベル"０" ＳＷ３制御信号：論理レベル"１" ＳＷ１ａ制御信号：論理レベル"０" ＳＷ１ｂ制御信号：論理レベル"１" に切り替え、更に、ＳＷ６制御信号、ＳＷ７制御信号、
ＳＷ８制御信号、ＳＷ９制御信号各々を図７に示される
ように、"０"から"１"、"１"から"０"へと切り替えてこ
れを繰り返す。
極Ｙ駆動信号は、図７に示されるが如く、図５のレベル
シフト信号ｂの分だけレベルシフトされた正電圧の信号
となる。維持放電行程 次に、パネル駆動制御回路１２は、 ＳＷ２ａ制御信号：論理レベル"０" ＳＷ２ｂ制御信号：論理レベル"０" ＳＷ３制御信号：論理レベル"１" ＳＷ１ａ制御信号：論理レベル"０" ＳＷ１ｂ制御信号：論理レベル"１" に切り替え、更に、ＳＷ６制御信号、ＳＷ７制御信号、
ＳＷ８制御信号、ＳＷ９制御信号各々を図７に示される
ように、"０"から"１"、"１"から"０"へと切り替えてこ
れを繰り返す。
【００４７】尚、ＳＷ３制御信号の論理レベルが"１"と
なると、スイッチング素子ＳＷ３がオン状態となり、ラ
イン２上の電位がダイオードＤ５を介して行電極駆動ラ
イン３上に印加される。つまり、ライン２上の電位がそ
のまま行電極Ｙ駆動信号の信号レベルとなるのである。
ここで、ＳＷ９制御信号の論理レベルが"１"である場合
には、維持パルス発生回路１０２におけるスイッチング
素子ＳＷ９がオン状態となるので、ライン２上の電位
は"０"[V]となり、行電極Ｙ駆動信号の信号レベルも"
０"[V]となる。次に、ＳＷ７制御信号の論理レベルが"
１"となると、維持パルス発生回路１０２におけるスイ
ッチング素子ＳＷ７はオン状態となる。この際、維持パ
ルス発生回路１０２のコンデンサＣ１及びコイルＬ１の
作用によりライン２上の電位は徐々に上昇して行く。こ
こで、ＳＷ６制御信号の論理レベルが"１"となると、維
持パルス発生回路１０２におけるスイッチング素子ＳＷ
６がオン状態となるので、ライン２上の電位は第３電源
Ｂ３の電源電圧Ｖ3と等しいレベルになる。次に、ＳＷ
８制御信号の論理レベルが"１"となると、維持パルス発
生回路１０２におけるスイッチング素子ＳＷ８はオン状
態となる。この際、維持パルス発生回路１０２のコンデ
ンサＣ１及びコイルＬ２の作用によりライン２上の電位
は徐々に下降して行く。これらスイッチング素子ＳＷ６
〜スイッチング素子ＳＷ９による一連の動作により、行
電極Ｙ駆動信号には、図７に示されるが如き維持パルス
ＩＲYがあらわれるのである。
なると、スイッチング素子ＳＷ３がオン状態となり、ラ
イン２上の電位がダイオードＤ５を介して行電極駆動ラ
イン３上に印加される。つまり、ライン２上の電位がそ
のまま行電極Ｙ駆動信号の信号レベルとなるのである。
ここで、ＳＷ９制御信号の論理レベルが"１"である場合
には、維持パルス発生回路１０２におけるスイッチング
素子ＳＷ９がオン状態となるので、ライン２上の電位
は"０"[V]となり、行電極Ｙ駆動信号の信号レベルも"
０"[V]となる。次に、ＳＷ７制御信号の論理レベルが"
１"となると、維持パルス発生回路１０２におけるスイ
ッチング素子ＳＷ７はオン状態となる。この際、維持パ
ルス発生回路１０２のコンデンサＣ１及びコイルＬ１の
作用によりライン２上の電位は徐々に上昇して行く。こ
こで、ＳＷ６制御信号の論理レベルが"１"となると、維
持パルス発生回路１０２におけるスイッチング素子ＳＷ
６がオン状態となるので、ライン２上の電位は第３電源
Ｂ３の電源電圧Ｖ3と等しいレベルになる。次に、ＳＷ
８制御信号の論理レベルが"１"となると、維持パルス発
生回路１０２におけるスイッチング素子ＳＷ８はオン状
態となる。この際、維持パルス発生回路１０２のコンデ
ンサＣ１及びコイルＬ２の作用によりライン２上の電位
は徐々に下降して行く。これらスイッチング素子ＳＷ６
〜スイッチング素子ＳＷ９による一連の動作により、行
電極Ｙ駆動信号には、図７に示されるが如き維持パルス
ＩＲYがあらわれるのである。
【００４８】以上の如く、図６に示される実施例におい
ては、第１電源Ｂ１の正側端子の電位及び負側端子の電
位を交互に行電極に印加することによりプライミングパ
ルス及び走査パルス各々を発生する（走査パルス発生回
路１０４）にあたり、かかる第１電源Ｂ１よりも小なる
直流電圧を発生しかつその負側端子が接地されている第
２電源のＢ２ａの正側端子の電位をかかる第１電源Ｂ１
の正側端子に印加することにより上記第１電源の負側端
子の電位を負側にシフトさせる（電源電位シフト回路）
ようにしている。
ては、第１電源Ｂ１の正側端子の電位及び負側端子の電
位を交互に行電極に印加することによりプライミングパ
ルス及び走査パルス各々を発生する（走査パルス発生回
路１０４）にあたり、かかる第１電源Ｂ１よりも小なる
直流電圧を発生しかつその負側端子が接地されている第
２電源のＢ２ａの正側端子の電位をかかる第１電源Ｂ１
の正側端子に印加することにより上記第１電源の負側端
子の電位を負側にシフトさせる（電源電位シフト回路）
ようにしている。
【００４９】よって、本発明によれば、単極の１系統分
のパルスしか走査することが出来ない汎用ＩＣを用いて
上述の如き走査パルス発生回路を形成しても、互いに極
性の異なるプライミングパルス及び走査パルスを夫々発
生させることが出来るので、安定した画像表示を安価な
構成にて実現可能となるのである。
のパルスしか走査することが出来ない汎用ＩＣを用いて
上述の如き走査パルス発生回路を形成しても、互いに極
性の異なるプライミングパルス及び走査パルスを夫々発
生させることが出来るので、安定した画像表示を安価な
構成にて実現可能となるのである。
【図１】プラズマディスプレイ装置の概略構成を示す図
である。
である。
【図２】図１の駆動装置による行電極駆動信号のタイミ
ングを示す図である。
ングを示す図である。
【図３】本発明によるプラズマディスプレイ装置の概略
構成を示す図である。
構成を示す図である。
【図４】本発明の駆動装置による行電極駆動信号のタイ
ミングを示す図である。
ミングを示す図である。
【図５】行電極Ｙ駆動信号におけるレベルシフトを示す
図である。
図である。
【図６】行電極ドライバ１００の内部構成を示す図であ
る。
る。
【図７】各ＳＷ制御信号と行電極Ｙ駆動信号との対応関
係を示す図である。
係を示す図である。
２０ ＰＤＰ １００ 行電極ドライバ １０１ 電源電位シフト回路 １０２ 維持パルス発生回路 １０３ リセットパルス発生回路 １０４ 走査パルス発生回路
Claims (6)
- 【請求項１】 複数の行電極と前記行電極に交差して配
列され複数の列電極とを有するプラズマディスプレイパ
ネルと、前記行電極にプライミングパルスを印加するこ
とにより前記行電極と前記列電極との交差部に形成され
ている放電セルを一旦放電せしめてから走査パルスを前
記行電極に印加して画素データの書込を為す行電極駆動
装置とを備えたプラズマディスプレイ装置であって、 前記行電極駆動装置は、直流電圧を発生する第１電源
と、 前記第１電源の正側端子の電位及び負側端子の電位を交
互に前記行電極に印加することにより前記プライミング
パルス及び前記走査パルス各々を発生する走査パルス発
生回路と、 前記第１電源の電圧よりも小なる直流電圧を発生しかつ
その負側端子が接地されている第２電源の正側端子の電
位を前記第１電源の正側端子に印加することにより前記
第１電源の負側端子の電位をシフトさせる電源電位シフ
ト回路とを有することを特徴とするプラズマディスプレ
イ装置。 - 【請求項２】 前記行電極駆動装置は、前記プライミン
グパルス及び前記走査パルス各々を発生する前に全ての
前記行電極に一斉にリセットパルスを印加することによ
り全ての前記放電セルに一様に壁電荷を形成されるリセ
ットパルス発生回路を備え、 前記電源電位シフト回路は、前記リセットパルスが印加
された後に前記第２電源の正側端子の電位を前記第１電
源の正側端子に印加することを特徴とする請求項１記載
のプラズマディスプレイ装置。 - 【請求項３】 前記リセットパルス発生回路は、前記リ
セットパルスを前記行電極に印加した後に前記行電極を
一旦接地してからフローティング状態にするスイッチン
グ手段を備えていることを特徴とする請求項２記載のプ
ラズマディスプレイ装置。 - 【請求項４】 前記電源電位シフト回路には、前記第２
電源とその正側端子同士が互いに接続された直流電源が
備えられており、前記リセットパルスが印加された後に
前記第２電源の正側端子の電位及び前記直流電源の負側
端子の電位を交互に前記第１電源の正側端子に印加する
ことを特徴とする請求項１記載のプラズマディスプレイ
装置。 - 【請求項５】 前記電源電位シフト回路が前記直流電源
の負側端子の電位を前記第１電源の正側端子に印加して
いる際に前記走査パルス発生回路が前記第１電源の負側
端子の電位を前記行電極に印加することにより前記走査
パルスを発生することを特徴とする請求項１及び４記載
のプラズマディスプレイ装置。 - 【請求項６】 複数の行電極と前記行電極に交差して配
列され複数の列電極とを有するプラズマディスプレイパ
ネルと、前記行電極にプライミングパルスを印加するこ
とにより前記行電極と前記列電極との交差部に形成され
ている放電セルを一旦放電せしめてから走査パルスを前
記行電極に印加して画素データの書込を為す行電極駆動
装置とを備えたプラズマディスプレイ装置であって、 前記行電極駆動装置は、前記プライミングパルス及び前
記走査パルス各々を発生する前に全ての前記行電極に一
斉にリセットパルスを印加して全ての前記放電セルに一
様に壁電荷を形成されるリセットパルス発生回路を有
し、 前記リセットパルス発生回路は、前記リセットパルスを
印加した後に前記行電極を一旦接地してからフローティ
ング状態にするスイッチング手段を備えていることを特
徴とするプラズマディスプレイ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20355397A JP3526179B2 (ja) | 1997-07-29 | 1997-07-29 | プラズマディスプレイ装置 |
| US09/116,442 US6195072B1 (en) | 1997-07-29 | 1998-07-16 | Plasma display apparatus |
| EP98305732A EP0895218A1 (en) | 1997-07-29 | 1998-07-17 | Plasma display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20355397A JP3526179B2 (ja) | 1997-07-29 | 1997-07-29 | プラズマディスプレイ装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004009407A Division JP3695592B2 (ja) | 2004-01-16 | 2004-01-16 | プラズマディスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1152909A true JPH1152909A (ja) | 1999-02-26 |
| JP3526179B2 JP3526179B2 (ja) | 2004-05-10 |
Family
ID=16476051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20355397A Expired - Fee Related JP3526179B2 (ja) | 1997-07-29 | 1997-07-29 | プラズマディスプレイ装置 |
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| Country | Link |
|---|---|
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| EP (1) | EP0895218A1 (ja) |
| JP (1) | JP3526179B2 (ja) |
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| KR20010098117A (ko) * | 2000-04-28 | 2001-11-08 | 김순택 | 플라즈마 표시 패널의 구동장치 |
| KR100381267B1 (ko) * | 2001-04-06 | 2003-04-26 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 구동장치 및 그의 구동방법 |
| KR100421670B1 (ko) * | 2001-06-13 | 2004-03-12 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 구동장치 |
| US7564428B2 (en) | 2003-05-14 | 2009-07-21 | Samsung Sdi Co., Ltd. | Plasma display panel and method for driving the same |
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| JP4210805B2 (ja) * | 1998-06-05 | 2009-01-21 | 株式会社日立プラズマパテントライセンシング | ガス放電デバイスの駆動方法 |
| JP3424587B2 (ja) * | 1998-06-18 | 2003-07-07 | 富士通株式会社 | プラズマディスプレイパネルの駆動方法 |
| JP3734629B2 (ja) * | 1998-10-15 | 2006-01-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 表示装置 |
| JP3466098B2 (ja) | 1998-11-20 | 2003-11-10 | 富士通株式会社 | ガス放電パネルの駆動方法 |
| KR100364696B1 (ko) * | 1999-10-28 | 2003-01-24 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 구조와 그 구동방법 |
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| JP4660020B2 (ja) * | 2001-06-14 | 2011-03-30 | パナソニック株式会社 | ディスプレイパネルの駆動装置 |
| KR100452688B1 (ko) | 2001-10-10 | 2004-10-14 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 구동방법 |
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| US20050231440A1 (en) * | 2004-04-15 | 2005-10-20 | Matsushita Electric Industrial Co., Ltd. | Plasma display panel driver and plasma display |
| KR100774943B1 (ko) * | 2005-10-14 | 2007-11-09 | 엘지전자 주식회사 | 플라즈마 디스플레이 장치 및 그의 구동방법 |
| KR101108475B1 (ko) * | 2005-11-14 | 2012-01-31 | 엘지전자 주식회사 | 플라즈마 디스플레이 장치 |
| KR101046815B1 (ko) * | 2007-08-06 | 2011-07-06 | 파나소닉 주식회사 | 플라즈마 디스플레이 장치 |
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| JP3364066B2 (ja) * | 1995-10-02 | 2003-01-08 | 富士通株式会社 | Ａｃ型プラズマディスプレイ装置及びその駆動回路 |
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-
1997
- 1997-07-29 JP JP20355397A patent/JP3526179B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-16 US US09/116,442 patent/US6195072B1/en not_active Expired - Fee Related
- 1998-07-17 EP EP98305732A patent/EP0895218A1/en not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| US6195072B1 (en) | 2001-02-27 |
| EP0895218A1 (en) | 1999-02-03 |
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