JPH09197367A - プラズマアドレス表示装置 - Google Patents
プラズマアドレス表示装置Info
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- JPH09197367A JPH09197367A JP8022032A JP2203296A JPH09197367A JP H09197367 A JPH09197367 A JP H09197367A JP 8022032 A JP8022032 A JP 8022032A JP 2203296 A JP2203296 A JP 2203296A JP H09197367 A JPH09197367 A JP H09197367A
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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- G09G3/3611—Control of matrices with row and column drivers
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Abstract
(57)【要約】
【課題】 プラズマアドレス表示装置の放電チャネルに
印加される電圧を適応的に制御し過剰な印加電圧を抑制
する。 【解決手段】 プラズマアドレス表示装置はフラットパ
ネル０をディスプレイとして用いており、行状の放電チ
ャネルを備えたプラズマセル２及び列状の信号電極１２
を備えた表示セル１を互いに重ねた構造を有している。
駆動回路２３は各放電チャネルのカソード電極Ｋ側に順
次印加電圧を供給して放電を発生させることで線順次走
査を行う。信号回路２１はこの線順次走査に同期して各
信号電極１２に画像信号を供給することで画面２０に画
像を表示する。定電流回路２４は各放電チャネルに放電
が発生した後一定の放電電流が流れるように動作する。
検出回路３１は各放電チャネルに一定の放電電流が流れ
ている時の放電電圧をサンプリングする。制御回路３２
はこのサンプリングされた放電電圧に応じて各放電チャ
ネルに供給される印加電圧を適応的に調整する。
印加される電圧を適応的に制御し過剰な印加電圧を抑制
する。 【解決手段】 プラズマアドレス表示装置はフラットパ
ネル０をディスプレイとして用いており、行状の放電チ
ャネルを備えたプラズマセル２及び列状の信号電極１２
を備えた表示セル１を互いに重ねた構造を有している。
駆動回路２３は各放電チャネルのカソード電極Ｋ側に順
次印加電圧を供給して放電を発生させることで線順次走
査を行う。信号回路２１はこの線順次走査に同期して各
信号電極１２に画像信号を供給することで画面２０に画
像を表示する。定電流回路２４は各放電チャネルに放電
が発生した後一定の放電電流が流れるように動作する。
検出回路３１は各放電チャネルに一定の放電電流が流れ
ている時の放電電圧をサンプリングする。制御回路３２
はこのサンプリングされた放電電圧に応じて各放電チャ
ネルに供給される印加電圧を適応的に調整する。
Description
【０００１】
【発明の属する技術分野】本発明はプラズマアドレス表
示装置に関する。より詳しくは、線順次走査で放電チャ
ネルに印加される電圧を適応的に制御する技術に関す
る。
示装置に関する。より詳しくは、線順次走査で放電チャ
ネルに印加される電圧を適応的に制御する技術に関す
る。
【０００２】
【従来の技術】プラズマセルを表示セルのアドレッシン
グに利用するプラズマアドレス型のフラットパネルが知
られており、例えば特開平４−２６５９３１号公報に開
示されている。図６に示すように、このフラットパネル
０は表示セル１とプラズマセル２と両者の間に介在する
共通の中間基板３とからなる。中間基板３は極薄の板ガ
ラス等からなりマイクロシートと呼ばれている。プラズ
マセル２は中間基板３に接合した下側基板４から構成さ
れており、両者の空隙にイオン化可能なガスが封入され
ている。下側基板４の内表面にはストライプ状の放電電
極５が形成されている。放電電極５はスクリーン印刷法
等により平坦な基板４上に印刷焼成できる。放電電極５
を一対ずつ隔てるように隔壁６が形成されており、イオ
ン化可能なガスが封入された空隙を分割して放電チャネ
ル７を構成する。この隔壁６もスクリーン印刷法により
印刷焼成でき、その頂部が中間基板３の一面側に当接し
ている。一対の放電電極５はアノード電極Ａ及びカソー
ド電極Ｋとして機能し、両者の間にプラズマ放電を発生
させる。なお、中間基板３と下側基板４はガラスフリッ
ト８等により互いに接合している。
グに利用するプラズマアドレス型のフラットパネルが知
られており、例えば特開平４−２６５９３１号公報に開
示されている。図６に示すように、このフラットパネル
０は表示セル１とプラズマセル２と両者の間に介在する
共通の中間基板３とからなる。中間基板３は極薄の板ガ
ラス等からなりマイクロシートと呼ばれている。プラズ
マセル２は中間基板３に接合した下側基板４から構成さ
れており、両者の空隙にイオン化可能なガスが封入され
ている。下側基板４の内表面にはストライプ状の放電電
極５が形成されている。放電電極５はスクリーン印刷法
等により平坦な基板４上に印刷焼成できる。放電電極５
を一対ずつ隔てるように隔壁６が形成されており、イオ
ン化可能なガスが封入された空隙を分割して放電チャネ
ル７を構成する。この隔壁６もスクリーン印刷法により
印刷焼成でき、その頂部が中間基板３の一面側に当接し
ている。一対の放電電極５はアノード電極Ａ及びカソー
ド電極Ｋとして機能し、両者の間にプラズマ放電を発生
させる。なお、中間基板３と下側基板４はガラスフリッ
ト８等により互いに接合している。
【０００３】一方表示セル１は透明な上側基板９を用い
て構成されている。この上側基板９は中間基板３の他面
側に所定の間隙を介してシール材１０等により接着され
ており、間隙には液晶１１等の電気光学物質が封入充填
されている。上側基板９の内表面には信号電極１２が形
成されている。この信号電極１２はストライプ状の放電
電極５と直交している。信号電極１２と放電チャネル７
の交差部分にマトリクス状の画素が規定される。
て構成されている。この上側基板９は中間基板３の他面
側に所定の間隙を介してシール材１０等により接着され
ており、間隙には液晶１１等の電気光学物質が封入充填
されている。上側基板９の内表面には信号電極１２が形
成されている。この信号電極１２はストライプ状の放電
電極５と直交している。信号電極１２と放電チャネル７
の交差部分にマトリクス状の画素が規定される。
【０００４】係る構成を有するプラズマアドレス型のフ
ラットパネル０では、プラズマ放電が行われる行状の放
電チャネル７を線順次で切替走査するとともに、この走
査に同期して表示セル１側の列状信号電極１２に画像信
号を印加することにより表示が行われる。放電チャネル
７内にプラズマ放電が発生すると内部はほぼ一様にアノ
ード電位になり１行毎の画素選択が行われる。すなわち
放電チャネルはサンプリングスイッチとして機能する。
プラズマサンプリングスイッチが導通した状態で各画素
に画像信号が印加されると、サンプリングが行われ画素
の点灯もしくは消灯が制御できる。プラズマサンプリン
グスイッチが非導通状態になった後にも画像信号はその
まま画素内に保持される。
ラットパネル０では、プラズマ放電が行われる行状の放
電チャネル７を線順次で切替走査するとともに、この走
査に同期して表示セル１側の列状信号電極１２に画像信
号を印加することにより表示が行われる。放電チャネル
７内にプラズマ放電が発生すると内部はほぼ一様にアノ
ード電位になり１行毎の画素選択が行われる。すなわち
放電チャネルはサンプリングスイッチとして機能する。
プラズマサンプリングスイッチが導通した状態で各画素
に画像信号が印加されると、サンプリングが行われ画素
の点灯もしくは消灯が制御できる。プラズマサンプリン
グスイッチが非導通状態になった後にも画像信号はその
まま画素内に保持される。
【０００５】図７は、図６に示したフラットパネルをデ
ィスプレイとして用いたプラズマアドレス表示装置の全
体的な構成を示すブロック図である。表示セル１とプラ
ズマセル２は互いに重なって有効画面２０を構成する。
表示セル１側の信号電極１２には信号回路２１が接続さ
れており、画像信号を供給する。プラズマセル２側のア
ノード電極Ａは共通接続されており、且つ主電源２２の
接地端子側に接続されている。この主電源２２の負側の
端子電圧は−Ｖｋで表わされている。一方各カソード電
極Ｋは駆動回路２３に接続されている。この駆動回路２
３はトランジスタ等のスイッチング素子で構成されてい
る。各スイッチング素子が順次オン／オフすることで、
放電チャネルの放電が画面２０の上部から下部へ移動す
る。放電電流はアノード電極Ａからカソード電極Ｋに流
れ、更にスイッチング素子を介して定電流回路２４を通
る。定電流回路２４はカソード電位Ｖｏを制御して、放
電電流が一定値となるように制限している。なお、この
定電流回路２４は補助電源２５から電圧Ｖａの供給を受
けている。
ィスプレイとして用いたプラズマアドレス表示装置の全
体的な構成を示すブロック図である。表示セル１とプラ
ズマセル２は互いに重なって有効画面２０を構成する。
表示セル１側の信号電極１２には信号回路２１が接続さ
れており、画像信号を供給する。プラズマセル２側のア
ノード電極Ａは共通接続されており、且つ主電源２２の
接地端子側に接続されている。この主電源２２の負側の
端子電圧は−Ｖｋで表わされている。一方各カソード電
極Ｋは駆動回路２３に接続されている。この駆動回路２
３はトランジスタ等のスイッチング素子で構成されてい
る。各スイッチング素子が順次オン／オフすることで、
放電チャネルの放電が画面２０の上部から下部へ移動す
る。放電電流はアノード電極Ａからカソード電極Ｋに流
れ、更にスイッチング素子を介して定電流回路２４を通
る。定電流回路２４はカソード電位Ｖｏを制御して、放
電電流が一定値となるように制限している。なお、この
定電流回路２４は補助電源２５から電圧Ｖａの供給を受
けている。
【０００６】図８は定電流回路２４の構成例を示す回路
図である。この定電流回路は一対のトランジスタＴｒ０
及びＴｒ１を主構成要素とするカレントミラー回路であ
る。補助電源の電圧Ｖａと抵抗Ｒで決まる電流量と同じ
電流がトランジスタＴｒ０に流れるように、カソード電
位Ｖｏが制御される。ダイオードＤｉは駆動回路のスイ
ッチング素子がオフの期間（すなわち非放電期間）にト
ランジスタＴｒ０に定電流を供給するためのバイパスで
ある。この定電流回路の場合、非放電期間はダイオード
ＤｉからトランジスタＴｒ０に電流が流れるため、カソ
ード電位Ｖｏは−Ｖｋ＋Ｖａになっている。
図である。この定電流回路は一対のトランジスタＴｒ０
及びＴｒ１を主構成要素とするカレントミラー回路であ
る。補助電源の電圧Ｖａと抵抗Ｒで決まる電流量と同じ
電流がトランジスタＴｒ０に流れるように、カソード電
位Ｖｏが制御される。ダイオードＤｉは駆動回路のスイ
ッチング素子がオフの期間（すなわち非放電期間）にト
ランジスタＴｒ０に定電流を供給するためのバイパスで
ある。この定電流回路の場合、非放電期間はダイオード
ＤｉからトランジスタＴｒ０に電流が流れるため、カソ
ード電位Ｖｏは−Ｖｋ＋Ｖａになっている。
【０００７】図９を参照して、図８に示した定電流回路
の動作を簡潔に説明する。駆動回路のスイッチング素子
がオンする放電タイミングでは、初期的に上述した電位
−Ｖｋ＋Ｖａがカソード電極に印加される。この印加電
圧は全放電チャネルに対して同一である。続いて放電が
開始すると放電電流がトランジスタＴｒ０に流れ込み、
その大きさに応じてカソード電位Ｖｏは変化する。その
変化量は経時的及び各放電チャネル間の特性のばらつき
等により変動する。
の動作を簡潔に説明する。駆動回路のスイッチング素子
がオンする放電タイミングでは、初期的に上述した電位
−Ｖｋ＋Ｖａがカソード電極に印加される。この印加電
圧は全放電チャネルに対して同一である。続いて放電が
開始すると放電電流がトランジスタＴｒ０に流れ込み、
その大きさに応じてカソード電位Ｖｏは変化する。その
変化量は経時的及び各放電チャネル間の特性のばらつき
等により変動する。
【０００８】
【発明が解決しようとする課題】上述したように、従来
のプラズマアドレス表示装置では、放電電流を制限する
手段として定電流回路等の能動負荷が用いられている。
この場合、放電開始時には非放電時の電位が初期的にア
ノード電極／カソード電極間に印加される。この印加電
圧は主電源及び補助電源によって一定値−Ｖｋ＋Ｖａに
固定されている。この印加電圧は各放電チャネルの放電
特性のばらつきや経時変化を考慮して、予め大きめに設
定する必要がある。このため、定電流回路の動作により
放電電流が定常値に達するまでは、アノード電極／カソ
ード電極間にその放電チャネルが必要する以上の過剰な
電圧が印加される。結果として、局所的なアーク放電を
引起し電極にダメージを与え、フラットパネルの寿命を
縮めることになる。
のプラズマアドレス表示装置では、放電電流を制限する
手段として定電流回路等の能動負荷が用いられている。
この場合、放電開始時には非放電時の電位が初期的にア
ノード電極／カソード電極間に印加される。この印加電
圧は主電源及び補助電源によって一定値−Ｖｋ＋Ｖａに
固定されている。この印加電圧は各放電チャネルの放電
特性のばらつきや経時変化を考慮して、予め大きめに設
定する必要がある。このため、定電流回路の動作により
放電電流が定常値に達するまでは、アノード電極／カソ
ード電極間にその放電チャネルが必要する以上の過剰な
電圧が印加される。結果として、局所的なアーク放電を
引起し電極にダメージを与え、フラットパネルの寿命を
縮めることになる。
【０００９】
【課題を解決するための手段】上述した従来の技術の課
題を解決するために以下の手段を講じた。すなわち、本
発明に係るプラズマアドレス表示装置は基本的な構成と
して、フラットパネルと、駆動回路と、信号回路と、定
電流回路と、検出回路と、制御回路とを備えている。フ
ラットパネルは行状の放電チャネルを備えたプラズマセ
ル及び列状の信号電極を備えた表示セルを互いに積層し
たものである。駆動回路は各放電チャネルに順次印加電
圧を供給して放電を発生させることで線順次走査を行
う。信号回路は該線順次走査に同期して各信号電極に画
像信号を供給することで画像を表示する。定電流回路は
各放電チャネルに放電が発生した後一定の放電電流が流
れるように動作する。特徴事項として、検出回路は各放
電チャネルに一定の放電電流が流れる時の放電電圧をサ
ンプリングする。更に制御回路は該サンプリングされた
放電電圧に応じて各放電チャネルに供給される印加電圧
を適応的に調整する。具体的には、前記制御回路はサン
プリングされた放電電圧の値に一定の電圧値を加算して
印加電圧を設定する。一態様では前記制御回路は前行の
放電チャネルからサンプリングされた放電電圧に応じて
次行の放電チャネルに供給される印加電圧を調整する。
他の態様では、前記制御回路は前回の線順次走査時にサ
ンプリングされた各放電チャネルの放電電圧に応じて次
回の線順次走査時各放電チャネルに供給される印加電圧
を行毎に制御する。
題を解決するために以下の手段を講じた。すなわち、本
発明に係るプラズマアドレス表示装置は基本的な構成と
して、フラットパネルと、駆動回路と、信号回路と、定
電流回路と、検出回路と、制御回路とを備えている。フ
ラットパネルは行状の放電チャネルを備えたプラズマセ
ル及び列状の信号電極を備えた表示セルを互いに積層し
たものである。駆動回路は各放電チャネルに順次印加電
圧を供給して放電を発生させることで線順次走査を行
う。信号回路は該線順次走査に同期して各信号電極に画
像信号を供給することで画像を表示する。定電流回路は
各放電チャネルに放電が発生した後一定の放電電流が流
れるように動作する。特徴事項として、検出回路は各放
電チャネルに一定の放電電流が流れる時の放電電圧をサ
ンプリングする。更に制御回路は該サンプリングされた
放電電圧に応じて各放電チャネルに供給される印加電圧
を適応的に調整する。具体的には、前記制御回路はサン
プリングされた放電電圧の値に一定の電圧値を加算して
印加電圧を設定する。一態様では前記制御回路は前行の
放電チャネルからサンプリングされた放電電圧に応じて
次行の放電チャネルに供給される印加電圧を調整する。
他の態様では、前記制御回路は前回の線順次走査時にサ
ンプリングされた各放電チャネルの放電電圧に応じて次
回の線順次走査時各放電チャネルに供給される印加電圧
を行毎に制御する。
【００１０】上述したように、本発明では各チャネルの
放電開始時点でアノード電極／カソード電極間に印加さ
れる電圧を動的に制御している。すなわち、各放電チャ
ネルの放電電圧をサンプリングする手段を備えており、
このサンプリング値によりアノード電極／カソード電極
間の印加電圧を変化させる。各放電チャネルの放電電圧
をサンプリングして、放電開始時点にこのサンプリング
値に近い電圧を各放電チャネルに印加することで、過剰
な電圧の印加を抑制している。
放電開始時点でアノード電極／カソード電極間に印加さ
れる電圧を動的に制御している。すなわち、各放電チャ
ネルの放電電圧をサンプリングする手段を備えており、
このサンプリング値によりアノード電極／カソード電極
間の印加電圧を変化させる。各放電チャネルの放電電圧
をサンプリングして、放電開始時点にこのサンプリング
値に近い電圧を各放電チャネルに印加することで、過剰
な電圧の印加を抑制している。
【００１１】
【発明の実施の形態】以下図面を参照して本発明に係る
プラズマアドレス表示装置の最良な実施形態を詳細に説
明する。図１は本プラズマアドレス表示装置の第１実施
形態を示す模式的なブロック図である。図示するように
本プラズマアドレス表示装置はフラットパネル０をディ
スプレイとして用いている。このフラットパネル０は行
状の放電チャネルを備えたプラズマセル２及び列状の信
号電極１２を備えた表示セル１を互いに積層したもので
ある。放電チャネルは一対のアノード電極Ａ及びカソー
ド電極Ｋからなる。この放電チャネルと信号電極１２の
交差部分が有効画面２０を構成する。アノード電極Ａは
共通接続されており、主電源２２に接地されている。主
電源２２は一定の出力電圧−Ｖｋを有している。プラズ
マセル２には駆動回路２３が接続しており、各放電チャ
ネルに順次印加電圧を供給して放電を発生させることで
線順次走査を行う。具体的には、この駆動回路２３はト
ランジスタ等からなる複数のスイッチング素子３０を備
えており、それぞれ対応するカソード電極Ｋに接続され
ている。このスイッチング素子３０が順次オン／オフす
ることで放電チャネルのプラズマ放電が画面２０の上部
から下部へ移動する。一方、表示セル１側には信号回路
２１が接続されており、線順次走査に同期して各信号電
極１２に画像信号を供給することで画面２０に画像を表
示する。
プラズマアドレス表示装置の最良な実施形態を詳細に説
明する。図１は本プラズマアドレス表示装置の第１実施
形態を示す模式的なブロック図である。図示するように
本プラズマアドレス表示装置はフラットパネル０をディ
スプレイとして用いている。このフラットパネル０は行
状の放電チャネルを備えたプラズマセル２及び列状の信
号電極１２を備えた表示セル１を互いに積層したもので
ある。放電チャネルは一対のアノード電極Ａ及びカソー
ド電極Ｋからなる。この放電チャネルと信号電極１２の
交差部分が有効画面２０を構成する。アノード電極Ａは
共通接続されており、主電源２２に接地されている。主
電源２２は一定の出力電圧−Ｖｋを有している。プラズ
マセル２には駆動回路２３が接続しており、各放電チャ
ネルに順次印加電圧を供給して放電を発生させることで
線順次走査を行う。具体的には、この駆動回路２３はト
ランジスタ等からなる複数のスイッチング素子３０を備
えており、それぞれ対応するカソード電極Ｋに接続され
ている。このスイッチング素子３０が順次オン／オフす
ることで放電チャネルのプラズマ放電が画面２０の上部
から下部へ移動する。一方、表示セル１側には信号回路
２１が接続されており、線順次走査に同期して各信号電
極１２に画像信号を供給することで画面２０に画像を表
示する。
【００１２】本プラズマアドレス表示装置は定電流回路
２４を備えており、各放電チャネルに放電が発生した後
一定の放電電流が流れるように動作する。この放電電流
はアノード電極Ａからカソード電極Ｋに流れ、更にスイ
ッチング素子３０を介して定電流回路２４を通って主電
源２２に戻る。定電流回路２４はカソード電位Ｖｏを昇
降制御して放電電流を一定値に制限する。更に検出回路
３１を備えており、各放電チャネルに一定の放電電流が
流れている時の放電電圧をサンプリングする。また制御
回路３２を備えており、サンプリングされた放電電圧に
応じて各放電チャネルに供給される印加電圧を適応的に
調整する。具体的には、制御回路３２はサンプリングさ
れた放電電圧の値に一定の電圧値を加算して印加電圧を
設定している。なお、本実施形態では、制御回路３２は
前行の放電チャネルからサンプリングされた放電電圧に
応じて次行の放電チャネルに供給される印加電圧を調整
する。
２４を備えており、各放電チャネルに放電が発生した後
一定の放電電流が流れるように動作する。この放電電流
はアノード電極Ａからカソード電極Ｋに流れ、更にスイ
ッチング素子３０を介して定電流回路２４を通って主電
源２２に戻る。定電流回路２４はカソード電位Ｖｏを昇
降制御して放電電流を一定値に制限する。更に検出回路
３１を備えており、各放電チャネルに一定の放電電流が
流れている時の放電電圧をサンプリングする。また制御
回路３２を備えており、サンプリングされた放電電圧に
応じて各放電チャネルに供給される印加電圧を適応的に
調整する。具体的には、制御回路３２はサンプリングさ
れた放電電圧の値に一定の電圧値を加算して印加電圧を
設定している。なお、本実施形態では、制御回路３２は
前行の放電チャネルからサンプリングされた放電電圧に
応じて次行の放電チャネルに供給される印加電圧を調整
する。
【００１３】図２は、図１に示した定電流回路２４、検
出回路３１及び制御回路３２の具体的な構成を示す回路
図である。図示するように、定電流回路はカレントミラ
ー接続された一対のトランジスタＴｒ０及びＴｒ１を含
んでいる。この定電流回路は補助電源２５の出力電圧Ｖ
ａと抵抗Ｒで決まる電流値と同じ電流がトランジスタＴ
ｒ０に流れるように、カソード電位Ｖｏを制御する。す
なわち、この定電流回路の動作により、放電電流は最終
的にＶａとＲで決まる電流と同一になる。次に検出回路
はサンプリングスイッチＳＷとサンプリングキャパシタ
Ｃとからなる。また、制御回路３２はバッファＢを介し
てサンプリングキャパシタＣに接続した電圧シフタ３３
と、これにバッファＢを介して接続したダイオードＤｉ
とからなる。
出回路３１及び制御回路３２の具体的な構成を示す回路
図である。図示するように、定電流回路はカレントミラ
ー接続された一対のトランジスタＴｒ０及びＴｒ１を含
んでいる。この定電流回路は補助電源２５の出力電圧Ｖ
ａと抵抗Ｒで決まる電流値と同じ電流がトランジスタＴ
ｒ０に流れるように、カソード電位Ｖｏを制御する。す
なわち、この定電流回路の動作により、放電電流は最終
的にＶａとＲで決まる電流と同一になる。次に検出回路
はサンプリングスイッチＳＷとサンプリングキャパシタ
Ｃとからなる。また、制御回路３２はバッファＢを介し
てサンプリングキャパシタＣに接続した電圧シフタ３３
と、これにバッファＢを介して接続したダイオードＤｉ
とからなる。
【００１４】図３を参照して、図２に示した定電流回
路、検出回路及び制御回路の動作を詳細に説明する。ま
ず、前行チャネルの放電タイミングになるとアノード電
極／カソード電極間に電圧が印加されプラズマ放電が発
生する。これにより放電電流が流れ始める。定電流回路
の動作により放電電流がほぼ定常値になるサンプリング
タイミングで、サンプリングスイッチＳＷがオンになり
カソード電位Ｖｏをサンプリングする。この電圧を−Ｖ
ｓとすると、図２の構成例の場合サンプリングキャパシ
タＣには主電源２２の出力電圧ＶｋとＶｓの差がサンプ
リングされる。前行チャネルの放電が終了するとトラン
ジスタＴｒ０にはダイオードＤｉから電流が流れるが、
このＤｉはサンプリングされた電圧から一定値−Ｖｆだ
けシフトした電圧に固定されている。このため、カソー
ド電位Ｖｏの値は−Ｖｓ−Ｖｆとなっている。従って、
次行チャネルのカソード電圧の初期値は−Ｖｓ−Ｖｆと
なる。このように順次前行チャネルの放電電圧から−Ｖ
ｆだけ電圧シフトした電圧を非放電時の定電流回路の出
力電位（カソード電位）としている。このようにするこ
とで、互いに隣接する放電チャネルはほぼ似たような放
電特性があるため、必要最小限の電圧をカソード電極に
印加することができ、安定放電を実現できる。すなわ
ち、互いに隣接する放電チャネル間には動作特性上強い
相関があるため前行チャネルからサンプリングされた放
電電圧に基づいて次行チャネルに印加される初期電圧を
設定することが可能である。また、本実施形態では放電
電圧を常に検出しているため、放電特性が経時的に変化
してもこれに追従してプラズマ放電を安定的に維持でき
る。なお、電圧シフタ３３によって設定されるシフト電
圧−Ｖｆはチャネル間の放電電圧のばらつきと、プラズ
マ放電を安定に開始させるための放電開始電圧を考慮し
て適宜決定される。
路、検出回路及び制御回路の動作を詳細に説明する。ま
ず、前行チャネルの放電タイミングになるとアノード電
極／カソード電極間に電圧が印加されプラズマ放電が発
生する。これにより放電電流が流れ始める。定電流回路
の動作により放電電流がほぼ定常値になるサンプリング
タイミングで、サンプリングスイッチＳＷがオンになり
カソード電位Ｖｏをサンプリングする。この電圧を−Ｖ
ｓとすると、図２の構成例の場合サンプリングキャパシ
タＣには主電源２２の出力電圧ＶｋとＶｓの差がサンプ
リングされる。前行チャネルの放電が終了するとトラン
ジスタＴｒ０にはダイオードＤｉから電流が流れるが、
このＤｉはサンプリングされた電圧から一定値−Ｖｆだ
けシフトした電圧に固定されている。このため、カソー
ド電位Ｖｏの値は−Ｖｓ−Ｖｆとなっている。従って、
次行チャネルのカソード電圧の初期値は−Ｖｓ−Ｖｆと
なる。このように順次前行チャネルの放電電圧から−Ｖ
ｆだけ電圧シフトした電圧を非放電時の定電流回路の出
力電位（カソード電位）としている。このようにするこ
とで、互いに隣接する放電チャネルはほぼ似たような放
電特性があるため、必要最小限の電圧をカソード電極に
印加することができ、安定放電を実現できる。すなわ
ち、互いに隣接する放電チャネル間には動作特性上強い
相関があるため前行チャネルからサンプリングされた放
電電圧に基づいて次行チャネルに印加される初期電圧を
設定することが可能である。また、本実施形態では放電
電圧を常に検出しているため、放電特性が経時的に変化
してもこれに追従してプラズマ放電を安定的に維持でき
る。なお、電圧シフタ３３によって設定されるシフト電
圧−Ｖｆはチャネル間の放電電圧のばらつきと、プラズ
マ放電を安定に開始させるための放電開始電圧を考慮し
て適宜決定される。
【００１５】図４は本発明に係るプラズマアドレス表示
装置の第２実施形態を示す回路図である。基本的な構成
は図２に示した第１実施形態と同一であり、対応する部
分には対応する参照番号を付して理解を容易にしてい
る。異なる点は、サンプリングキャパシタＣと電圧シフ
タ３３の間にメモリー３５が挿入されていることであ
る。第１実施形態では前行チャネルの放電電圧を参照し
て次行チャネルの印加電圧を決定しているのに対し、こ
の第２実施形態では一フィールド（一画面）分のメモリ
ー３５を備えており、全フィールドの放電電圧をサンプ
リングして参照値とし、これに基づいて各放電チャネル
への印加電圧を決定している。すなわち、本実施形態に
係る制御回路は、前回の線順次走査時にサンプリングさ
れた各放電チャネルの放電電圧に応じて次回の線順次走
査時各放電チャネルに供給される印加電圧を行毎に制御
する。
装置の第２実施形態を示す回路図である。基本的な構成
は図２に示した第１実施形態と同一であり、対応する部
分には対応する参照番号を付して理解を容易にしてい
る。異なる点は、サンプリングキャパシタＣと電圧シフ
タ３３の間にメモリー３５が挿入されていることであ
る。第１実施形態では前行チャネルの放電電圧を参照し
て次行チャネルの印加電圧を決定しているのに対し、こ
の第２実施形態では一フィールド（一画面）分のメモリ
ー３５を備えており、全フィールドの放電電圧をサンプ
リングして参照値とし、これに基づいて各放電チャネル
への印加電圧を決定している。すなわち、本実施形態に
係る制御回路は、前回の線順次走査時にサンプリングさ
れた各放電チャネルの放電電圧に応じて次回の線順次走
査時各放電チャネルに供給される印加電圧を行毎に制御
する。
【００１６】図５は本発明に係るプラズマアドレス表示
装置の第３実施形態を示すブロック図である。この第３
実施形態は基本的には図１に示した第１実施形態と同様
の構成を有しており、対応する部分には対応する参照番
号を付して理解を容易にしている。異なる点は、主電源
２２ａが可変型であり、検出回路３１でサンプリングさ
れた放電電圧に基づいて主電源２２ａの出力電圧を直接
制御し、各放電チャネルに印加される電圧を適応的に調
整している。なお、この検出回路３１は図２に示した検
出回路と同様な構成を有している。また、定電流回路２
４は図８に示した定電流回路と同様な構成を有してい
る。
装置の第３実施形態を示すブロック図である。この第３
実施形態は基本的には図１に示した第１実施形態と同様
の構成を有しており、対応する部分には対応する参照番
号を付して理解を容易にしている。異なる点は、主電源
２２ａが可変型であり、検出回路３１でサンプリングさ
れた放電電圧に基づいて主電源２２ａの出力電圧を直接
制御し、各放電チャネルに印加される電圧を適応的に調
整している。なお、この検出回路３１は図２に示した検
出回路と同様な構成を有している。また、定電流回路２
４は図８に示した定電流回路と同様な構成を有してい
る。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
検出回路は各放電チャネルに一定の放電電流が流れてい
る時の放電電圧をサンプリングする一方、制御回路はこ
のサンプリングされた放電電圧に応じて各放電チャネル
に供給される印加電圧を適応的に調整している。具体的
には、サンプリングされた放電電圧の値に一定の電圧値
を加算して印加電圧を設定している。係る構成により、
各放電チャネル毎に放電電圧に近い電圧が、放電開始時
点でカソード電極に印加されるため、過剰な印加電圧に
よるアーク放電が発生しない。従って、電極にダメージ
が加わらず、フラットパネルの長寿命動作が可能にな
る。また、経時的に放電特性が変化しても、放電に必要
な電圧が常に印加されるため、放電が不安定にならな
い。更に、パネル製造時の放電電圧の設定も、回路側が
自動的に追従するためにあまり精度を必要としない。
検出回路は各放電チャネルに一定の放電電流が流れてい
る時の放電電圧をサンプリングする一方、制御回路はこ
のサンプリングされた放電電圧に応じて各放電チャネル
に供給される印加電圧を適応的に調整している。具体的
には、サンプリングされた放電電圧の値に一定の電圧値
を加算して印加電圧を設定している。係る構成により、
各放電チャネル毎に放電電圧に近い電圧が、放電開始時
点でカソード電極に印加されるため、過剰な印加電圧に
よるアーク放電が発生しない。従って、電極にダメージ
が加わらず、フラットパネルの長寿命動作が可能にな
る。また、経時的に放電特性が変化しても、放電に必要
な電圧が常に印加されるため、放電が不安定にならな
い。更に、パネル製造時の放電電圧の設定も、回路側が
自動的に追従するためにあまり精度を必要としない。
【図１】本発明に係るプラズマアドレス表示装置の第１
実施形態を示すブロック図である。
実施形態を示すブロック図である。
【図２】図１に示したプラズマアドレス表示装置に組み
込まれる定電流回路、制御回路及び検出回路の具体的な
構成を示す回路図である。
込まれる定電流回路、制御回路及び検出回路の具体的な
構成を示す回路図である。
【図３】図２に示した回路の動作説明に供する波形図で
ある。
ある。
【図４】本発明に係るプラズマアドレス表示装置の第２
実施形態を示す回路図である。
実施形態を示す回路図である。
【図５】本発明に係るプラズマアドレス表示装置の第３
実施形態を示すブロック図である。
実施形態を示すブロック図である。
【図６】従来のプラズマアドレス型フラットパネルの構
成を示す断面図である。
成を示す断面図である。
【図７】従来のプラズマアドレス表示装置の一例を示す
ブロック図である。
ブロック図である。
【図８】図７に示した従来のプラズマアドレス表示装置
に組み込まれる定電流回路の一例を示す回路図である。
に組み込まれる定電流回路の一例を示す回路図である。
【図９】図８に示した定電流回路の動作説明に供する波
形図である。
形図である。
０ フラットパネル １ 表示セル ２ プラズマセル １２ 信号電極 ２１ 信号回路 ２２ 主電源 ２３ 駆動回路 ２４ 定電流回路 ２５ 補助電源 ３１ 検出回路 ３２ 制御回路 Ａ アノード電極 Ｋ カソード電極
Claims (4)
- 【請求項１】 行状の放電チャネルを備えたプラズマセ
ル及び列状の信号電極を備えた表示セルを互いに積層し
たフラットパネルと、 各放電チャネルに順次印加電圧を供給して放電を発生さ
せることで線順次走査を行なう駆動回路と、 該線順次走査に同期して各信号電極に画像信号を供給す
ることで画像を表示する信号回路と、 各放電チャネルに放電が発生した後一定の放電電流が流
れる様に動作する定電流回路と、 各放電チャネルに一定の放電電流が流れている時の放電
電圧をサンプリングする検出回路と、 該サンプリングされた放電電圧に応じて各放電チャネル
に供給される印加電圧を適応的に調整する制御回路とか
らなるプラズマアドレス表示装置。 - 【請求項２】 前記制御回路は、サンプリングされた放
電電圧の値に一定の電圧値を加算して印加電圧を設定す
る請求項１記載のプラズマアドレス表示装置。 - 【請求項３】 前記制御回路は、前行の放電チャネルか
らサンプリングされた放電電圧に応じて次行の放電チャ
ネルに供給される印加電圧を調整する請求項１記載のプ
ラズマアドレス表示装置。 - 【請求項４】 前記制御回路は、前回の線順次走査時に
サンプリングされた各放電チャネルの放電電圧に応じて
次回の線順次走査時各放電チャネルに供給される印加電
圧を行毎に制御する請求項１記載のプラズマアドレス表
示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8022032A JPH09197367A (ja) | 1996-01-12 | 1996-01-12 | プラズマアドレス表示装置 |
| EP97100280A EP0784306A1 (en) | 1996-01-12 | 1997-01-09 | Plasma addressed display device |
| US08/781,319 US5889502A (en) | 1996-01-12 | 1997-01-10 | Discharge voltage control for plasma addressed display device |
| KR1019970000582A KR970060027A (ko) | 1996-01-12 | 1997-01-11 | 플라즈마 어드레스된 디스플레이 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8022032A JPH09197367A (ja) | 1996-01-12 | 1996-01-12 | プラズマアドレス表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09197367A true JPH09197367A (ja) | 1997-07-31 |
Family
ID=12071642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8022032A Pending JPH09197367A (ja) | 1996-01-12 | 1996-01-12 | プラズマアドレス表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5889502A (ja) |
| EP (1) | EP0784306A1 (ja) |
| JP (1) | JPH09197367A (ja) |
| KR (1) | KR970060027A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003066895A (ja) * | 2001-08-30 | 2003-03-05 | Sony Corp | プラズマ表示装置 |
| KR100585630B1 (ko) * | 1998-11-25 | 2006-09-13 | 엘지전자 주식회사 | 플라즈마어드레스액정디스플레이구동방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3526179B2 (ja) * | 1997-07-29 | 2004-05-10 | パイオニア株式会社 | プラズマディスプレイ装置 |
| JP3403635B2 (ja) * | 1998-03-26 | 2003-05-06 | 富士通株式会社 | 表示装置および該表示装置の駆動方法 |
| DE10026976C2 (de) * | 2000-05-31 | 2002-08-01 | Schott Glas | Kanalplatte aus Glas für Flachbildschirme und Verfahren zu ihrer Herstellung |
| JP5057656B2 (ja) * | 2005-05-24 | 2012-10-24 | 株式会社日立製作所 | ストレージシステム及びストレージシステムの運用方法 |
| EP2008264B1 (en) * | 2006-04-19 | 2016-11-16 | Ignis Innovation Inc. | Stable driving scheme for active matrix displays |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3013470B2 (ja) | 1991-02-20 | 2000-02-28 | ソニー株式会社 | 画像表示装置 |
| JP2853537B2 (ja) * | 1993-11-26 | 1999-02-03 | 富士通株式会社 | 平面表示装置 |
| US5745085A (en) * | 1993-12-06 | 1998-04-28 | Fujitsu Limited | Display panel and driving method for display panel |
| JPH07319425A (ja) * | 1994-05-20 | 1995-12-08 | Sony Corp | プラズマ放電表示装置の駆動回路 |
| JP3395399B2 (ja) * | 1994-09-09 | 2003-04-14 | ソニー株式会社 | プラズマ駆動回路 |
| JPH08160908A (ja) * | 1994-12-02 | 1996-06-21 | Sony Corp | プラズマ駆動回路 |
| US5684362A (en) * | 1995-07-25 | 1997-11-04 | Sony Corporation | Plasma addressed electro-optical device having a plasma discharge chamber |
| US5661501A (en) * | 1995-10-16 | 1997-08-26 | Sony Corporation | Driving method of plasma-addressed display device |
-
1996
- 1996-01-12 JP JP8022032A patent/JPH09197367A/ja active Pending
-
1997
- 1997-01-09 EP EP97100280A patent/EP0784306A1/en not_active Withdrawn
- 1997-01-10 US US08/781,319 patent/US5889502A/en not_active Expired - Fee Related
- 1997-01-11 KR KR1019970000582A patent/KR970060027A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100585630B1 (ko) * | 1998-11-25 | 2006-09-13 | 엘지전자 주식회사 | 플라즈마어드레스액정디스플레이구동방법 |
| JP2003066895A (ja) * | 2001-08-30 | 2003-03-05 | Sony Corp | プラズマ表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0784306A1 (en) | 1997-07-16 |
| KR970060027A (ko) | 1997-08-12 |
| US5889502A (en) | 1999-03-30 |
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