JPH11513833A - 別個の基準アレイを有するフラッシュeepromメモリ - Google Patents
別個の基準アレイを有するフラッシュeepromメモリInfo
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Abstract
Description
Claims (1)
- 【特許請求の範囲】 1.セルのアレイを含むメモリ装置であって、 各セルは、第1、第2およびチャネル半導体領域と、前記チャネル領域の上に 載るトンネル誘電体を含む選択的に充電可能なゲート構造とを含み、 前記第1および第2の領域は、前記ゲート構造に印加されているゲートしきい 値レベルに少なくとも等しい電圧に応答して導通状態にされることになる前記チ ャネル領域を介する制御される電流経路を規定し、 前記ゲート構造に所定電圧を印加することに応答して前記セルによって伝導さ れる電流の、基準電流に対する比較は、前記セルの論理状態を示すように、前記 ゲートしきい値レベルは前記ゲート構造上の電荷の関数であり、 各セルは、前記ゲート構造から前記トンネル誘電体を介して前記第1の半導体 領域にキャリアが移動して前記ゲート構造上の電荷を除去することにより放電が 可能であり、 前記装置の改良点は、 前記基準電流は前記セルのアレイからは別に配される所定数の基準セルによっ て発生され、そのような基準セルのトランスコンダクタンスは前記アレイの前記 セルのトランスコンダクタンスと等しいという点である、メモリ装置。 2.浮動ゲートメモリ装置は一連の行列状に配されるセルのアレイを含み、各行 は、関連のワード線が、前記行内の各セルのゲート構造を電気的に接続し、各列 は、関連のビット線が、前記列内の各セルの前記第2の半導体領域を電気的に接 続し、前記アレイ内の各セルの前記第1の半導体領域は共通の線によって電気的 に接続される、請求項1に記載の装置。 3.セルのアレイを含むメモリ装置の形成において、 各セルは、第1、第2およびチャネル半導体領域と、前記チャネル領域の上に 載るトンネル誘電体を含む選択的に充電可能なゲート構造とを含み、 前記第1および第2の領域は、前記ゲート構造に印加されているゲートしきい 値レベルに少なくとも等しい電圧に応答して導通状態にされることになる前記チ ャネル領域を介する制御される電流経路を規定し、 前記ゲート構造に所定電圧を印加することに応答して前記セルによって伝導さ れる電流の、基準電流に対する比較は、前記セルの論理状態を示すように、前記 ゲートしきい値レベルは前記ゲート構造上の電荷の関数であり、 前記基準電流は所定数の基準セルによって発生され、 各セルは、前記ゲート構造から前記トンネル誘電体を介して前記第1の半導体 領域にキャリアが移動して前記ゲート構造上の電荷を除去することにより放電が 可能であり、 前記アレイの前記セルのトランスコンダクタンスを決定するステップと、 前記基準セルのトランスコンダクタンスを決定するステップと、 前記アレイの前記セルおよび前記基準セルの前記トランスコンダクタンスを実 質的に等しくするステップとを含む、セルの過消去に対する妨害感受性を減ずる 方法。 4.前記アレイの前記セルおよび前記基準セルの前記トランスコンダクタンスを 実質的に等しくするステップは、前記アレイの前記セルおよび前記基準セルのう ちの少なくとも一方のゲートの長さを調整するステップを含む、請求項3に記載 の方法。 5.前記アレイの前記セルの前記トランスコンダクタンスを決定するステップは 、 ゲートに印加される異なるゲート電圧(VG)に応答して基準電流に等しい電 流(IDS)を伝導する前記アレイの2つのセルを識別するステップと、 ゲートに印加される複数の異なるゲート電圧(VG)に対して、前記識別され たセルの各々のドレイン−ソース電流(IDS)を測定するステップと、 各セルに対する前記測定された値を多項等式に当てはめるステップとを含む、 請求項3に記載の方法。 6.前記多項等式は4次等式である、請求項5に記載の方法。 7.メモリ装置において基準アレイのメモリセルのしきい値電圧をコアアレイの メモリセルに調整する方法であって、 各メモリセルは、第1、第2およびチャネル半導体領域と、前記チャネル領域 の上に載るトンネル誘電体を含む選択的に充電可能なゲート構造とを含み、 前記第1および第2の領域は、前記ゲート構造に与えられているゲートしきい 値レベルに少なくとも等しい電圧に応答して導通されることとなる前記チャネル 領域を介する制御される電流経路を規定し、 前記セルの前記ゲートしきい値レベルは前記ゲート構造上の電荷の関数であり 、前記セルは、前記第1および第2の半導体領域ならびにゲート構造に印加され る電位に応答して、キャリアがトンネル誘電体を介して前記ゲート構造と前記第 1の半導体領域との間を移動することにより、充電および放電可能であり、 ゲート構造に所定電圧を印加することに応答してセルにより伝導される電流の 、対応する所定電圧に応答して基準アレイにより発生される基準電流との比較は 、セルの論理状態を示すように、コアアレイのメモリセルは選択的に充電され、 第1のコアアレイセルのゲート構造に印加される、前記セルが論理状態を変化 させるような電圧(VCCmin1)を決定し、前記第1のコアアレイセルの第1およ び第2の半導体領域間の電流は所定のセンス比で乗算された基準電流に等しいこ とを示すステップと、 第2のコアアレイセルのゲート構造に印加される、前記セルが論理状態を変化 させるような電圧(VCCmin2)を決定し、前記第2のコアアレイセルの第1およ び第2の半導体領域間の電流は、VCCmin2がVCCmin1とは異なるとして、所定の センス比で乗算された基準電流に等しいことを示すステップと、 前記第1のコアアレイセルの第1および第2の半導体領域間の電流を、前記第 1のセルの前記ゲート構造に印加される電圧の関数として表現する等式を決定す るステップと、 前記第2のコアアレイセルの第1および第2の半導体領域間の電流を、前記第 2のセルの前記ゲート構造に印加される電圧の関数として表現する等式を決定す るステップと、 前記基準アレイセルのしきい値電圧に対する状態の変化での前記第1のコアア レイセルの第1および第2の半導体領域間の電流と前記第2のコアアレイセルの 第1および第2の半導体領域間の電流とを表わす等式を解くステップと、 前記基準セル上の電荷を調整することにより、前記基準アレイセルのしきい値 電圧を、充電されないコアアレイセルのしきい値レベルに較正するステップとを 含む、メモリ装置において基準アレイのメモリセルのしきい値電圧をコアアレイ のメモリセルに調整する方法。
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