KR100378574B1 - 적응감지기능을갖는플래쉬(flash)메모리 - Google Patents

Abstract

플래쉬 메모리 시스템은 공통 집적 회로내에 배치된 최소한 하나의 소거된 기준 셀 및 최소한 하나의 프로그램된 기준 셀 및 플래쉬 메모리 셀의 어레이를 포함한다. 메모리 어레이 판독 동작은 상기 메모리 어레이의 타겟 셀 및 2 개의 기준 셀을 판독함으로써 이행된다. 상기 2 개의 기준 셀은 상기 타겟 셀의 판독 출력과 비교될 기준값을 제공하도록 평균되는 소거된 기준 출력 및 프로그램된 기준 출력을 발생시킨다. 상기 기준값이 온칩 프로그램 및 소거된 셀에 의해 유도된다는 점에서, 상기 기준값은 제조공정, 온도, 동작 전압 등의 변화에 자동 적응하게 된다. 바람직스럽게는 기준 셀 출력은 또한 어레이 셀의 소거 및 프로그램된 한계 전압을 제어하도록 메모리 어레이 셀의 프로그램 및 소거를 적응성있게 제어하는데 사용된다.

Description

적응 감지 기능을 갖는 플래쉬 (flash) 메모리

발명의 배경

1. 발명의 분야

본 발명은 일반적으로 기술하면 플래쉬 메모리에 관한 것이며 구체적으로 기술하면, 프로그램, 판독 및 소거 동작을 제어하는 적응 회로를 갖는 플래쉬 메모리에 관한 것이다.

2. 발명의 배경

도 1A는 도면번호 (10) 로 나타나 있는 단순화된 전형적인 종래의 플래쉬 메모리 셀을 도시한 것이다. 셀 (10)은 N 형 기판 (12) 내에 형성되어 있다. P형 웰 (13) 은 기판 (12) 내에 형성한 다음에, 소오스로서 기능을 하는 N +형 영역 (16)을 상기 웰내에 형성하고 드레인으로서 기능을 하는 또다른 N +형 영역을 형성한다. 소오스 (16) 및 드레인 (18) 의 중간에 있는 웰 (14) 내의 영역 (14a)은 셀 채널 영역으로서 기능을 한다.

폴리실리콘 부동 게이트 (20)는 상기 채널 영역 (14a) 상에 배치되어 있으며 얇은 게이트산화물 (22) 에 의해 상기 채널 영역과 분리되어 있다. 폴리실리콘 제어 게이트 (24) 는 상기 부동 게이트 (20) 상에 배치되어 있으며 인터폴리 (interpoly) 유전체 층 (26) 에 의해 상기 부동 게이트와 분리되어 있다.

도 1A 는 또한 셀을 프로그램하도록 셀 (10) 에 인가될 수 있는 전형적인 전압을 예시하고 있다. 비교적 큰 양 (+) 전압(V_pp), 예를들면 +12 볼트는 상기 제어 게이트 (24) 에 인가된다. 중간 전압, 예를들면 +6 볼트는 드레인 영역 (18) 에 인가되고 소오스 영역 (16) 은 접지된다. P 웰 (18) 은 P+ 접점 (28) 을 거쳐 접지 레벨로 바이어스된다.

상기 제어 게이트 (24) 에 인가되는 큰 양 (+) 의 전압은 고온 전자가 소오스 영역 (16) 으로부터 드레인 영역 (18) 으로 주입되게 한다. 상기 전자는 드레인 영역 (18) 부근에 있는 채널영역 (14a) 부분의 게이트 산화물 (22)을 통해 부동 게이트 (20) 로 전달된다. 이후에 설명되겠지만, 부동 게이트상의 음 (-) 전하의 존재는 셀의 한계 전압을 변경시킴으로써 셀이 프로그램되었다는 것을 나타낸다. 셀 (10) 은 도 1B 에 도시된 바와같이 소거될 때까지 프로그램된 상태를 유지한다. 비록 프로그램 메카니즘에 대한 주된 메카니즘이 고온 전자 주입이지만, 다른 메카니즘도 생긴다.

도 1B를 참조하면, 도 1B는 셀 (10)을 소거하는 전형적인 전압을 도시한 것이다. 소오스 영역 (16) 및 드레인 영역 (18) 은 개방 (부동) 상태로 유지되며 중간 양 (+) 전압, 예를들면 +3볼트는 P - 웰 (14) 에 인가된다. 비교적 큰 음 (-) 전압 (V_ee), 전형적으로는 -15 볼트는 부동 게이트 (24) 에 인가된다. 이들 전압은 전자가 부동 게이트 (20) 로부터 얇은 게이트 산화물 (22)을 통해 채널 (14a)을 따라 양 (+) 의 P웰내로 이동되게 한다. 앞서 기술한 방식으로 소거하는 주된 메카니즘은 통상적으로 저온 (cold) 전자 주입 또는 파울러 - 노르드하임 (Fowter-Nordheim) 터널링으로서 언급되어 있다. 플래쉬 메모리 어레이의 경우에, 모든 셀은 대개 벌크 (bulk) 단위로 소거되고, 즉 개별 셀은 소거되지 않는다. 보다 최근 메모리 구조의 경우에, 한 행씩을 기초로 메모리를 소거하는 것이 가능하다.

도 1C는 셀 (10) 이 판독되는 방식을 도시한 것이다. 드레인 영역 (18) 은 저항 (30A, 30B) 로 표시되는 부하 임피던스를 거쳐 +3 볼트와 같은 중간 레벨 양 (+)전압에 접속된다. 상기 저항은 드레인 영역 (18)에서 +3 볼트에서 대략 +1.5 볼트로 분할한다 +3 볼트와 같은 중간 양 (+) 전압은 제어 전극 (24) 에 인가되고 소오스 영역 (16) 이 접지된다.

셀(10) 이 미리 프로그램되어져 있는경우, 셀은 비교적 낮은 소거된 한계 전압(V_t소거)을 갖는다. 셀에 인가된 전압은 채널 (14a)을 반전시키기에, 즉 셀 (10)을 도통상태로 되게 하기에 충분하다. 전류는 부하(30A/30B)를 통해 인입되고, 또한 드레인 영역 (18) 에 접속된 감지증폭기 (32)의 반전 입력에, 셀이 기준전압 (VRef)에서 비도통상태일 경우에 존재하는 +1.5 볼트 미만인 전압을 발생시킨다. 상기 감지 증폭기의 출력은 상태 변환하여 셀이 프로그램되어진 것이 아니라 오히려 소거상태로 되었다는 것을 나타낸다.

셀 (10) 이 미리 프로그램되어진 경우, 전자의 존재에 기인하여 부동 게이트 (20) 상에 존재하는 음 (-) 전하는 셀의 한계 전압을 증가시킨다. V_t기록으로서 언급되는 증가된 한계 전압은 도 1C 의 전압이 인가되는 경우에 셀 (10) 이 도통상태로 되는 것을 방지한다. 따라서, 증폭기 (32) 의 반전 입력에 인가된 전압은 +1.5볼트의 고 (high) 레벨 상태를 유지한다. 기준전압 (Vref)은 +1.5 볼트 미만이도록 선택되어서 증폭기 출력은 변경되지 않은 상태를 유지하여 셀이 프로그램되어져 있다는 것을 나타낸다.

셀 (10) 이 프로그램 펄스의 형태로 얼마의 시간 주기동안 프로그램 전압을 인가함으로써 프로그램된다. 도2는 프로그램시간(마이크로초) 대 프로그램 한계 전압 (V_t기록)을 나타내는 그래프이다. 곡선 (34a, 34b)은 주어진 프로그램 펄스폭에 대한 셀의 상태 밀도 사이에의 한계 전압(V_t기록)의 분포를 나타낸다. 이들 곡선으로부터 알 수 있는 바와같이, 짧은 프로그램 펄스에 대한 한계전압 (V_t기록) 의 상당히 넓은 분포가 존재하며 2개의 곡선 (34a, 34b) 은 펄스폭이 100 마이크로초 이상인 경우 보다 높은 전압에 수렴한다.

도 3 은 소거 한계 전압 (V_t소거) 대 시간 (밀리초) 의 분포를 도시한 그래프이다. 곡선 (36a, 36b) 은 셀의 상태 밀도에 대한 소거한계 전압(V_t소거) 의 분포를 나타낸다. 알다시피, 그러한 분포는 다소 더 작으며 소거 펄스 지속기간이 증가함에 따라 절대 전압이 더 감소한다.

도4는 한계 전압(V_t)을 나타내는 수평축 및 바이트로 표기되는 메모리 어레이의 셀의 갯수를 나타내는 수직축을 갖는 부가적인 그래프이다. 곡선 (38a) 은 특정 메모리 어레이에서의 소거 셀의 상태 밀도에 대한 소거 한계 전압(V_t소거) 의 분포를 나타낸다. 최소값(V_tE1) 및 최대값(V_tE2) 사이에 모든 한계 전압이 존재하며대다수의 셀은 그 둘사이의 대략 중간 범위에 존재한다.

도 4 의 곡선 (38b) 은 프로그램 셀의 상태 밀도에 대한 기록 (프로그램) 한계 전압 (V_t기록) 의 분포를 도시한 것이다. 최대값 (V_tW1) 및 최소값 (V_tW2) 사이에 모든 한계 전압이 존재하며 대다수의 셀은 그 둘값 사이의 대략 중간범위에 존재한다.

도 4 의 곡선 (40) 은 판독 동작시 셀이 프로그램되어졌는지를 감지하는데 사용되는 기준 전압 (VR_ef, 도 1C 참조) 에 관련되어 있는 기준전압 (V_감지)을 나타낸 것이다. 이상적으로는, 한 어레이를 이루는 모든 셀의 전체 상태밀도는 단일의 고정 한계 전압 (V_t소거) 및 셀의 프로그램 상태가 신뢰성있게 확실시될 수 있도록 어느 고정 크기만큼 V_t소거 보다 큰 단일의 고정한계 전압 (V_t기록)을 지닌다. 더욱이, 셀 판독 동작 속도를 증가시키기 위하여, 이상적으로는 한계전압 크기에 있어서의 이러한 차는 셀의 상태를 감지하는데 필요한 시간이 감소되도록 비교적 작다. 그러한 감소는 셀 감지회로에서의 고유 시정수가, 감지에 필요한 전압 스윙의 크기를 감소시키는 경우에 감소될 수 있는 판독지연을 초래시킨다는 사실에 기인하여 생긴다.

전술한 내용에도 불구하고, 도 2, 도 3 및 도 4에서 알 수 있는 바와같이, 한계 전압 (V_t소거, V_t기록) 의 평균값은 이들 평균값 주변에서의 셀의 상태밀도의 분포가 변함에 따라 변한다. 이는 주로 큰 공정 파라메타 및 폭넓은 동작 상태에 기인한다. 이들 인자들은 신뢰성있는 동작을 방해한다. 예를들면, 어레이를 이루는 단일의 셀이 0 볼트로 감소되어진 한계 전압 (V_t소거)을 지니는 경우, 즉 V_tE1 이 0 볼트 이하인 경우, 셀은 비록 제어 게이트에 인가되는 판독 전압이 없더라도 도통상태를 유지한다. 마찬가지로, 단일의 셀이 감지전압(V_감지)을 초과하는 한계전압 (V_t소거)을 지니는 경우, 즉 V_tE2가 곡선 (40 ; 도 4 참조) 의 다른 측상에 있는 경우, 셀은 판독 동작시 프로그램된 셀로서 부적절하게 해석된다.

상기에 주지된 문제점들은 +3 볼트 바테리 동작과 같은 저전압 용도에서는 보다 더 심화된다. 그러한 경우에, 분포 곡선 (38a)은, V_감지가 단지 대략 +5 볼트인 것이 전형적이기 때문에 +5 볼트 동작과 비교하여 훨씬더 정확하게 제어되어야 한다.

본 발명은 종래의 플래쉬 메모리의 상기에 기술한 단점들을 극복한다. 개시된 메모리는 동작상태에 있어서의 폭넓은 변경 및 공정 변화를 보상하도록 한계 전압 (V_t소거, V_t기록)이 적응 제어되는 것을 허용한다. 그 이외에도, 기준 전압 (VR_ef) 은 이들 변화 및 상태를 보상하도록 적응 조정될 수 있다. 본 발명의 이들 및 다른 이점은 첨부된 도면과 함께 취해진 이하 본 발명의 상세한 설명을 정독하는 경우 당업자에게 자명하게 된다.

본 발명의 청구항 1에서의 선행적인 기술적인 특징을 나타내는 플래쉬 메모리시스템은 일본공개특허공보 제 0639494호에 나타나 있다.

도 1A 는 셀을 프로그램하는데 사용되는 실시태양 전압의 적용을 보여주는 종래의 플래쉬 메모리 셀의 다이어그램이다.

도 1B는 셀을 소거하는데 사용되는 실시태양 전압의 적용을 보여주는 종래의 플래쉬 메모리 셀의 다이어그램이다.

도 1C 는 셀을 판독하는데 사용되는 실시태양 전압의 적용을 보여주는 종래의 플래쉬 메모리 셀의 다이어그램이다.

도 2 는 프로그램된 플래쉬 메모리 셀의 한계전압대 프로그램 시간의 분포를 보여주는 그래프이다.

도 3 은 소거된 플래쉬 메모리 셀의 한계 전압대 소거 시간의 분포를 보여주는 그래프이다.

도 4 는 프로그램된 플래쉬 메모리 셀 및 소거된 플래쉬 메모리 셀의 상태 밀도의 분포를 보여주는 그래프이다.

도 5 는 본 발명에 따른 플래쉬 메모리 시스템 어레이의 단순화된 블록 다이어그램이다.

도 6 은 프로그램 셀 기준부로서 기능을 하는 한 열의 플래쉬 메모리 셀, 소거 셀 기준부로서 기능을 하는 한 열의 플래쉬 메모리 셀 및 상기 플래쉬 메모리 어레이를 구성하는 한 실시태양 열의 셀에 대한 다이어그램이다.

도 7 은 메모리 셀을 판독하는데 사용되는 메모리 제어기부분 및 전류처리기 부분의 다이어그램이다.

도 8 은 셀의 프로그램을 적응 제어하는데 사용되는 전류 처리기 부분의 단순화된 다이어그램이다.

도 9 는 셀의 소거를 적응 제어하는데 사용되는 전류처리기 부분의 단순화된 다이어그램이다.

도 10 은 본 발명에 따른 바람직한 소거 공정시 실시태양 메모리 셀의 한계전압을 예시하는 그래프이다.

도 11 은 본 발명을 실시하는데 사용될 바람직한 소거 공정을 나타내는 플로우챠트이다.

도 12 는 본 발명을 실시하는데 사용될 바람직한 프로그램 공정을 나타내는 플로우챠트이다.

첨부된 도면을 다시 참조하면, 제 5도에는 본 발명에 따른 메모리 시스템의 전반적인 블록 다이어그램이 도시되어 있다. 상기 메모리 시스템은 수평 행 및 수직 열로 배치되어 있는 플래쉬 메모리 셀 어레이를 포함하는 메모리 어레이 (42)를 포함한다. 전형적인 어레이는 1024 개의 열 및 2024 개의 행을 지닐 수 있다. 플래쉬 메모리 셀 (10a, 10b) 의 2개의 열 (44, 46)은 기준 열로서 기능을 하도록 구성되어 있다. 이들 2개의 열은 상기 메모리 어레이 (42) 의 전체 길이를 따라 연장되어 있으며 상기 어레이의 반대측상에 일정간격으로 이격되어 있다. 한 열은 프로그램된 셀 기준 열 (44) 로서 기능을 하며 나머지 열은 소거된 셀 기준 열 (46) 로서 기능을 한다.

보다 상세하게 설명되겠지만, 메모리 시스템은 판독, 프로그램 및 소거와 같은 메모리 동작을 이행하기 위한 적합한 전압의 발생 및 메모리 어드레스의 데코딩을 포함하는 여러 기능을 이행하는 제어기 (52)를 포함한다. 제어기 (52) 의 구성 및 동작에 관한 세부사항 대부분은 종래 사항이며 본 발명에 관계가 있는 것이외에는 기술되지 않는다.

도 6 은 메모리 어레이 (42) 의 실시태양 열 (42a), 소거된 셀 열 (46) 및 프로그램된 셀 기준 열 (44) 의 부가적인 세부사항을 도시한 것이다. 3 개의 열 각각은 4개의 셀 (10)을 포함하는 것으로 도시되어 있다. 한 열에 있는 모든 셀의 소오스 영역은 소오스 라인에 공통으로 연결되어 있다. 프로그램된 셀 기준 열 (44) 은 공통 소오스 라인 (S1)을 사용하며, 실시태양 어레이 열 (42a) 은 공통 소오스라인 (S2)을 사용하고 소거된 셀 기준 열 (46)은 공통 소오스라인 (S3)을 사용한다.

특정 열에 있는 모든 셀의 드레인 영역은 공통비트 라인에 접속되어 있다. 프로그램된 셀 기준 열 (44) 에 있는 셀 (10) 의 드레인은 공통 비트라인 (B1) 에 접속되어 있으며, 실시태양 열 (42a) 의 셀 (10) 의 드레인은 공통 비트라인 (B2) 에 접속되어 있고 소거된 셀 기준 열 (46) 의 셀 (10b) 의 드레인은 공통 비트라인 (B3) 에 접속되어 있다.

특정 행에 있는 셀 (10, 10a, 10b) 모두의 제어 전극은 공통 워드라인을 형성하도록 서로 접속되어 있다. 예를들면, 열 (44, 42a, 46) 각각의 셀 (10a, 10, 10b) 의 제 1 의 3 개의 행은 각각의 공통 워드라인 (WLO, WL1, WL3)을 사용한다. 셀의 최종행 (N)은 워드라인 (WLN)을 사용한다.

앞서 주지된 바와같이, 셀을 프로그램, 소거 및 판독하도록 적합한 전압을 인가하는 제어회로는 종래사항이므로 기술되지 않는다. 판독동작시, P 채널 FET (48) 의 형태를 이루는 부하는 공급전압원 (V_cc) 및 비트라인 (BN) 각각사이에 접속되어 있다. 부하(48)는 도 1C 의 레지스터 (30A/30B)와 등가인 기능을 이행한다. FET (48) 는 관련된 열 (44, 42a, 46) 각각을 통해 전류에 관련된 게이트 - 소오스 전압 (V_tp, V_r, V_te)을 발생시킨다.

동작에 있어서, 우선 프로그램된 셀 기준 열 (44) 및 소거된 셀 기준 열 (46)을 초기화시키는 것이 필요하다. 이러한 초기화는 대개 단지 메모리의 수명에서 한번만 이행될 필요가 있으며, 2개의 기준열(44, 46)의 셀(10a, 10b) 은 메모리 셀 (10) 상에서 이행되는 어느 차후의 메모리 동작시 프로그램 또는 소거되지 않는다.

상기 초기화에서 프로그램된 셀 기준 열 (44) 의 셀 (10a) 모두는 먼저 기준 프로그램 공정을 사용하여 프로그램된다. 예를들면, 도 1A 도와 연관지어 설명된 전압은 100 마이크로초의 지속기간 동안 인가된다. 둘째로, 소거된 셀 기준 열 (46) 의 셀 (10b)은 기준 소거 공정을 사용하여 소거된다. 부가적인 예를들면, 도 1B 와 연관지어 설명된 전압은 500 밀리초의 지속기간 동안 인가된다.

일단 상기 2 개의 기준 열 (44, 46) 이 초기화 되어진 경우, 메모리 시스템은 동작할 준비를 갖춘다.

도 11 은 제어기 (52) 의 제어하에서 취해지는 제어 단계를 예시하는 플로우 챠트이다. 상기 플로우챠트는 전형적인 도 5 어레이 (42) 의 3 개의 실시태양 셀 (10A, 10B, 10C) 에 대한 한계 전압을 보여주는 도 10 의 그래프와 연관지어 기술될 것이다. 상기 그래프의 수직축은 셀의 한계 전압을 나타내며 수평축은 한계 전압을 초래시키는 공정의 특정 단계를 나타낸다. 여기서 사용되는 한계 전압이라는 용어는 1 마이크로 암페아의 셀 전류를 초래시키는 셀에 인가된 게이트 - 소오스 전압을 의미하는 것이다.

상기 어레이 (42) 의 셀 모두는 미리 결정된 최소 V_tE1 타겟 및 미리 결정된 최대 V_tE2 타겟 사이에 존재하는 소거 한계 전압(V_t소거)을 지니도록 제어 방식으로 셀 (10) 을 소거하는 것이 바람직스럽다. 본 예에서, 최소 타겟이 +1 볼트이며 최대 타겟은 +2.5 볼트이고, 그러한 값은 +3 볼트의 1 차공급전압에 대하여 전형적이다.

어레이 (42) 는 전형적으로 제조 설비에서 초기화되어 있기 때문에, 상기 어레이는 완전히 소거된 상태에 있는 것이 효과적이다. 이는, 본 예에서 결과적으로 한계 전압이 +1 내지 +2 볼트인 종래의 단계이다. 도 10 의 그래프는 단계 1에서 이러한 범위에 존재하는 실시태양 셀 (10A, 10B, 10C) 에 대한 한계 전압을 도시한 것이다. 이러한 공정단계에서 조차 3가지 예에 대한 한계 전압의 분포가 존재한다는 점에 유념하기 바란다.

도 11 의 블록 (82) 에 도시된 바와같이, 소거공정은 전체 어레이의 개시 프로그래밍을 포함함으로써 셀의 한계 전압을 증가시킨다. 그러한 프로그래밍은 도 1A 에 도시된 바와같은 전압을 이용하여 실시될 수 있다. 드레인 및 제어게이트에 인가되는 +12 볼트 펄스의 지속기간은 100 마이크로 초인 것이 전형적이다. 도10 의 단계 2 에 도시된 바와같이, 셀은 대략 +6 볼트의 비교적 고레벨 상태로 프로그램된다. 다시, 이러한 공정단계에서 3가지 실시태양 셀에 대한 대략 1 볼트의 분포가 존재한다는 것을 또한 알 수 있다.

소거 공정의 다음 단계는 소거될 셀 모두에 단일의 소거 펄스를 인가한 다음에 셀의 한계 전압을 측정함으로써, 어레이가 실제로 어떠한 방식으로 구현되는지에 의존하여 어레이 또는 전체 어레이 (42) 의 선택된 행의 소거를 개시하는 것이다. 상기 소거 공정은 전체 어레이가 소거된 것이라고 가정하면서 기술되겠지만,당업자라면 상기 공정이 또한 한 행씩을 기초로 하여 셀의 소거에 사용될 수 있다는 점을 인식할 것이다.

상기 소거 공정은 우선 어레이(44)의 제 1 어드레스로 메모리 셀 어드레스 레지스터를 리세트시킴 (도 11 의 블록 (84)) 으로써 개시된다. 그 이외에도, 소거 공정의 제 1 부분에서 사용될 개시값이 설정된다 (블록 (86)). 전형적으로는, 개시 소거 펄스 전압(V_ee)은 -13 볼트이며 개시 펄스폭은 50 밀리초이다. 블록 (88) 에 나타난 바와같이, 내부 계수기는 또한 소거공정에서 사용되는 소거 펄스 갯수의 트랙을 유지할 목적으로 이러한 시점에서 초기화된다.

단일의 소거 펄스는 그후 블록 (90) 에 나타난 바와같이 어레이의 셀에 인가된다. 상기 소거 펄스는 상기 셀의 한계 전압이 1 볼트의 일부분을 감소하게 한다. 전형적으로는, 총 25 개의 소거 펄스는 바람직한 소거 레벨에 필요한다. 일단 단일의 펄스가 인가되어진 경우, 상기 어레이의 제 1 셀, 즉 제 1 어드레스와 연관된 셀은 셀 한계 전압이 +2.5 볼트의 타겟 최대 V_tE2 이하로 강하하였는지를 결정하도록 테스트된다. 도 11 의 요소 (92) 로 나타나 있는 바와같이, 이러한 소거 검중 단계는 셀 판독 공정과 유사하다.

비록 소거 검증 테스트가 단일의 셀상에서 실시되지만, 이는 메모리 시스템의 실제 구조에 의존하여 한 그룹의 셀상에서 실시될 수 있다. 예를들면, 최소의 어드레스 가능한 갯수의 셀이 8 개 (1바이트)인 경우, 이는 그러한 갯수의 셀을 소거검증하는데 충분하다.

단지 단일의 소거 펄스가 이러한 단계에서 인가되어졌기 때문에, 선택된 셀 (10) 은 한계 전압이 +2.5 볼트의 타겟 이하로 강하하게 될 정도로 거의 확실히 충분하게 소거되지 않았다. 따라서, 제 1 셀은 소거 검증 테스트를 할 수 없게 한다. 그후, 미리 결정된 최대 갯수의 소거 펄스가 소거되는 셀 (10) 에 인가되었는지에 대하여 결정이 내려진다 (요소 (94)). 전형적으로는 1024 개인 갯수가 초과되었을 경우, 아노말리 (anomaly)가 생기고 소거공정이 마무리된다 (요소 (95)).

최대 갯수가 초과되지 않았다고 가정하면, 그후 소거 펄스 전압의 크기가 증가되어야 하는지에 대하여 결정이 내려진다 (요소 (96)). 전형적으로는, 총 10 개의 소거 펄스는, 미리 인가된 펄스가 +2.5 볼트 이하의 바람직한 타겟으로 셀을 소거하기에 불충분하다고 가정할때 상기 크기가 변경되기 전에 상기 어레이에 인가된다. 반복된 메모리 프로그램/소거동작 (메모리 사이클)으로 부터 초래되는 셀에 대한 응력 (stress)을 감소시키도록 비교적 낮은 크기의 소거 펄스로 소거 공정을 개시하는 것이 바람직스럽다. 일단 셀이 특정 갯수의 낮은 크기의 소거 펄스에 영향을 받았을 경우, 상기 셀은 메모리 사이클의 악영향을 덜 입는다. 따라서, 일단 낮은 크기의 소거 펄스가 인가되어진 경우, 이후에는 소거 펄스 전압의 크기를 증가시키는 것이 가능하다. 이는 메모리 어레이가 부당한 응력을 받지 않고서 소거 공정을 달성하는데 필요한 시간을 최소화시키는 기능을 한다.

10 개보다 적은 펄스가 인가되어졌다고 가정하면, 부가적인 소거 펄스는 블록 (96, 90) 에 나타나 있는 바와같이 셀 (10) 모두에 인가된다. 이러한 공정은 어드레스된 제 1 셀이 바람직한 레벨로 소거되어질때까지 또는 총 10 개의 펄스가 상기 어레이에 인가되어질 때까지 계속된다. 이하에 설명되겠지만, 일단 10 개의 펄스가 인가되어졌고 제 1의 어드레스된 셀이 소거 검증테스트를 통과할 정도로 충분히 낮은 전압에 이를때까지 아직도 소거되지 않았을 경우, 개시 소거 펄스 전압(-13 볼트)의 크기는 요소 (98) 로 나타나 있는 바와같이 증가된다. 그 증가의 크기가 선택되는 방식은 본 발명의 중요한 실시태양을 이룬다.

앞서 주지된 바와같이, 상기 어레이는 상기 어레이의 실제 구현에 의존하여 벌크 또는 단지 선택된 행으로 소거될 수 있다. 셀 (10) 의 특성은 대개는 소거될 셀 (10)을 포함하는 동일한 행에 위치한 기준 셀 (10a, 10b)의 프로그램 한계 전압 (V_tp) 및 소거 한계전압 (V_te)으로 부터 결정될 수 있다. 전체 어레이가 소거되는 경우, 어느 하나 또는 기준 셀 (10a, 10b) 의 한계 전압(V_tp, V_te)은 또한 비록 적은 한도라도 셀 (10) 또는 상기 어레이의 특성을 나타낸다.

예를들면, 한 행씩을 기초로 소거가 이행되고 워드라인 (WLO) 과 관련된 행이 소거된다고 가정하기로 한다. 프로그램된 셀 기준 행 (44) 의 셀(10a) 은 적절한 판독 전압을 인가하여 셀 (10a) 을 통한 전류와 관계가 있는 FET (48) 의 게이트 - 드레인에서 전압 (V_tp)을 발생시킴으로써 판독된다. 전압 (V_tp) 은 전류처리기 (50) 에 연결되어 있다. 마찬가지로, 워드라인(WLO) 과 관련된 소거된 셀 기준 열 (46) 의 셀 (10b) 은 또한 전압 (V_te)을 발생시키도록 판독된다. 전압 (V_te) 은 또한 전류처리기 (50) 에 연결되어 있다.

기준 셀의 V_tp및 V_te값은 행 관련 워드라인 (WLO)에서 메모리 어레이 (42)를 이루는 셀 (10) 의 특성을 나타낸다. V_te의 절대값의 변화는 공정 차이에 기인하는 메모리 셀 (10) 의 변화를 나타낸다. 그러한 공정차이는 예를들면 게이트 산화물 (22) (도 1B참조) 의 농축물의 변화 및 셀의 기하학적 구조의 변화를 초래시킨다. V_te값이 낮은 경우, 이는 해당 행에서의 메모리 셀 (10) 이 주어진 크기의 소거 펄스에 대하여 V_te값이 높은 경우보다 더 응답적이라는 표시이다.

기준 셀의 V_te및 V_tp값 사이의 차에 있어서의 변화는 관련 행에서의 셀의 강도로서 때때로 언급되는 것을 나타낸다. 큰 차는 행에서의 셀이 비교적 "강" 하고 프로그램 및 소거되는데 보다 적은 에너지를 필요로 한다는 것을 나타낸다. 작은 차는 프로그램 및 소거되는데 더 많은 에너지를 필요로 하는 "약" 한 셀을 나타낸다. 셀 강도의 변화는 셀이 다수의 소거/프로그램 사이클에 직면함에 따라 변할 수 있는 부동 게이트 (24)상에 트랩된 전하량에 크게 기인한다.

앞서 주지된 바와같이, 기준 셀의 V_tp및 V_te값은 전류 처리기 (50) (도 5) 에 연결되고 최적의 소거 펄스 파라메타를 선택하는데 사용된다. 도 9 의 단순화된 다이어그램으로 부터 알 수 있는 바와같이, 전류 처리기는 8 가지 가능한 컴비네이션을 지니는 3 개의 디지탈 소거 제어 출력 신호를 제공하는 소거 아날로그 - 디지탈 변환기 (ADC) (50F) 에 접속된 출력을 갖는 소거 제어회로 (50E)를 포함한다. 이들 출력 신호는 V_te의 절대값 및 V_te및 V_tp사이의 차를 기초로 하여 소거 펄스 특성을 제어하도록 조사표(look-up table)를 액세스하는데 사용된다.

소거 펄스 특성을 제어하는데 사용되는 한 실시태양의 조사표가 하기 표 I 에 기재되어 있다. 표 I 은 소거 ADC (50F) 에 의해 발생되는 소거 제어 신호에 대한 디지탈 출력의 8 가지 가능한 컴비네이션 각각에 대한 개시 소거 펄스 크기로 형성되는 해당 증가를 도시한 것이다.

표 I 의 첫번째 열은 소거되는 셀 (10) 의 동일 행에 위치한 특정한 기준 셀 (10a) 의 V_tp에 대한 여러 가능한 값을 나타낸다. 두번째 열은 소거되는 셀의 동일 행에 위치한 기준셀 (10b) 의 V_te에 대한 여러 가능한 값을 나타낸다. 표 I 의 세번째 열은 소거 펄스 전압 (V_ee) 이 앞서 주지된 바와같이 -13 볼트인 개시값 이상으로 증가되는 크기를 나타낸다.

소거 펄스 전압 (V_ee) 의 크기가 증가됨에 따라, 펄스 폭의 지속기간을 감소시키는 것이 바람직스럽다. 하기 표 2 는 소거 펄스 크기의 주어진 범위에 대한 소거 펄스의 바람직한 지속기간을 보여준다.

표 I 에서 알 수 있는 바와같이, 소거 펄스 크기에 있어서의 증가는 V_te의 보다 작은 값에 대하여 그리고 V_te및 V_tp에서의 차의 보다 큰 값에 대하여 크게 된다. 표 I 에 기재된 값은 단지 실시 태양인 것으로 의도된 것으므로 이하 설명되겠지만 최소의 시간내에 바람직한 미리 결정된 좁은 범위 값에 존재하는 한계 전압 ( VtE ) 으로 모두 소거되기 위하여 소거공정을 최적화시키도록 당업자에 의해 변경될 수 있다.

도 11 의 플로우 챠트를 참조하면, 10 개의 개시 소거 펄스 ( 50 밀리초에 대하여 -13 볼트 ) 는, 표 I 에 따라 소거 펄스 전압 ( Vee )의 크기를 증가시키는 것 ( 요소 (98) ) 과 아마도 표 2 에 따라 펄스의 지속 기간을 감소시키는 것이 필요하도록 소거 검증 테스트를 받은 제 1 셀을 성공적으로 소거하는데 ( 요소(92) ) 거의 충분하지 않다. 예를들면, 소거되는 행에 위치한 프로그램된 기준 셀 (10a) 이 6.5 볼트의 프로그램 한계 전압_( Vtp )을 지니고 소거된 기준 셀 (10b) 이 1.5 볼트의 소거 한계 전압 ( Vte )을 지니는 것으로 가정하면, 표 I 은 Vee 의 크기가 -13.4 볼트로 증가된다는 것을 나타낸다.

표 2 는 소거 펄스의 지속 기간이 50 밀리초을 유지한다는 것을 나타낸다.

10 개 이후의 추가적인 펄스가 -13.4 볼트로 인가되었고 테스트되는 셀이 여전히 소거검증 테스트를 계속할 수 없는 경우에, 전압은 또 다른 0.4 볼트 만큼 증가되어 -13.8 볼트가 된다. 표 2 는 펄스 지속 기간이 25 밀리초로 감소된다는 것을 나타낸다.

이러한 공정은 제 1 의 어드레스된 셀이 소거 검증 테스트를 통과시때까지나 또는 아노말리가 발생한 경우, 최대 총 펄스 갯수가 인가되어질때 까지 (요소 (94) ) 계속된다. 제 1 어드레스 셀은 결국 소거 검증 테스트를 통과하는데, 이 경우 메모리 어드레스는 블록 (100) 에 나타나 있는 바와같이 다음 어드레스로 증분된다. 그후, 요소 (102) 로 나타나 있는 바와같이, 메모리 어드레스 모두가 테스트되어졌는지에 대해 결정이 내려진다. 그러한 경우가 아니기 때문에, 상기 공정은 상기 어레이의 제 2 어드레스 셀이 테스트되는 시간에 소거 검증 테스트로 복귀한다( 요소(92) ). 소거 공정의 이러한 시점에서, 도 10 그래프의 단계 3 으로 나타나 있는 바와같이 셀 (10) 중 몇몇개는 타겟 최대 한계 전압 ( V_tE₂) 이하인 것처럼 보인다. 알다시피, 셀 ( 10B,10C ) 모두는 최대 값이하이지만, 셀 (10A)은 이러한 값이상인 상태를 유지한다.

도 11 의 플로우 챠트를 참조하면, 제 2 셀이 소거 검증 테스트를 통과하지 못했고 ( 실시태양 셀 (10A) 은 이러한 단계에 있지 않음 ), 10 개 이하의 펄스가 인가되었다 ( 요소 (96) ) 고 가정하면, 상기 공정은 블록 (90) 으로 복귀하고 소거될 선택된 행 ( 또는 전체 어레이 ) 은 이전 소거의 경우에 사용되는 동일한 소거 펄스 크기를 사용하는 단일 소거 펄스에 영향을 받는다. 제 2 셀은 다시 소거 검증 테스트를 받는다. 상기 제 2 셀이 테스트를 결국 통과한다고 가정하면, 어드레스는 증분되고 ( 블록 (100) ) 제 3 셀이 테스트된다. 이러한 공정은 모든 셀이 소거 검증 테스트를 통과할 때 까지나 또는 몇몇개의 미리 결정된 최대 소거 펄스가 사용되어질 때까지 계속된다. 앞서 설명된 바와같이, 최대 갯수가 초과되는 경우, 테스트가 블가능하여 마무리된다 ( 요소 (95) ).

다시 도 10을 참조하면, 단계 4 는 소거 공정의 이러한 단계에서 3 개의 실시태양 셀 ( 10A,10B,10C )의 전형적인 한계 전압을 도시한 것이다. 3 개 셀 모두의 한계 전압이 +2.5 볼트의 타겟 최대 V_tE₂값 이하로 강하하였다는 것을 알 수 있다. 상기 어레이의 각각의 셀이 +2.5 볼트의 타겟이하로 한계 전압을 감소시키는데 필요한 동일한 소거 펄스에 영향을 받기 때문에,단계 2에서 최저의 개시 프로그램 한계 전압을 갖는 셀은 소거후에 최저의 소거 한계 전압을 지니는 경향이 있다. 예를들면, 단계 4에서 +1 볼트의 타겟 최소 소거 한계 전압보다 낮고 다른 실시태양 셀 ( 10A,10B ) 보다 낮은 대략 +0.5 볼트의 한계 전압을 지닌다.

또한 도 10 의 단계 2 내지 4 로 부터 알 수 있는 바와같이, 한계 전압의 분포는 셀이 소거됨에 따라 넘어진다. 이는 주로 단계 2 에서의 프로그램 한계 전압의 차가 셀 (10) 의 각각의 부동 게이트 상에 존재하는 전자의 갯수에 있어서의 차에 기인한다는 사실 때문이다. 셀이 소거되는 경우, 상기 부동 게이트에 인가되는실제 전위는 부분적으로 부동 게이트 전하에 의존한다. 셀 (10A) 과 같이 프로그래밍후에 보다 큰 전하를 지니는 그러한 셀은 보다 용이하게 음(-)소거 전압( Vee )에 응답하고 셀 (10C) 과 같이 프로그램된 상태에서의 보다 작은 부동 게이트 전하를 갖는 셀의 경우보다 주어진 소거 펄스에 대한 한계 전압에 있어서의 보다 큰 감소 비율을 나타낸다. 따라서, 도 11에서 알 수 있는 바와같이, 한계 전압사이의 분산은 실제로 셀이 소거됨에 따라 증가한다.

어레이의 셀 모두가 소거 검증 테스트를 통과한 경우 ( 도 11의 요소 (92), 소거된 셀중 어느것이 타겟 최소 소거 한계 전압 ( V_tE₁) 보다 작은 소거 한계 전압을 지니는 지에 대해 결정이 내려진다. 본 예에서 최소값은 +1 볼트 이다. 이는 요소 (104) 에 나타나 있는 최소 전류 테스트를 거쳐 달성된다.

상기에 주지된 동시 계류중인 출원에 설명된 바와같이, 최소 전류 테스트는 타겟 최대 V_tE₁과 동일한 전압, +1 볼트를 어레이의 워드라인 ( WLN ) 모두에 인가하고 셀의 드레인에 접속된 비트 라인 ( BLN ) 모두에 미리 결정된 양(+) 전압을 인가함으로써 달성된다. 전체 어레이의 어느 하나 이상의 셀 (10) 이 +1 볼트 이하의 한계 전압으로 소거되어진 경우에, 그러한 셀은 도통상태로되고 셀당 1 마이크로 암페아의 최소 누설 전류는 상기 어레이를 통해 흐른다.

최소 전류 테스트가 통과되는 경우, 상기 어레이는 성공적으로 소거되어, 셀 (10) 모두는 타겟 최대 소거 한계 전압( V_tE₂) 및 타겟 최소 소거 한계 전압( V_tE₁) 사이에 존재하게 된다. 상기 소거 공정은 그 후 요소(112) 에 나타나 있는 바와같이 종결된다. 그러나, 대부분의 경우에 최초의 최소 전류 테스트는 불가능하게 된다. 도 10 그래프의 단계 4 에서의 실시태양 셀 ( 10A,10B,10C ) 의 상태는 +1 볼트의 V_tE₁값보다 작은 값의 한계값으로 적어도 셀 (10C) 이 소거되었다는 것을 나타낸다. 그러한 경우에, 소프트 ( soft ) 프로그램 펄스는 블록 (106) 으로 나타나 있는 바와같이 전체 어레이에 인가된다. 소거 메카니즘은 도 1A 와 연관지어 기술된 바와같은 고온 전자 주입과는 반대로 파울러-노르드하임 터널링 ( 저온 전자 주입 )이라는 점이 중요하다. 그러한 소프트 프로그램 펄스는 셀의 제어 게이트 (24)에 접속되어 있는 어레이의 워드라인 ( WLN ) 모두에 +15 볼트를 인가하는 것을 포함한다. 그 이외에도, 상기 셀의 드레인에 접속되어 있는 비트라인 ( BLW ) 은 모두 접지되어 있다. 소프트 프로그램 펄스의 지속기간은 100밀리초인 것이 전형적이다.

도 11 의 단계 5에서 알 수 있는 바와같이, 소프트 프로그램 펄스는 3 개의 실시태양 셀 ( 10A,10B,10C )을 포함하는 전형적인 어레이의 셀 모두에 대한 한계 전압을 증가시킨다. 0 일단 단일의 소프트 프로그램 펄스가 인가되는 경우, 한계 전압의 어떠한 것도 +2.5 볼트의 타겟 최대 소거 한계 전압 ( V_tE₂) 이상으로 증가되지 않았다는 것을 확인하는 것이 필요하다. 이는 블록 (108) 에 나타나 있는 바와같이 셀 어드레스를 0 으로 리세트 시킴으로써 행해진다. 그 이외에도, 어느 부가적인 프로그램 펄스의 강도는 그러한 펄스가 인가되는 경우에 블록 (110) 에 나타나 있는 바와같이 감소된다. 차후 프로그램 펄스의 강도를 감소시킴으로써, 상기프로그램 펄스는 상기 셀(10) 중 어는 하나의 한계 전압이 타겟 최대 V_tE₂값을 오버슈트( overshoot )하게 하는 감소된 유사한 것이 존재한다.

소거 검증 테스트( 요소 (92) )는 타겟 최대 한계 전압( V_tE₂) 이 초과되지 않았다는 것을 확인하도록 최초 셀 어드레스로 부터 개시하는 경우 한 셀씩을 기초로하여 이행된다. 모든 셀이 상기 테스트를 통과한다고 가정하면, 최소 전류 테스트 (요소 (92) )는 다시 모든 셀상에서 이행된다. 단계 5에서 알 수 있는 바와같이, 실시태양 셀(10C) 은 다시 테스트를 불가능하게 한다. 따라서, 모든 셀은 균등한 소프터 프로그램 펄스의 인가에 의해 유연하게 프로그램된다. 도 10 의 실시태양 셀 (10) 은 최소 전류 테스트가 다시 불가능하게 되도록 셀 (10C) 이 여전히 타겟 최소 소거 한계 전압 ( V_tE₁) 이하에 있다는 것을 단계 6에서 나타낸다.

이러한 공정은 인가된 소거 펄스의 수가 1024 개와 같은 미리 결정된 수 ( 요소 (95) )를 초과할 때 까지나 또는 셀 모두가 V_tE₁및 V_tE₂사이에 존재하도록 소거/유연하게 프로그램되어질때 까지 계속된다. 소프트 프로그램 ( 블록 (106) ) 용으로 사용되는 파울러-노르드하임 터널링 메카니즘이 단계 4에서 최저의 소거 한계 전압을 지니는 그러한 셀에 지대한 영향을 준다는 점에 유념하는 것이 중요하다. 따라서, 예를들면, 셀 (10C) 은 셀 (10B) 보다 용이하게 프로그램되고 셀 (10B) 은 셀 (10C) 보다 용이하게 프로그램된다. 이는 보다 낮은 한계 전압 셀이 보다 높은 한계 전압 셀의 경우보다 부동게이트 상에 존재하는 전자를 보다 적게지니기 때문이다. 따라서, 동일한 제어 게이트-드레인 전압에 대해, 낮은 한계 전압 셀의 게이트 산화물 (22) ( 도 1A )을 가로지르는 전계의 전위는 보다 높은 한계 전압 셀의 게이트 산화물 (22)을 가로지르는 전계 보다 크게된다. 보다 큰 전계 강도는 보다 약한 전계 강도를 갖는 셀의 부동 게이트에 견인되는 것보다 파울러-노르드하임 터널링을 거쳐 셀의 부동 게이트에 견인되는 보다 많은 전자를 초래시킨다. 따라서, 셀 (10C) 의 한계 전압은 셀 (10B) 의 한계 전압 이상으로 증가하고 셀 (10B)은 셀 (10A) 의 한계 전압이상으로 증가한다. 셀이 유연하게 프로그램됨에 따라, 도 11 의 단계 5,6 및 7 에서 알 수 있는 바와같이, 한계 전압은 수렴하려는 경향이 있다. 따라서, 상기 어레이 셀의 소거 한계 전압의 분산이 감소된다. 더욱이, 소거 펄스의 크기 및 지속 기간은 기준 셀에 의해 제공되는 값( V_te,V_tp)을 기초로 하여 적응성있게 조정된다.

지금까지 상기 어레이가 적응성있게 소거되는 방식을 기술하였지만, 지금부터는 상기 셀이 적응성있게 프로그램되는 방식이 기술될 것이다. 지금부터 도 12를 참조하면, 프로그램 공정은 프로그램될 셀의 제어 게이트 (24) 에 인가될 프로그램 전압 ( Vpp ) 의 개시값을 설정함으로써 개시된다. 추가적으로는, 여러 펄스 계수기, 즉 인가되는 총제적인 프로그램용 한 계수기 및 Vpp 펄스의 주어진 크기에 대해 인가되는 프로그램 펄스용 타 계수기를 포함하는 여러 펄스 계수기가 0 으로 리세트된다.

전형적으로, Vpp 의 개시값은 비교적 낮으며 프로그램 공정시 증가된다. 개시 저 ( low ) 전압을 인가함으로써, 셀은 상기 프로그램 공정에서 인가되는 차후의 고 ( high ) 전압 펄스가 셀에 응력을 가하는 경향을 덜 지님으로써 상당히 많은 프로그램/소거 사이클을 저지할 수 있는 셀의 능력을 증가시키도록 상태조절된다. Vpp 의 개시값은 +11.0 볼트인 것이 전형적이며 펄스 지속기간은 25 밀리초인 것이 전형적이다.

상기 플로우 챠트의 블록 (116)에 나타나 있는 바와같이, 개시 프로그램 펄스는 타겟 셀에 인가된다. 다음에는, 본 예에서 +5 볼트인 바람직한 레벨이하로 타겟 셀이 프로그램되어졌는 지에 대해 결정이 내려진다. 이는 프로그램 검증 테스트 (요소 (118) ) 에 의해 결정된다. 항상, 셀이 이러한 공정 단계에서 충분하게 프로그램되지 않으므로써, 전형적으로는 64 개인 총 계수가 초과되었는지에 대해 결정이 내려진다. 이러한 경우에 단지 단일의 펄스만이 인가되므로써, Vpp 의 주어진 크기에서의 특정 수의 프로그램 펄스 대한 계수가 초과되었지에 대해 결정이 내려진다. 본 예에서 최대수가 5 이므로써, 상기 공정은 부가적인 프로그램 펄스가 Vpp 의 개시값으로 인가되는 것을 나타내는 블록 (116) 으로 복귀한다.

전형적으로, 개시 값에서의 총 5 개의 프로그램 펄스가 상기 셀을 충분하게 프로그램하는데 충분하지 않으므로써, 대개는 블록 (126) 에 나타나있는 바와같이 소거 펄스 전압 ( Vpp ) 의 크기를 증가시키는 것이 필요하다. 소거 공정의 경우에서와 같이, 소거 펄스의 크기에 있어서의 증가량은 타겟 셀이 프로그램되는 것과 동일한 행에 위치한 기준 셀 ( 10a,10b ) 의 측정값 ( V_teV_tp)을 기초로하여 적응성 있게 선택되었다.

하기 표 3 은 V_pp가 V_te및 V_tp의 주어진 값에 대해 증가되는 여러가지 양을 보여준다.

전압 ( V_pp)의 크기가 상기 표 3 에 따라 증가되므로, 하기 표 4 에 기재된 바와같이 펄스 지속기간을 감소시키는 것이 바람직하다.

상기 표 3 에서 알 수 있는 바와같이, 프로그램 전압( V_pp) 의 크기가 V_tp의 낮은 값에 대해 보다 큰 비율로 증가되는데, 그 이유는 프로그램되는 셀이 과잉 프로그램되지 않고서도 보다 큰 프로그램 펄스를 수신할 수 있다는 것을 그러한 낮은 값이 나타내기 때문이다. 마찬가지로, 값( V_te,V_tp)사이의 보다 큰 차는 셀의 강도를 나타내며, 보다 큰 차는 셀이 "강" 하고 "약" 한 셀만큼 큰 프로그램 펄스를 필요로 하지 않기 때문이다.

도 8 는 V_tp의 절대값 및 V_te및 V_tp의 차를 나타내는 아날로그 출력을 발생시키는 프로그램 제어 회로(50C)를 포함하는 전류 처리기 (50) 의 회로를 도시한 것이다. 상기 아날로그 출력은 상기 표 3 에 기재된 바와같이 V_pp가 증가되는 8 개의 가능한 값을 선택하는데 사용되는 디지탈 출력을 발생시키는 아날로그-디지탈 변환기 ( ADC ;_5OD )에 접속되어 있다.

도 12 의 플로우챠트를 참조하면, 일단 V_pp값이 증가되어진 경우(블록 (126) ), 부가적인 프로그램 펄스가 타겟 셀 (블록 (116) )에 인가된다. 예를들면, V_pp의 본래 크기가 +11 볼트이었으며 V_te및 V_tp의 값이 +5.5 볼트 및 +2.0 볼트인 경우, 표 3 은 V_pp가 +11.6 볼트로 중가된다는 것을 나타낸다. 표 4 는 상기 펄스의 지속 기간이 2.5 마이크로초로 유지한다는것을 나타낸다. 일단 프로그램 펄스가 인가되는 경우, 상기 셀이 적절하게 프로그램되어졌는지 ( 요소 (118) )에 대해 결정이 내려진다. 그러하지 않은 경우, +11.6 볼트의 크기를 갖는 부가적인 펄스가 인가된다.

상기 공정은, Vpp 의 크기가 표 3 에 따라 매 5 개의 펄스마다 증가하면서 프로그램 검증 테스트 ( 요소(118) ) 에 의해 결정되는 바와같이 타겟 셀이 프로그램되어지거나, 최대수의 펄스가 64 개로 인가될 때까지 ( 이 경우에는 프로그램 공정이 불가능하게됨 ) 계속된다.

지금까지 적응 소거 공정 및 적응 프로그램 공정을 기술하였지만, 지금부터는 상기 셀이 적응성있게 판독되는 방식이 기술될 것이다. 메모리 셀 (10) ( 도6 )의 행 ( WLO ) 이 판독된다고 가정하기로 한다. 타겟 셀 (10) 의 관련 비트라인 및 워드라인 ( WLO ) 에 인가될 전압은 도 1C 에 도시되어 있다. 더구나, 워드라인 ( WLO ) 과 관련하여 배치된 기준 셀 ( 10a,10b ) 은 또한 값 ( V_tp,V_te)을 발생시키도록 판독된다. 이하 설명되겠지만, V_te및 V_tp의 측정 값의 평균은 타겟 셀을 판독하는 기준 전압( VRef )을 발생시키는데 사용된다.

도 7 은 셀 판독 공정과 연관된 전류 처리기 (50) 의 그러한 부분을 구현하는 회로를 몇가지 도시한 것이다. 유사한 회로는 도 8 및 도 9 에 도시된 전류 처리기 (50) 구성 요소를 구현하는데 사용될 수 있다. 프로그램된 셀 기준부 (44) 로 부터 전압( Vtp )을 수신하는 게이트를 갖는 P 채널 디바이스 (54)를 포함하는 평균 회로 (50A) 가 제공되어 있다. 프로그램된 셀 기준부 (44) ( 도6 ) 와 연관된 트랜지스터 (48) 및 트랜지스터 (54) 는 모두 트랜지스터 (54)를 통한 전류가 워드라인 ( WLO ) 에 접속된 프로그램된 기준 셀 (10a) 의 프로그램된 한계 전압( V_t기록)을 나타내도록 전류 미러로서 기능을 한다.

소거 셀 기준부 (46) 와 연관된 트랜지스터 (48) 는 전류 미러를 형성하도록 트랜지스터 (56) 와 연관지어 동작됨으로써 트랜지스터 (56) 의 전류는 워드라인 ( WLO ) 에 접속된 셀 (10b) 의 소거 한계 전압 ( Vt 소거 )을 나타낸다. 2 개의 전류는 N 채널 트랜지스터 (58)에서 합산된다. 트랜지스터 (58) 는 부가적인 전류 미러를 형성하도록 트랜지스터 (62) 와 연관지어 동작한다. 그러나, 트랜지스터 (62) 는 도면 번호 (62) 의 전류가 트랜지스터의 합산 전류의 절반이도록 트랜지스터 (58) 의 절반 폭/길이 비율을 갖도록 구현된다.

P 채널 트랜지스터 (63) 는 트랜지스터 (62) 의 전류 모두를 도통시키고 트랜지스터 (48) 와 동일한 기하학적 구조를 갖는다. 따라서, 라인 (65) 상의 전압 ( V_ref) 은 전압( V_tp,V_te) 의 합의 절반과 동일하게 된다. 제어기 (52) 는 상기 어레이 (42a)의 선택된 셀 (10) 로 부터 판독된 전압 ( V_r)을 계산된 기준 전압 ( V_ref) 과 비교하는 비교기 회로 (52a)를 포함한다. N채널 트랜지스터 ( 64,66 ) 는 차동쌍을 형성하며, 트랜지스터 (64) 의 게이트는 기준 전압 ( V_ref)을 수신하고 트랜지스터 (66) 의 게이트는 판독 전압 (V_r)을 수신하다. P 채널 트랜지스터(68,70)는 차동 트랜지스터 쌍 (64/66) 용 전류 미러 부하를 형성한다.

라인 (72) 상의 비교기 회로의 출력은 트랜지스터 (74,76) 로 구성된 반전기 회로에 연결되어 있다. 상기 반전기 회로는 판독되는 셀 (10) 의 상태를 나타내는 디지탈 레벨 판독 전압 신호(78)로 상기 비교기 출력을 변환시키는 기능을 한다.

기술된 방식으로 메모리 어레이 (42) 의 셀 (10) 의 소거 및 프로그램을 적응성있게 제어함으로써 상기 어레이의 실제 소거 및 프로그램 한계 전압을 정밀하게 제어하는 것이 가능하다. 상기 소거 및 프로그램 한계 전압의 차는 "약" 하고 "강" 한 셀을 보상하도록 제어된다. 이러한 특징은 신속한 셀 판독을 제공하는데,그 이유는 프로그램되고 프로그램되지 않은 셀에 대한 판독 전압 ( Vr )의 큰 크기 전압 스윙이 제거된다. 그 이외에도, 기준 전압 ( Vref ) 은 또한 적응성있게 제어됨으로써 전류 ( Vref )는 소거 및 프로그램 한계 전압사이의 중간에 매우 근접하게 존재한다. 이는, 비록 셀 소거 및 프로그램 한계 전압이 서로 비교적 근접하게 조정되더라도, 신뢰성 있는 셀 판독을 제공한다.

따라서, 신속하고 신뢰성 있는 메모리 동작은, 저전압 동작 상태에서도 본 발명에 의해 달성된다. 본 발명의 한 실시예가 어느 정도 상세하게 기술되었지만, 당업자는 본 발명을 이탈하지 않고서도 변경시킬 수 있다는 점을 이해하게될 것이다. 예를들면, 셀이 적응성있게 프로그램 및 소거되는 방식은 셀의 강도와는 다른 요인을 고려할 수 있다. 셀의 제조시, 이온주입은 상기 셀의 한계 전압 ( V_t)을 설정하는데 사용된다. 그러나, 한계전압 ( V_t) 은 +1.5에서 +2.5 볼트로 변화할 수 있는 것이 전형적이다. 이는 셀의 프로그램 및 소거 특성에 영향을 주지만, 셀의 최종 강도에 거의 영향을 주지 않는다. 적응 프로그램 및 소거는 그러한 공정 관련 변화를 보상하는데 도움을 줄 수 있다.

Claims (5)

1. 부동 게이트 플래쉬 메모리 셀의 메모리 어레이(10);

   프로그램된 플래쉬 메모리 셀(10a)의 한계전압을 나타내는 프로그램기준전압(Vtp)을 발생시키는 수단;

   소거된 플래쉬 메모리 셀(10b)의 한계전압을 나타내는 소거기준전압(Vte)을 발생시키는 수단;

   소거전압을 어레이의 셀 또는 어레이의 일부분에 인가하는 소거 제어 회로(50E); 로 구성된 메모리시스템에 있어서;

   상기 소거 제어 회로는 소거전압(Vee)를 변화시켜서 소거전압이, 상기 소거기준전압의 절대값이 증가함에 따라 증가하고, 또한 상기 프로그램기준전압과 상기 소거기준전압의 차이가 감소함에 따라 증가하는 것

   을 특징으로 하는 메모리 시스템.
2. 제 1 항에 있어서,

   상기 프로그램기준전압을 발생시키는 수단은

   메모리 어레이의 셀과 격리된 프로그램된 셀 기준 플래쉬 메모리 셀(10a)을 프로그램하고 프로그램된 셀 기준 플래쉬 메모리 셀을 읽기 위해서 구성되는 메모리 시스템.
3. 제 1항 또는 2항에 있어서,

   상기 소거된 기준 출력을 발생시키는 수단은 메모리 어레이의 셀과 격리된 소거된 셀 기준 플래쉬 메모리 셀(10b)을 소거하고 소거된 셀 기준 플래쉬 메모리 셀을 읽기 위해서 구성되는 메모리 시스템.
4. 제 1항 내지 3항중 어느 한 항에 있어서,

   프로그램기준전압의 크기가 감소함에 따라 증가하고, 프로그램기준접압(Vtp)과 소거기준전압(Vte)의 차이가 감소함에 따라 증가하는 프로그램 전압을 상기 셀(10)에 인가하여, 메모리 어레이의 셀을 프로그램하는 수단(50C, 50D)을 포함하는 메모리 시스템.
5. 제 1항 내지 4항중 어느 한 항에 있어서,

   셀의 출력전압을 나타내는 신호와, 프로그램기준전압(Vtp)과 소거기준전압(Vte)의 평균기준전압(Vref)을 비교하여, 어레이의 셀을 읽는 수단(52A)을 추가적으로 포함하는 메모리 시스템.