JPH11506267A

JPH11506267A - 双方向電流阻止蓄積モードトレンチ型パワーｍｏｓｆｅｔ

Info

Publication number: JPH11506267A
Application number: JP8536559A
Authority: JP
Inventors: ケイ．ウィリアムズ，リチャード; エス．マリカールジュナスワミイ，シェカール
Original assignee: シリコニックスインコーポレーテッド
Priority date: 1995-06-02
Filing date: 1996-05-30
Publication date: 1999-06-02
Anticipated expiration: 2016-05-30
Also published as: WO1996038862A1; EP0829099A4; US5661322A; EP1808900A3; EP0829099B1; JP3654595B2; DE69636998T2; AU5928196A; EP1804298A3; EP1808900A2; EP0829099A1; EP1804298A2; DE69636998D1

Abstract

(57)【要約】トレンチゲート蓄積モードMOSFETに一つ以上のダイオード（Ｊ１、Ｊ２、Ｊ３）を一体に集積化してゲート酸化物層の保護を行う。好適な実施例では第１のダイオード対（Ｊ２、Ｊ３）をMOSFETのソース（Ｓ）とゲート（６１）との間に直列接続で形成する。MOSFETのドレーン（６４）とゲート（６１）との間に直列ダイオード対（Ｊ１、Ｊ３）を形成するように第３のダイオードを加えることもできる。一対の蓄積モードMOSFETを一つのチップの中に形成してプッシュプルハーフブリッジ回路を提供することもでき、ハイ側MOSFETを片方のチップにロウ側MOSFETを他方のチップにそれぞれ形成して２チップで構成した多相電動機駆動装置を提供することもできる。この蓄積型MOSFETは、ソース電圧およびドレーン電圧の低い方を検出するゲートバイアス回路にゲートを接続することによって、ＡＣスイッチとして使うこともできる。

Description

【発明の詳細な説明】双方向電流阻止蓄積モードトレンチ型パワーMOSFET 関連出願への相互参照この出願は1995年６月２日提出の米国特許出願第08/459,054号および1994年12 月30日提出の米国特許出願第08/367,515号に関連しており、それら出願をここに参照して内容全部をこの明細書に組み入れる。発明の技術分野この発明は蓄槓モードパワーFETに関し、とくに双方向に電流阻止できる蓄積モードパワーFETに関する。発明の背景この明細書において「ACCUFET」と呼ぶこともある蓄積モードFETは本体領域を必要とせず、したがってＰＮ接合を必要としないトレンチ型MOSFETである。トレンチ状のゲートとゲートとの間の領域は「メサ」と呼ばれることもあるが、この領域は比較的狭くしてあり、ゲート構成材料（通常はポリシリコン）はメサ領域全体を空乏化する仕事関数をもつように通常ドープしてある。電流経路はメサを通じて垂直に基板に向かって延びる。トレンチは基板上に成長させたエピタキシアル層の中にその全部を形成することもある。通常のACCUFET１０の断面を、負荷Ｌと接地点との間にロウ側スイッチとしてA CCUFETを接続した状態で図１に示す。トレンチ型ゲート１１はＮ＋基板１４上に成長させたＮエピタキシアル層１３を含むシリコン材料１２にエッチング形成してある。トレンチ型ゲート１１でセル１０Ａを区画する。Ｎ＋領域１５はゲート１１相互間の倒立メサの表面に形成する。通常のACCUFETでは、ゲート１１をＰ型ドーパントで濃度１×１０¹⁸乃至５×１０¹⁹cm^-3にドープしたポリシリコンで形成し、Ｎエピタキシアル層１３は濃度１×１０¹⁴乃至１×１０¹⁵cm^-3にドープする。以下この明細書においては、ACCUFET１０への印加電圧の極性とは無関係に、とくに別段の表示をしない限り、Ｎ＋領域１５は「ソース」と呼びＮ＋基板１４は「ドレーン」と呼ぶ。 ACCUFETのセルは、図１５Ａに示したような縦方向ストライプ状でもよく、図１５Ｂに示したような六角形、四角形、それ以外の多角形またはそれ以外の形状でもよい。 ACCUFET１０はゲート電圧がソース電圧と等しく（すなわちＶ_gs＝０）なるとオフになる。Ｖ_gsを上げると、ゲートの周囲の空乏領域（破線で示した）がソースとドレーンとの間の電流経路に接触してこの電流経路を開く。Ｖ_gsをさらに上げると、空乏領域は引き続き接触を保ち、最終的にはトレンチ間に隣接した蓄積領域が形成されてチャンネル伝導をさらに高めこのデバイスのオン抵抗をさらに下げるまでその接触状態を維持する。この一連の事象を図２Ａ、２Ｂおよび２Ｃに示す。すなわち、図２Ａはオフ状態のACCUFET１０を示し、図２ＢはＶ_gsが通常のMOSFETの閾値電圧Ｖ_tと近似の電圧に達してACCUFET１０が部分的にオンになった状態を示し、図２ＣはACCUFET１０が完全にオンになった状態を蓄積領域に参照数字１９を付けて示す。図２Ｂおよび２Ｃではソースからドレーンへの電子の流れを矢印で示す。 ACCUFETに関するその他の情報はゴほか（Ngo et al）名義の米国特許第4,903, 189号、IEEE Electron Device Letters 誌第13巻第８号（1992年８月）第427−4 29頁所載のビー．ジェイ．バリガほか（B．J．Baliga et al）著の論文「蓄積モードFET：新しい超低オン抵抗MOSFET」、同誌第41巻第５号（1994年５月）第800 −808頁所載のディー．シャウほか（T．Syau et al）著の論文「超低オン抵抗率 UMOSFET構造：ACCUFET、EXTFET、INVFETおよび慣用UMOSFETの比較」に記載されており、これら文献を参照してその全部をこの明細書に組み入れる。 ACCUFETは非常に高いセル密度および非常に低いオン抵抗で製造できる。これら利点にも関わらず、ACCUFETはいくつかの理由でパワー半導体デバイスの分野において広く用いられるには至ってない。主な理由を二つ挙げると、オフ状態で高電圧耐性に欠けること、電圧阻止を両方向にはできず、したがってＡＣスイッチとしては使えないことが挙げられる。これらの問題を図３、４Ａ、４Ｂ、５Ａおよび５Ｂに図解してある。図３は電池Ｂと負荷Ｌとの間のハイ側電池切断スイッチとして接続したACCUFET１０を示す。ACCUFET１０の負荷側には充電器Ａも接続してある。ゲート１１はACCUFETをオフにするときは接地する。その状態ではＮ＋ソース領域１５の近傍のゲート酸化物層１１Ａは電池電圧全体に耐えられなければならない。図４Ａはセルあたりピーク電圧4.2Ｖ、合計ピーク電圧8.4Ｖの２セルリチウムイオン電池として電池Ｂを示している。ゲート１１の接地によりACCUFET１０はオフになっている。ACCUFET１０のソースは8.4Ｖに接続してあり、そのドレーンはこの場合負荷Ｌが放電ずみコンデンサとして表されているので０Ｖである。図４ＢはACCUFET１０のソースおよびゲートの詳細図であって、ゲート酸化物層１１Ａ内で間隔の詰まった等電位線を示す。ゲート酸化物１１Ａは電池電圧（Ｖ_ba _tt ）と接地ずみゲートとの間の電圧効果のほぼ全部を吸収しなければならない。図５Ａは電池Ｂが完全に放電ずみとなり充電器が電圧（Ｖ_charger）１２Ｖを供給するように動作している状態を示す。ゲート１１を接地させてACCUFET１０をまたオフにする。ここでゲートとドレーンとの間に主電圧降下が生じ、ACCUFE Tのこの領域における等電位線が図５Ｂに示してある。この実施例では図４Ａおよび４Ｂの場合よりも総電圧降下が大きいが、Ｎエピタキシアル層の一部がゲートのトレンチの最下部とＮ＋基板との間に位置し、したがって電圧降下の一部がこの空乏化したＮエピタキシアル領域に吸収される。そのために、ゲート酸化物にかかるストレスは図４Ａの場合よりも小さくなる。しかし、図４Ａの場合も図５の場合も、ゲート酸化物に過大な電圧がかかって損傷を受けたり破裂したりするリスクが大きい。負荷が誘導性の部品を含んでいてそのために切換時に電圧スパイクが生じる場合などごく普通の状況においてとくにそうである。それらの電圧スパイクに耐えられないために、ACCUFETのパワーMOSFET分野における利用はこれまで著しく限られていた。発明の概要この発明のACCUFETは、トレンチゲートで境界づけされ第１の導電型の半導体材料を含む複数のセルを含む。トレンチゲートは例えば低濃度にドープしたエピタキシアル層に形成する。トレンチゲートの各々は、通常ポリシリコンの導電性ゲート材料と、この導電性ゲート材料を各セル内で半導体材料から絶縁する通常二酸化シリコンの絶縁層とを含む。ゲート酸化物層にかかる電界を制限するために第２の導電型の一つ以上の領域を形成し、それによって一つ以上のダイオード形成用のＰＮ接合を形成する。それらＰＮ接合のドーピングのレベルおよび位置は、ゲート酸化物層にかかる電圧がゲート酸化物の破裂または損傷をひき起こす値に達するのを防止する降伏電圧をそれらダイオードがもつように設定する。一つの実施例では第２の導電型の領域は第１の導電型の二つの別々の領域を含む。それら第１の導電型の領域の一つはACCUFETのソースに接続し、もう一つの領域はACCUFETのゲートに接続する。その結果、ソースとゲートとの間に第１の背中合せダイオード対が形成され、ドレーンとゲートとの間に第２の背中合せダイオード対が形成される。したがって、これらダイオード対は、ソースとゲートとの間またはドレーンとゲートとの間の電圧が上記ダイオードの片方に順方向電圧降下および上記ダイオードの他方の降伏電圧の和の電圧を超えた場合は降伏する。上記第１および第２の導電型の領域はACCUFETの保護ダイオードの形成が必要な場合に形成する。この発明のもう一つの側面によると、ACCUFETのソースとドレーンとの間にゲート駆動回路を接続する。そのゲート駆動回路はソース電圧およびドレーン電圧のうちの低い方を検出してその低い方の電圧に関連したゲートバイアス電圧を生ずる。これによってACCUFETをＡＣスイッチとして使うことが可能になる。図面の簡単な説明図１はロウ側スイッチとして接続した慣用の蓄積モードMOSFETの断面図を示す。図２Ａ−２Ｃは蓄積モードMOSFETを通じた電流を制御する空乏領域の変化を図解する。図３はハイ側電池切断スイッチとして接続した慣用のMOSFETの断面図を示す。図４Ａはドレーンに対して正方向にバイアスしたソースを有する慣用の蓄積ハイモードMOSFETの断面図を示す。図４Ｂは図４Ａに示したMOSFETのゲート酸化物内の等電位線を示す。図５Ａはドレーンをソースに対して正にバイアスした慣用の蓄積型MOSFETの断面図を示す。図５Ｂは図５Ａに示したMOSFETのエピタキシアル層およびゲート酸化物の内部の等電位線を示す。図６Ａはこの発明の好ましい実施例による蓄積モードMOSFETの断面図を示す。図６Ｂは図６Ａに示したMOSFETの内部のダイオードの位置を図解する。図６Ｃおよび６Ｄは図６Ａに示したMOSFETの等価回路図を示す。図６ＥはＡＣスイッチとして用いた蓄積MOSFETの断面図を示す。図７Ａはエピタキシアル層でゲートトレンチの底部を基板から分離した蓄積モードMOSFETの断面図を示す。図７Ｂは図７Ａに示したMOSFETの等価回路図を示す。図８Ａはこの発明の原理を用いて単一チップ内に形成したプッシュプルハーフブリッジ回路の断面図を示す。図８Ｂは図８Ａに示したハーフブリッジ回路の等価回路図を示す。図９はこの発明によるプッシュプルハーフブリッジ回路の代替的実施例を示す。図１０Ａはこの発明により二つのチップに形成した多相電動機駆動回路の断面図を示す。図１０Ｂは図１０Ａに示した電動機駆動回路の等価回路図を示す。図１１は保護ダイオードをポリシリコンゲート内に形成した蓄積モードMOSFET の代替的実施例の断面図を示す。図１２はソース・ゲート間電圧が高くなった場合に付加的保護をもたらすようにゲート酸化物層の一部を厚くした実施例の断面図を示す。図１３はソース・ゲート間電圧が高くなった場合に付加的保護をもたらすようにソース領域の横方向寸法を小さくした実施例の断面図を示す。図１４Ａは双方向スイッチまたはＡＣスイッチとして用いた蓄積モードMOSFET のゲート電圧の制御のためのゲートバイアス発生器の概略図を示す。図１４Ｂは図１４Ａに示したゲートバイアス発生器の中のバイアス発生回路の概略図を示す。図１５Ａはセル露出型蓄積モードMOSFETの断面図を示す。図１５Ｂは方形セル蓄積モードMOSFETの断面図を示す。発明の説明この発明の好ましい実施例を種々の形で図６Ａ−６Ｅに示す。図６Ａはセル６０Ａ（ACCUFET６０およびセル６０Ａは図１に示したACCUFET１０およびセル１０Ａに対して反転されていることに注意されたい）を含むACCUFET６０の断面図を示す。ACCUFET６０はACCUFET１０と類似しているが、ゲート６１がＮ− エピタキシアル層６３に限定されずＮ＋基板６４まで延びている点が異なっている。A CCUFET１０はトレンチを図１に示したとおりエピタキシアル層内だけに形成して製造することもできる。ゲート６１の二つの部分の間で測ったセル６０Ａの幅は通常 0.5乃至2.0μmの範囲にあり、Ｎ− エピタキシアル層６３はゲート・ソース間電圧が零のときセル６８Ａが確実にオフになるようにするために濃度１×１０¹⁴乃至１×１０¹⁵cm^-3にドープしてある。ゲート６１は通常はポリシリコンで形成し、Ｎチャンネルデバイスの場合はＰ型ドーパントで、Ｐチャンネルデバイスの場合はＮ型ドーパントでそれぞれ高濃度にドープする。金属層６６はドレーンとなるＮ＋基板６４と接触する。Ｎ＋基板でなく下側に隠れたＮ＋層をドレーンとして用い、そのドレーンをACCUFETの上側から例えばＮ＋シンカー領域および上側コンタクトによってコンタクト接続できることが理解されよう。保護セル６０Ｂをセル６０Ａに隣接して形成する。保護セル６０ＢはＰ＋領域６７内部に形成したＰ＋領域６７とＮ＋領域６８および６９とを含む。Ｐ＋領域６７は、Ｎ＋領域６８および６９、Ｎ＋基板６４およびＰ＋領域６７の連結によって形成される二つのＮＰＮトランジスタにおける寄生の両極性伝導を最小にするのに十分なレベル（例えば１０¹⁷または１０¹⁸cm ³以上）の不純物濃度でドープしなければならない。Ｎ＋領域６８とＮ＋ソース６５とを金属層７１で接続し、Ｎ＋領域６９とゲート６１とを金属層７２で接続する。この実施例では、セル６０Ｂを寄生ＮＰＮ両極性伝導の最小化のためにセル６０Ａよりも実質的に幅広にする。しかし、これは全実施例に共通な要件ではない。図６ＢはセルＢの詳細図であって、ドレーン、ソースおよびゲート相互間に形成された三つのダイオードＪ１、Ｊ２およびＪ３を概略的に示す。すなわち、ダイオードＪ１はＮ＋基板６４とＰ＋領域６７との接合に形成され、ダイオードＪ２はＰ＋領域６７とＮ＋領域６８との接合に形成され、ダイオードＪ３はＰ＋領域６７とＮ＋領域６９との接合に形成される。図６Ａに示したとおり、ダイオードＪ２およびＪ３はACCUFET６０のソース・ゲート間の背中合せの対を形成し、ダイオードＪ１およびＪ３はACCUFET６０のドレーン・ゲート間の背中合せの対を形成する。図６Ｃおよび６ＤはACCUFET６０の概略図であって、ACCUFET のソース、ドレーンおよびゲート相互間に形成されたダイオードＪ１−Ｊ３の接続を示す。図６Ａを再び参照すると、Ｎ＋ソース領域６５の電圧がゲート６１の電圧よりも高くなるに伴ってダイオードＪ２は逆方向にバイアスされダイオードＪ３は順方向にバイアスされる。ソース・ゲート間電圧がダイオードＪ２の降伏電圧とダイオードＪ３の順方向電圧降下（約0.6Ｖ）との和に等しいレベルに達すると、ダイオードＪ２が降伏し、ソース電圧がゲート電圧にクランプされる。したがって、Ｎ＋ソース領域６５の近傍のゲート酸化物層６１Ａにかかる電圧はこの電圧差に制限される。Ｐ＋領域６７およびＮ＋領域６８のドーパント濃度を正しく設定することによって、ゲート酸化物層６１Ａへの損傷を防止できる。工業規格によると、ゲート酸化物層６１Ａにかかる電圧は４ＭＶ／cm・Ｘ_oxを超えてはならない。ここでＸ_oxはゲート酸化物層６１Ａの厚さのセンチメートル表示である。この値は酸化シリコン層が究極的に破裂または損傷を生ずる電圧の５０％を表す。例えば、厚さ４００Åの酸化物層は３２Ｖで破裂し、１６Ｖ以下の電圧にクランプしなければならない。ソース電圧がゲート電圧を基準にして低下すればダイオードＪ３は最後には降伏しゲート酸化物層を同様に保護する。Ｎ＋基板６４の電圧がゲート６１の電圧に対して上がると、ダイオードＪ１が逆方向にバイアスされダイオードＪ３が順方向にバイアスされる。ドレーン・ゲート間電圧がダイオードＪ１の降伏電圧とダイオードＪ３の順方向電圧降下との和に等しいレベルに達すると、ダイオードＪ１が降伏し、ドレーン電圧はゲート電圧にクランプされる。したがって、ゲートトレンチ底部のゲート酸化物層６１Ａにかかる電圧はこの電圧差に制限される。Ｐ＋領域６７およびＮ＋領域６９のドーパント濃度を正しく設定することによって、この領域のゲート酸化物層６１Ａへの損傷を防止できる。ドレーン電圧がゲート電圧に対して低下すると、ダイオードＪ３は最後には降伏してゲート酸化物層を同様に保護する。図６Ｂ−６Ｄから明らかなとおり、ダイオードＪ１およびＪ２はACCUFET６０のソース・ドレーン間の第３の背中合せのダイオード対を形成し、ACCUFETセル６０Ａのオフ時に両方向への電流を阻止するのにACCUFETを使えるようにする。ダイオードＪ１の面積を十分に大きくすると、オフ期間中に誘導性負荷からエネルギーを吸収するのにそれを使うこともできる。ゲートバイアス電圧がその駆動回路によってソース端子電位とドレーン端子電位との間の電位に制限されている場合は、Ｎ＋領域６９およびそのコンタクトは除去することができ、その場合はダイオードＪ３は図６Ｃおよび６Ｄの等価回路中の開放回路に置換される。図６ＥはＡＣ電圧源７３に接続したＡＣスイッチとして用いたACCUFET６０の三次元断面図である。図６Ｅにおいて、ACCUFETセル（セル６０Ａおよび隣接セル６０Ｃ）は閉じた方形であり、一方、保護セル６０Ｂは比較的長いセルであって、ACCUFET６０の表面ではストライプ状に見える。後述のとおり、電圧源７３からＡＣ信号に正しく関連づけたゲートバイアスを供給するのにゲートバイアス発生器７４を用いる。簡単に述べると、ゲートバイアス発生器７４はＡＣ信号の上下変動の進行中にソース電圧およびドレーン電圧のうちの低い方を把握する必要があり、ACCUFETをオンまたはオフ状態に留めるようにゲートバイアスを上記電圧に対して正しい値に調節する必要がある。ソース、ドレーンおよびゲート相互間の相対的電圧とは無関係に、ACCUFETのオフ時の電流発生を防止するための逆方向バイアスダイオードが必ずある。Ｐ＋領域６７は実際には浮いており、すなわちＮ＋領域６８および６９、Ｎ＋基板６７およびＰ＋領域６７の形成する寄生ＮＰＮトランジスタを通る漏洩電流が増幅されてＩ_CEO状態を生ずる。したがって、Ｐ＋領域はゲート酸化物層の保護のためのダイオード降伏電圧を生ずるためだけでなくデバイス内過大漏洩電流を防止するためにも高濃度にドープしなければならない。負荷に対するACCUFETスイッチの実際の応用が既知であれば、図６Ａ−６Ｅの三ダイオードマトリックスを用いることなく必要に応じて保護ダイオードを形成できる。例えば、ACCUFETの片方の側がゲートについて高電圧の影響を受ける場合は、ゲートトレンチの底部が高濃度ドープした基板に図７Ａのとおり届かないようにすることもできる。図７Ａに示したACCUFETセル１０ＡはゲートトレンチがＮ＋基板１４まで延びていない点で図１のセル１０Ａと似ている。Ｐ＋領域７０はセル１０Ａの隣りに形成し、Ｎ＋領域７１はＰ＋領域７０の中に形成する。金属層７２がＰ＋領域７０をＮ＋ソース領域１５に接続し、金属層７３がＮ＋領域７１をゲート１１に接続する。Ｐ＋領域７０とＮ＋領域７１との間の接合がダイオードＪ４およびＪ５を形成する。図７Ｂの等価回路図に示すとおり、ダイオードＪ４の陽極および陰極はACCUFETのソースおよびゲートにそれぞれ接続され、ダイオードＪ５の陽極および陰極はACCUFETのソースおよびドレーンにそれぞれ接続される。ダイオードＪ４は図６Ｂ−６ＤのダイオードＪ３と同様にソース近傍のゲート酸化物層を保護するように作用する。しかし、ダイオードＪ４と直列に背中合せに接続したダイオードＪ２と同様のダイオードはない。ダイオードＪ５はＰ＋領域７０、Ｎ− エピタキシアル層１３およびＮ＋基板１４の組合せによって形成する。トレンチ底部の酸化物層は、ダイオードＪ５のアバランシェ降伏の制御により、概括的にはＰ＋領域７０とＮ＋基板１４との間の正味の間隔の調節により保護される。ＰＩＮダイオードの降伏電圧をドーピング濃度および中間領域または「真性」領域（「ＰＩＮ」の「Ｉ」）の幅の関数として示すグラフがエス．エム．スェー（S．M．Sze）著「半導体装置の物理」第２版、John Wiley & Sons 社刊（1981）、第105頁第32図に記載されており、ここに参照してその記載をこの明細書に組み入れる。ゲート酸化物層にかかる最大電圧は次の式を用いて推定できる、すなわち、ここで、Ｖ_totalはゲート１１とＮ＋基板１４との間の電圧降下であり、Ｅ_oxはゲート酸化物層の中の電界強度であり、Ｘ_epiおよびＸ_oxはゲートトレンチ底部とＮ＋基板１４との間のＮエピタキシアル層１３の厚さおよびゲート酸化物層の厚さをそれぞれ表し、ε_oxおよびε_siはＳｉＯ₂およびシリコンの誘電率をそれぞれ表す。しかし、この条件は通常は制限的でない。すなわち、アバランシェ降伏はＮエピタキシアル層内（ゲートトレンチの角部近傍）ではゲート酸化物層がε_oxの臨界値に達する前に起こるからである。Ｎエピタキシアル層１３内のアバランシェ降伏は、ホットキャリアのゲート酸化物への注入をひき起こすことによってゲート酸化物に損傷を与える。したがって、ダイオードＪ５は、Ｎエピタキシアル層１３内のアバランシェ降伏をひき起こす電圧よりも十分低い電圧で降伏するように設計しなければならない。すなわち、ＢＶ_J5<<（Ｘ_epi）（Ｅ_si）でなければならない。ここでＥ_siはＮエピタキシアル層１３の中の電界強度であり、通常は２０乃至３０Ｖ／μmである。Ｘ_epi＝１μmについてはダイオードＪ５の降伏電圧１０Ｖで十分である。図８Ａは集積した形で製造したプッシュプルハーフブリッジ回路８０の断面図を示す。トレンチゲートＧ１はハイ側ACCUFETＭ１を区画し、トレンチゲートＧ２はロー側ACCUFETＭ２を区画する。Ｐ＋領域８３はACCUFETＭ１の隣りに形成され、Ｎエピタキシアル層１３との接合にダイオードＤ１を形成する。Ｐ＋領域８４はACCUFETＭ２の隣りに形成され、浅いＮ＋領域８５はＰ＋領域８４に形成され、領域８４および８５の接合がダイオードＤ２を形成する。Ｐ＋領域８４とＮエピタキシアル層１３との接合に形成された第３のダイオードＤ３はＰ＋領域８４とＮ＋基板１４との間の接続（図示してない）によって短絡される。回路８０の出力はＮ＋基板１４で（または上側Ｎ＋コンタクトから）、例えば電動機巻線でもあり得るコイルＬへの導線から取り出される。ACCUFETＭ１のＮ＋ソース領域１５ＡおよびＰ＋領域８３は共通に接地点に接続され、ACCUFE TＭ２のＮ＋ドレーン領域１５ＡおよびＮ＋領域８５は共通に電池電圧Ｖ_batt に接続される。Ｎ＋基板１４およびＮエピタキシアル層１３はACCUFETＭ１のドレーンおよびACCUFETＭ２のソースとして作用する。ACCUFETＭ２については、より高い正電位の端子をドレーンと表示して通常の名称付与から逸脱していることに注意されたい。回路８０の概略的回路図を図８Ｂに示す。ACCUFETＭ１とダイオードＤ１との組合せが、ソース／本体短絡およびチャンネルと並列なダイオードを備える通常のMOSFETと概略的に同じであることは明らかであろう。ACCUFETＭ２およびダイオード２の組合せについても同様である。ダイオードをACCUFETに一体化する方が外部の（個別の）ダイオードクランプを用いるのに比べて有利である。すなわち、集積化されたダイオードは寄生インダクタンスをほとんどまたは全然含んでなく、ドレーン電圧スパイクに即座に応答（降伏）できるからである。ゲートＧ１およびＧ２は、ACCUFETＭ１およびＭ２を逐次的にオンオフさせ、両者が同時になることは決してないように通常の仕方でバイアスする。プッシュプルハーフブリッジ回路においてゲートにバイアスをかけることについては上記米国特許出願第08/459,054号に記載してある。ダイオードＤ１およびＤ２は出力（Ｎ＋基板１４）を次に述べるとおりクランプする。出力電圧の上昇に対しては、ダイオードＤ１がＶ_outをダイオードＤ１の降伏電圧（ＢＶ_D1）にクランプし、ダイオードＤ２がＶ_outをダイオード電圧降下（約0.6Ｖ）だけＶ_battよりも高い値にクランプする。Ｖ_outはこれら二つの値のうちの低い方を超えることはできない。出力電圧の低下（負方向への過渡状態）に対しては、ダイオードＤ２がＶ_outを電池電圧マイナスダイオードＤ２の降伏電圧（Ｖ_batt−ＢＶ_D2）にクランプし、ダイオードＤ１がＶ_outをダイオード電圧降下だけ接地電位よりも低い値にクランプする。Ｖ_outはこれら二つの値のうちの高い方以下に低下することはできない。したがって、ハイ側のゲート駆動電圧をＶ_out基準とすると、コイルＬの切換に伴って出力に現れ得る誘導性電圧スパイクとは無関係に、ゲートＧ１およびＧ２の酸化物層にかかる電圧はダイオードＤ１およびＤ２によって制限される。しかし、この実施例ではＮエピタキシアル層１３がＮ＋基板１４とゲートＧ１およびＧ２との間の電圧差の一部を吸収し、ゲート酸化物層にこの電圧差がそのままかかるとは限らないことに留意されたい。図９は回路８０と幾分類似した代替的プッシュプルハーフブリッジ回路９０の断面図を示す。ただし、回路９０においてはＰ＋領域８３はACCUFETＭ１およびＭ２の間に配置してあり、Ｐ＋領域８４はその領域８４よりも高濃度にドープしたＰ＋領域コンタクト領域９２を含む。浅いＮ＋領域９３がエピタキシアル層１３の表面に形成してあり、Ｐ＋領域９２は金属層９４経由でＮ＋領域に接続されている。この接続はＰ＋領域８４とＮエピタキシアル層との間の接合にあるダイオードを短絡させ、このハーフブリッジ回路の出力Ｖ_outをチップ上側表面（Ｎ＋領域９３）または裏側（Ｎ＋基板１４）で取り出せるようにする。図９には、ACCUFETＭ１のソースおよびＰ＋領域８３を接地点に接続する金属層９５、並びにACCUFETＭ２のドレーンおよびＮ＋領域９１をＶ_battに接続する金属層９６も示してある。図９に斜線を施して示した部分は、ACCUFETＭ１およびＭ２を通ずる電流をピンチオフするゲートＧ１およびＧ２のまわりの空乏領域を示す。図１０Ａは互いに対面させて配置した二つのチップＨおよびＬに形成した三相電動機駆動回路１００を図解する。電動機駆動回路１００は相Ａ、ＢおよびＣに分けられ、それら相はラインＡ、ＢおよびＣ経由でコイルＬ_A、Ｌ_BおよびＬ_cにそれぞれ接続される。ハイ側のチップＨは相Ａ、ＢおよびＣにそれぞれ対応させたACCUFETＭ_AH、Ｍ_BHおよびＭ_CHを含む。チップＨの相Ａの部分をまず検討してみると、ACCUFETＭ_AHはゲートＧ_AHで制御される。ゲートＧ_AHの右側にはＰ＋領域Ｐ_HおよびＮ＋領域Ｎ_Hが配置され、これら領域Ｐ_HおよびＮ_HはチップＨ上の図１０Ａに示してない位置で短絡してある。チップＨのＰ＋領域Ｐ_HとＮ＋基板との間の接合はダイオードＤ_AHを形成する。金属層Ｎ_AHがダイオードＤ_AHの陽極をAC CUFETＭ_AHのソースに接続する。同様に、チップＨの相ＢはACCUFETＭ_BHおよびダイオードＤ_BHを含み、チップＨの相ＣはACCUFETＮ_CHおよびダイオードＤ_CHを含む。ダイオードＤ_BHの陽極は金属層Ｎ_CHでACCUFETＭ_CHのソースに接続される。チップＨのＮ＋基板は正電圧供給点Ｖ_ccに接続する。ロウ側チップＬも構造的にハイ側チップＨとほぼ同じものであるが、いくつかの重要な相違点がある。第１に、チップＬのＮ＋基板は接地点に接続されている。第２に、相Ａについてみると、Ｐ＋領域Ｐ_LおよびＮ＋領域Ｎ_LがゲートＧ_AL の右側に形成されており、ACCUFETＭ_ALがゲートＧ_ALの左側に形成されている。しかし、チップＬでは、Ｐ＋領域Ｐ_Lは図示してない点で接地（すなわちＮ＋基板に短絡）されてＰ＋領域Ｐ_LおよびＮ＋領域Ｎ_Lの接合にダイオードＤ_ALを形成する。このダイオードＤ_ALの陰極は金属層Ｎ_ALでACCUFETＭ_ALのドレーンに接続される。同様にチップＬの相ＢはACCUFETＭ_BLおよびダイオードＤ_BLを含み、チップＨの相ＣはACCUFETＮ_CLおよびダイオードＤ_CLを含む。ダイオードＤ_BL の陰極は金属層Ｎ_BLでACCUFETＭ_BLのドレーンに接続し、ダイオードＤ_CLの陰極は金属層Ｎ_CLでACCUFETＭ_CLのドレーンに接続する。同様に、チップＨの相ＢはACCUFETＭ_BHおよびダイオードＤ_BHを含み、チップＨの相ＣはACCUFETＮ_CHおよびダイオードＤ_CHを含む。ダイオードＤ_BHの陽極は金属層Ｎ_HHでACCUFETＭ_BHのソースに接続し、ダイオードＤ_CHの陽極は金属層Ｎ_C _H でACCUFETＭ_CHのソースに接続する。要約すると、ハイ側チップＨとロウ側チップＬとは構造がほぼ同じであり、チップＨではＰ＋領域（例えばＰ＋領域Ｐ_H）がｎ＋領域（例えばＮ＋領域Ｎ_H ）に短絡されておりチップＬではＰ＋領域（例えばＰ＋領域Ｐ_Lが）Ｎ＋基板に短絡されている点だけ異なっている。チップＨおよびＬの間の構造上の類似性が重要でない場合はＰ＋領域内のｎ＋領域はチップＨから省略できる。金属層Ｎ_AHおよびＮ_ALはラインＡ経由でコイルＬ_Aに共通に接続し、金属層Ｎ_B _H およびＮ_BLはラインＢ経由でコイルＬ_Bに共通に接続し、金属層Ｎ_CHおよびＮ_CL はラインＣ経由でコイルＬcに共通に接続する。図１０Ｂは三相電動機駆動回路１００の概略図である。各層において、ACCUFE T（例えば相ＡのACCUFETＭ_AHおよびＭ_AL）が図８Ａおよび８Ｂのハーフブリッジ回路８０につき上述したのと同じように出力をクランプする。六つのACCUFETのゲートの駆動を周知の方法、例えば、ここに参照してこの明細書にその全部を組み入れる1993年５月14日提出の米国特許第08/062,968号、現在の米国特許第5,455, 496号記載の方法によって行う。この発明の広義の原理には、ハーフブリッジ駆動、すなわち図８Ａおよび９に示すとおりハイ側とロウ側とを単一チップに形成した駆動も含まれ、また、図１０Ａに示すとおりそれぞれのハイ側は一つのチップにそれぞれのロウ側はもう一つにチップに形成した複数ハーフブリッジ駆動（例えば多相駆動回路）も含まれる。これら広い概念に包含される上記以外の回路構成は当業者には自明であろう。例えば、図１０Ａに示した三相駆動は図８Ａに示した形式の三つのハーフブリッジに置換できる。図１１に示したACCUFET１１０は保護ダイオードを基板またはエピタキシアル層でなくドープずみポリシリコンゲートに形成した実施例を示す。ACCUFET１１０はトレンチ型ポリシリコンゲート１１１の画するセル１１０Ａおよび１１０Ｂを含む。ゲート１１１はＮエピタキシアル層１３およびＮ＋基板１４にエッチング形成してある。ゲート１１１はトレンチに延びる主要Ｎ＋部分１１１Ａを含む。Ｎ＋部分は３×１０¹⁸乃至５×１０¹⁹cm^-3の範囲の濃度までＮ型ドーパントでドープする。ゲート１１１はＰ領域１１１ＢおよびＮ＋領１１１Ｃから成る第１の横方向延長部を含み、そのＮ＋領域１１１Ｃはセル１１０Ａおよび１１０ＢのＮ＋ソース領域に金属層１１２で接地されている。Ｐ領域１１１Ｂは３×１０¹⁸乃至５ ×１０¹⁹cm^-3の範囲の濃度までドープし、Ｎ＋領域１１１Ｃは３×１０¹⁸乃至５×１０¹⁹cm^-3の範囲の濃度までドープする。Ｎ＋領域１１１ＡとＰ領域１１１Ｂとの間の接合およびＰ領域１１１ＢとＮ＋領域１１１Ｃとの間の接合は図６Ｂに示したダイオードＪ３およびＪ４とそれぞれ同じようにソース・ゲート間に背中合わせで挿入されるダイオードを形成する。ゲート１１１はＰ領域１１１ＤとＮ＋領域１１１Ｅとから成る第２の横方向延長部を備え、そのＮ＋領域１１１Ｅは金属層１１３でＮ＋領域１１４に接続され、それによってACCUFET１１０のドレーン（Ｎ＋基板１４）に接続される。Ｐ領域１１１Ｄは１×１０¹⁸乃至５×１０¹⁹cm ³の範囲の濃度までドープし、Ｎ＋領域１１１Ｅは３×１０¹⁸乃至５×１０¹⁹cm^-3の範囲の濃度までドープする。Ｎ＋領域１１１ＡとＰ領域１１１Ｄとの間の接合およびＰ領域１１１ＤとＮ＋領域１１１Ｅとの間の接合は図６Ｂに示したダイオードＪ３およびＪ１とそれぞれ同じようにドレーン・ゲート間に背中合わせで挿入されたダイオードを形成する。ポリシリコン内に形成されたダイオードの降伏電圧はＮ領域およびＰ領域の間の界面における結晶粒界のためにドーピング濃度との間の相関が弱い。通常のＰＮ接合は生じない。したがって、降伏電圧を変える必要がある場合は、ポリシリコン中に一連のダイオードを直列に形成すればよい。ポリシリコン中に形成した通常のダイオードの降伏電圧は約７Ｖである。ゲート１１１中に形成されたダイオードはダイオードＪ１、Ｊ２およびＪ３と同じように動作してソース・ゲート間電圧およびドレーン・ゲート間電圧をクランプし、それによってゲート部１１１Ａの周囲のゲート酸化物層を保護する。すなわち、ソース・ゲート間電圧が所定レベルに達すると、Ｐ領域１１１ＢとＮ＋領域１１１Ｃとの接合におけるダイオードが降伏してソース電圧をゲート電圧にクランプする。このようにして、Ｎ＋ソース領域１５近傍のゲート酸化物層にかかる電圧をこの電圧差に制限する。上述のとおり、ゲート酸化物層にかかる電圧は４ＭＶ／cm・Ｘ_oxを超えてはならない。ここで、Ｘ_oxはセンチメートル表示のゲート酸化物層の厚さである。ソース電圧がゲート電圧に対して低下する場合はＮ＋領域１１１ＡとＰ領域１１１Ｂとの接合におけるダイオードは最後には降伏しゲート酸化物膜を同様に保護する。同様に、ドレーン・ゲート電圧が所定にレベルに達すると、Ｐ領域１１１ＤとＮ＋領域１１１Ｅとの間の接合におけるダイオードが降伏し、ドレーン電圧がゲート電圧にクランプされる。したがって、ゲートトレンチ底部のゲート酸化物層にかかる電圧はこの電圧差に制限される。ドレーン電圧がゲート電圧に対して低下すると、Ｎ＋領域１１１ＡとＰ領域１１１Ｄとの間の接合におけるダイオードが最後には降伏してゲート酸化物層を同様に保護する。ゲート、ソースおよびドレーン相互間に接続された背中合わせダイオードは、このデバイスを静電放電から保護する追加の利点を備える。図１２および１３は蓄積モードMOSFETのソース・ゲート間の高電圧差に対してゲート酸化物膜を保護する代替的手法を図解している。図１２に示したACCUFET １２０においてはゲート酸化物層１２１はゲート１２３の上部に厚膜部分１２２を備える。この厚膜部分１２２はＮ＋ソース領域１２４とゲート１２３との間のより大きい電圧差に耐えられる（すなわち、ゲート酸化物の厚さが大きくなると４ＭＶ／cm基準をより容易に充足する）。図１３に示したACCUFET１３０においては、Ｎ＋ソース領域１３１はその領域１３１のためのイオン打込みのマスクとなる酸化物層１３３のコンタクト穴１３２の横方向寸法を減らすことによって横方向限界が定められる。したがって、Ｎエピタキシアル層１３の部分１３４はＮ＋ソース領域１３１とゲート１３６との間の電界の一部を上述の場合、すなわちＮエピタキシアル層１３でドレーン（Ｎ＋基板）とゲート１３６との間の電圧差の一部を吸収した上述の場合と同じように吸収することができる。このようにして、ゲート酸化物層１３７のストレスはシリコン（すなわちソースまたはドレーン）電位がゲートに対して正に設定されればいつでも軽減される。オン状態におけるゲート電圧最大値はゲート酸化物の厚さだけで定まる。この発明のもう一つの側面によると、ゲートバイアス発生器がゲート電位を制御し、それによってACCUFETをＡＣスイッチとして使えるようにする。図６Ｅを再び参照すると、ゲートバイアス発生器７４はＡＣ信号の上下変動に伴いACCUFE T６０のソースおよびドレーン電圧の低い方を把握するとともに、ACCUFET６０をオフ状態またはオン状態に留めるようにその電圧に対してゲートバイアスを適当な値に調節しなければならない。図１４Ａはゲートバイアス発生器７４の概略図を示す。バイアス発生回路１４０はACCUFET６０のソース電圧およびドレーン電圧の低い方に等しい出力電圧Ｖ_o _ut を生ずる点で上述の米国特許出願第08/367,515号に記載の本体バイアス発生器と類似している。図１４Ｂは一対のMOSFET１４５および１４６を含むバイアス発生回路１４０の回路図を示す。MOSFET１４５はACCUFET６０とバイアス発生回路１４０の出力との間に接続され、MOSFET１４６はACCUFET６０のドレーンとバイアス発生回路１４０の出力との間に接続されている。MOSFET１４５および１４６は慣用のソース・本体短絡を含む。MOSFET１４５のゲートはACCUFET６０のドレーンに接続され、MOSFET１４６のゲートはACCUFET６０のソースに接続されている。 MOSFET１４５および１４６はバイアス発生回路１４０の出力をACCUFETのソース端子およびドレーン端子のうち電圧の低い方に短絡させる。MOSFET１４５および１４６のゲート端子はACCUFET６０のドレーン端子およびソース端子にそれぞれ交叉接続されているので、MOSFET１４５はドレーン電圧がACCUFET６０のソース電圧よりも高くなるとオンになり、MOSFET１４６はソース電圧がACCUFET６０のドレーン電圧よりも高くなるとオンになる。換言すると、MOSFET１４５はソース電圧がACCUFET６０のドレーン電圧よりも低いときバイアス発生回路１４０の出力をACCUFET６０のソースに短絡させるように作用し、MOSFET１４６はドレーン電圧がACCUFET６０のソース電圧よりも低いときバイアス発生回路１４０の出力をACCUFET６０のドレーンに短絡させるように作用する。MOSFET１４５および１４６の上記の連携動作によって、バイアス発生回路１４０の出力をACCUFET６０のドレーン端子およびソース端子のうちより深く負にバイアスされた方にクランプする動作を確実にする。上記動作はACCUFET６０のドレーン・ソース間電圧がM OSFET１４５および１４６の片方をオンにするのに必要な閾値電圧を超えることをもちろん想定している。図１４Ａに示した回路において、バイアス発生回路１４０の出力はゲートバッファ１４１のロウ側電力入力に接続されとともに、電圧源１４２経由で同じゲートバッファのハイ側電力入力に接続されている。バッファ１４１の出力はACCUFE T６０のゲートに接続されているので、ACCUFET６０のゲートはACCUFET６０のソース電圧およびドレーン電圧のうちの低い方に等しい電圧かその電圧よりも高い特定レベル（Ｖ_cc）かにバイアスされる。ゲートバッファ１４１への入力信号Ｖ_in はＶ_out＋Ｖ_ccのいずれかをACCUFET６０のゲート駆動電圧として選択するのに用いる。これは、ソース・ドレーン電圧の極性に関わりなくACCUFET６０を確実にオフ状態またはオン状態にする条件であり、これによってACCUFET６０を双方向スイッチまたはＡＣスイッチとして使うことが可能になる。上述の実施例は例示だけのためのものであって、この発明の広い範囲の限定を意図するものではない。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９７年１月２日【補正内容】（頁第４−５）がゲート酸化物の破裂または損傷をひき起こす値に達するのを防止する降伏電圧をそれらダイオードがもつように設定する。一つの実施例では第２の導電型の領域は第１の導電型の二つの別々の領域に隣接する。それら第１の導電型の領域の一つはACCUFETのソースに接続し、もう一つの領域はACCUFETのゲートに接続する。その結果、ソースとゲートとの間に第１の背中合せダイオード対が形成され、ドレーンとゲートとの間に第２の背中合せダイオード対が形成される。したがって、これらダイオード対は、ソースとゲートとの間またはドレーンとゲートとの間の電圧が上記ダイオードの片方に順方向電圧降下および上記ダイオードの他方の降伏電圧の和の電圧を超えた場合は降伏する。上記第１および第２の導電型の領域はACCUFETの保護ダイオードの形成が必要な場合に形成する。この発明のもう一つの側面によると、ACCUFETのソースとドレーンとの間にゲート駆動回路を接続する。そのゲート駆動回路はソース電圧およびドレーン電圧のうちの低い方を検出してその低い方の電圧に関連したゲートバイアス電圧を生ずる。これによってACCUFETをＡＣスイッチとして使うことが可能になる。図面の簡単な説明図１はロウ側スイッチとして接続した慣用の蓄積モードMOSFETの断面図を示す。図２Ａ−２Ｃは蓄積モードMOSFETを通じた電流を制御する空乏領域の変化を図解する。図３はハイ側電池切断スイッチとして接続した慣用の蓄積モードMOSFETの断面図を示す。図４Ａはドレーンに対して正方向にバイアスしたソースを有する慣用の蓄積モードMOSFETの断面図を示す。図４Ｂは図４Ａに示したMOSFETのゲート酸化物内の等電位線を示す。図５Ａはドレーンをソースに対して正にバイアスした慣用の蓄積型MOSFETの断面図を示す。図５Ｂは図５Ａに示したMOSFETのエピタキシアル層およびゲート酸化物の内部の等電位線を示す。図６Ａはこの発明の好ましい実施例による蓄積モードMOSFETの断面図を示す。図６Ｂは図６Ａに示したMOSFETの内部のダイオードの位置を図解する。図６Ｃおよび６Ｄは図６Ａに示したMOSFETの等価回路図を示す。図６ＥはＡＣスイッチとして用いた蓄積モードMOSFETの断面図を示す。図７Ａはエピタキシアル層でゲートトレンチの底部を基板から分離した蓄積モードMOSFETの断面図を示す。図７Ｂは図７Ａに示したMOSFETの等価回路図を示す。図８Ａはこの発明の原理を用いて単一チップ内に形成したプッシュプルハーフブリッジ回路の断面図を示す。図８Ｂは図８Ａに示したハーフブリッジ回路の等価回路図を示す。図９はこの発明によるプッシュプルハーフブリッジ回路の代替的実施例を示す。図１０Ａはこの発明により二つのチップに形成した多相電動機駆動回路の断面図を示す。図１０Ｂは図１０Ａに示した電動機駆動回路の等価回路図を示す。図１１は保護ダイオードをポリシリコンゲート内に形成した蓄積モードMOSFET の代替的実施例の断面図を示す。図１２はソース・ゲート間電圧が高くなった場合に付加的保護をもたらすようにゲート酸化物層の一部を厚くした実施例の断面図を示す。図１３はソース・ゲート間電圧が高くなった場合に付加的保護をもたらすようにソース領域の横方向寸法を小さくした実施例の断面図を示す。図１４Ａは双方向スイッチまたはＡＣスイッチとして用いた蓄積モードMOSFET のゲート電圧の制御のためのゲートバイアス発生器の概略図を示す。図１４Ｂは図１４Ａに示したゲートバイアス発生器の中のバイアス発生回路の概略図を示す。図１５Ａはストライプ状セル型蓄積モードMOSFETの断面図を示す。図１５Ｂは方形セル蓄積モードMOSFETの断面図を示す。発明の説明この発明の好ましい実施例を種々の形で図６Ａ−６Ｅに示す。図６Ａはセル６０Ａ（ACCUFET６０およびセル６０Ａは図１に示したACCUFET１０およびセル１０Ａに対して反転されていることに注意されたい）を含むACCUFET６０の断面図を示す。ACCUFET６０はACCUFET１０と類似しているが、ゲート６１がＮ−エピタキシアル層６３に限定されずＮ＋基板６４まで延びている点が異なっている。ACC UF ET１０はトレンチを図１に示したとおりエピタキシアル層内だけに形成して製造（頁第１２−１６） CUFETＭ_AHのソースに接続する。同様に、チップＨの相ＢはACCUFETＭ_BHおよびダイオードＤ_BHを含み、チップＨの相ＣはACCUFETＮ_CHおよびダイオードＤ_CHを含む。ダイオードＤ_BHの陽極は金属層Ｎ_CHでACCUFETＭ_CHのソースに接続される。チップＨのＮ＋基板は正電圧供給点Ｖ_ccに接続する。ロウ側チップＬも構造的にハイ側チップＨとほぼ同じものであるが、いくつかの重要な相違点がある。第１に、チップＬのＮ＋基板は接地点に接続されている。第２に、相Ａについてみると、Ｐ＋領域Ｐ_LおよびＮ＋領域Ｎ_LがゲートＧ_AL の右側に形成されており、ACCUFETＭ_ALがゲートＧ_ALの左側に形成されている。しかし、チップＬでは、Ｐ＋領域Ｐ_Lは図示してない点で接地（すなわちＮ＋基板に短絡）されてＰ＋領域Ｐ_LおよびＮ＋領域Ｎ_Lの接合にダイオードＤ_AL を形成する。このダイオードＤ_ALの陰極は金属層Ｎ_ALでACCUFETＭ_ALのドレーンに接続される。同様にチップＬの相ＢはACCUFETＭ_BLおよびダイオードＤ_BLを含み、チップＨの相ＣはACCUFETＮ_CLおよびダイオードＤ_CLを含む。ダイオードＤ_B _L の陰極は金属層Ｎ_BLでACCUFETＭ_BLのドレーンに接続し、ダイオードＤ_CLの陰極は金属層Ｎ_CLでACCUFETＭ_CLのドレーンに接続する。要約すると、ハイ側チップＨとロウ側チップＬとは構造がほぼ同じであり、チップＨではＰ＋領域（例えばＰ＋領域Ｐ_H）がｎ＋領域（例えばＮ＋領域Ｎ_H ）に短絡されておりチップＬではＰ＋領域（例えばＰ＋領域Ｐ_Lが）Ｎ＋基板に短絡されている点だけ異なっている。チップＨおよびＬの間の構造上の類似性が重要でない場合はＰ＋領域の下のｎ＋領域はチップＨから省略できる。金属層Ｎ_AHおよびＮ_ALはラインＡ経由でコイルＬ_Aに共通に接続し、金属層Ｎ_B _H およびＮ_BLはラインＢ経由でコイルＬ_Bに共通に接続し、金属層Ｎ_CHおよびＮ_CL はラインＣ経由でコイルＬ_cに共通に接続する。図１０Ｂは三相電動機駆動回路１００の概略図である。各層において、ACCUFE T（例えば相ＡのACCUFETＭ_AHおよびＭ_AL）が図８Ａおよび８Ｂのハーフブリッジ回路８０につき上述したのと同じように出力をクランプする。六つのACCUFETのゲートの駆動を周知の方法、例えば、ここに参照してこの明細書にその全部を組み入れる1993年５月14日提出の米国特許第08/062,968号、現在の米国特許第5,45 5,496号記載の方法によって行う。この発明の広義の原理には、ハーフブリッジ駆動、すなわち図８Ａおよび９に示すとおりハイ側とロウ側とを単一チップに形成した駆動も含まれ、また、図１０Ａに示すとおりそれぞれのハイ側は一つのチップにそれぞれのロウ側はもう一つにチップに形成した複数ハーフブリッジ駆動（例えば多相駆動回路）も含まれる。これら広い概念に包含される上記以外の回路構成は当業者には自明であろう。例えば、図１０Ａに示した三相駆動は図８Ａに示した形式の三つのハーフブリッジに置換できる。図１１に示したACCUFET１１０は保護ダイオードを基板またはエピタキシアル層でなくドープずみポリシリコンゲートに形成した実施例を示す。ACCUFET１１０はトレンチ型ポリシリコンゲート１１１の画するセル１１０Ａおよび１１０Ｂを含む。ゲート１１１はＮエピタキシアル層１３およびＮ＋基板１４にエッチング形成してある。ゲート１１１はトレンチに延びる主要Ｎ＋部分１１１Ａを含む。Ｎ＋部分は３×１０¹⁸乃至５×１０¹⁹cm^-3の範囲の濃度までＮ型ドーパントでドープする。ゲート１１１はＰ領域１１１ＢおよびＮ＋領域１１１Ｃから成る第１の横方向延長部を含み、そのＮ＋領域１１１Ｃはセル１１０Ａおよび１１０ＢのＮ＋ソース領域に金属層１１２で接地されている。Ｐ領域１１１Ｂは３×１０¹⁸乃至５×１０¹⁹cm^-3の範囲の濃度までドープし、Ｎ＋領域１１１Ｃは３×１０¹⁸乃至５×１０¹⁹cm^-3の範囲の濃度までドープする。Ｎ＋領域１１１ＡとＰ領域１１１Ｂとの間の接合およびＰ領域１１１ＢとＮ＋領域１１１Ｃとの間の接合は図６Ｂに示したダイオードＪ３およびＪ４とそれぞれ同じようにソース・ゲート間に背中合わせで挿入されるダイオードを形成する。ゲート１１１はＰ領域１１１ＤとＮ＋領域１１１Ｅとから成る第２の横方向延長部を備え、そのＮ＋領域１１１Ｅは金属層１１３でＮ＋領域１１４に接続され、それによってACCUFET１１０のドレーン（Ｎ＋基板１４）に接続される。Ｐ領域１１１Ｄは１×１０¹⁸乃至５×１０¹⁹cm^-3の範囲の濃度までドープし、Ｎ＋領域１１１Ｅは３×１０¹⁸乃至５×１０¹⁹cm^-3の範囲の濃度までドープする。Ｎ＋領域１１１ＡとＰ領域１１１Ｄとの間の接合およびＰ領域１１１ＤとＮ＋領域１１１Ｅとの間の接合は図６Ｂに示したダイオードＪ３およびＪ１とそれぞれ同じようにドレーン・ゲート間に背中合わせで挿入されたダイオードを形成する。ポリシリコン内に形成されたダイオードの降伏電圧はＮ領域およびＰ領域の間の界面における結晶粒界のためにドーピング濃度との間の相関が弱い。通常のＰＮ接合は生じない。したがって、降伏電圧を変える必要がある場合は、ポリシリコン中に一連のダイオードを直列に形成すればよい。ポリシリコン中に形成した通常のダイオードの降伏電圧は約７Ｖである。ゲート１１１中に形成されたダイオードはダイオードＪ１、Ｊ２およびＪ３と同じように動作してソース・ゲート間電圧およびドレーン・ゲート間電圧をクランプし、それによってゲート部１１１Ａの周囲のゲート酸化物層を保護する。すなわち、ソース・ゲート間電圧が所定レベルに達すると、Ｐ領域１１１ＢとＮ＋領域１１１Ｃとの接合におけるダイオードが降伏してソース電圧をゲート電圧にクランプする。このようにして、Ｎ＋ソース領域１５近傍のゲート酸化物層にかかる電圧をこの電圧差に制限する。上述のとおり、ゲート酸化物層にかかる電圧は４ＭＶ／cm・Ｘ_oxを超えてはならない。ここで、Ｘ_oxはセンチメートル表示のゲート酸化物層の厚さである。ソース電圧がゲート電圧に対して低下する場合はＮ＋領域１１１ＡとＰ領域１１１Ｂとの接合におけるダイオードは最後には降伏しゲート酸化物膜を同様に保護する。同様に、ドレーン・ゲート電圧が所定にレベルに達すると、Ｐ領域１１１ＤとＮ＋領域１１１Ｅとの間の接合におけるダイオードが降伏し、ドレーン電圧がゲート電圧にクランプされる。したがって、ゲートトレンチ底部のゲート酸化物層にかかる電圧はこの電圧差に制限される。ドレーン電圧がゲート電圧に対して低下すると、Ｎ＋領域１１１ＡとＰ領域１１１Ｄとの間の接合におけるダイオードが最後には降伏してゲート酸化物層を同様に保護する。ゲート、ソースおよびドレーン相互間に接続された背中合わせダイオードは、このデバイスを静電放電から保護する追加の利点を備える。図１２および１３は蓄積モードMOSFETのソース・ゲート間の高電圧差に対してゲート酸化物膜を保護する代替的手法を図解している。図１２に示したACCUFET １２０においてはゲート酸化物層１２１はゲート１２３の上部に厚膜部分１２２を備える。この厚膜部分１２２はＮ＋ソース領域１２４とゲート１２３との間のより大きい電圧差に耐えられる（すなわち、ゲート酸化物の厚さが大きくなると４ＭＶ／cm基準をより容易に充足する）。図１３に示したACCUFET１３０においては、Ｎ＋ソース領域１３１はその領域１３１のためのイオン打込みのマスクとなる酸化物層１３３のコンタクト穴１３２の横方向寸法を減らすことによって横方向限界が定められる。したがって、Ｎエピタキシアル層１３の部分１３４はＮ＋ソース領域１３１とゲート１３６との間の電界の一部を上述の場合、すなわちＮエピタキシアル層１３でドレーン（Ｎ＋基板）とゲート１３６との間の電圧差の一部を吸収した上述の場合と同じように吸収することができる。このようにして、ゲート酸化物層１３７のストレスはシリコン（すなわちソースまたはドレーン）電位がゲートに対して正に設定されればいつでも軽減される。オン状態におけるゲート電圧最大値はゲート酸化物の厚さだけで定まる。この発明のもう一つの側面によると、ゲートバイアス発生器がゲート電位を制御し、それによってACCUFETをＡＣスイッチとして使えるようにする。図６Ｅを再び参照すると、ゲートバイアス発生器７４はＡＣ信号の上下変動に伴いACCUFE T６０のソースおよびドレーン電圧の低い方を把握するとともに、ACCUFET６０をオフ状態またはオン状態に留めるようにその電圧に対してゲートバイアスを適当な値に調節しなければならない。図１４Ａはゲートバイアス発生器７４の概略図を示す。バイアス発生回路１４０はACCUFET６０のソース電圧およびドレーン電圧の低い方に等しい出力電圧Ｖ_o _ut を生ずる点で上述の米国特許出願第08/367,515号に記載の本体バイアス発生器と類似している。図１４Ｂは一対のMOSFET１４５および１４６を含むバイアス発生回路１４０の回路図を示す。MOSFET１４５はACCUFET６０とバイアス発生回路１４０の出力との間に接続され、MOSFET１４６はACCUFET６０のドレーンとバイアス発生回路１４０の出力との間に接続されている。MOSFET１４５および１４６は慣用のソース・本体短絡を含む。MOSFET１４５のゲートはACCUFET６０のドレーンに接続され、MOSFET１４６のゲートはACCUFET６０のソースに接続されている。 MOSFET１４５および１４６はバイアス発生回路１４０の出力をACCUFETのソース端子およびドレーン端子のうち電圧の低い方に短絡させる。MOSFET１４５および１４６のゲート端子はACCUFET６０のドレーン端子およびソース端子にそれぞれ交叉接続されているので、MOSFET１４５はドレーン電圧がACCUFET６０のソース電圧よりも高くなるとオンになり、MOSFET１４６はソース電圧がACCUFET６０のドレーン電圧よりも高くなるとオンになる。換言すると、MOSFET１４５はソース電圧がACCUFET６０のドレーン電圧よりも低いときバイアス発生回路１４０の出力をACCUFET６０のソースに短絡させるように作用し、MOSFET１４６はドレーン電圧がAC CUFET６０のソース電圧よりも低いときバイアス発生回路１４０の出力をACCUFET ６０のドレーンに短絡させるように作用する。MOSFET１４５および１４６の上記の連携動作によって、バイアス発生回路１４０の出力をACCUFET６０のドレーン端子およびソース端子のうちより深く負にバイアスされた方にクランプする動作を確実にする。上記動作はACCUFET６０のドレーン・ソース間電圧がMOSFET１４５および１４６の片方をオンにするのに必要な閾値電圧を超えることをもちろん想定している。図１４Ａに示した回路において、バイアス発生回路１４０の出力はゲートバッファ１４１のロウ側電力入力に接続されとともに、電圧源１４２経由で同じゲートバッファのハイ側電力入力に接続されている。バッファ１４１の出力はACCUFE T６０のゲートに接続されているので、ACCUFET６０のゲートはACCUFET６０のソース電圧およびドレーン電圧のうちの低い方に等しい電圧かその電圧よりも高い特定レベル（Ｖ_cc）かにバイアスされる。ゲートバッファ１４１への入力信号Ｖ_in はＶ_out＋Ｖ_ccのいずれかをACCUFET６０のゲート駆動電圧として選択するのに用いる。これは、ソース・ドレーン電圧の極性に関わりなくACCUFET６０を確実にオフ状態またはオン状態にする条件であり、これによってACCUFET６０を双方向スイッチまたはＡＣスイッチとして使うことが可能になる。上述の実施例は例示だけのためのものであって、この発明の広い範囲の限定を意図するものではない。（頁第１７−２２）請求の範囲１．蓄積モードMOSFETであって、半導体チップと前記半導体チップの表面のトレンチ、すなわち前記MOSFETのセルを区画するトレンチに形成され前記半導体チップから絶縁層により分離されたゲートとを含み、前記半導体チップの第１の領域が前記セルの中に配置されていて第１の導電型の半導体材料を含み、前記第１の領域の実質的部分が空乏化して前記ゲートの所定電圧保持時に前記第１の領域経由の電流の流れを防ぐように前記セルが設計されており、前記トレンチの下に位置する前記第１の導電型の第２の領域と、前記第２の領域に隣接し第２の導電型を有し前記第２の領域との間の接合に第１のダイオードを形成する第３の領域と、前記第３の領域に隣接し第１の導電型を有し前記第３の領域との間の接合に第２のダイオードを形成するとともに前記ゲートに接続された第４の領域とを含む蓄槓モードMOSFET。２．前記第３の領域に隣接し前記第１の導電型を有し前記第３の領域との間に第３のダイオードを形成するとともに前記第１の領域に接続された第５の領域をさらに含む請求項１記載のMOSFET。３．前記第１および第２のダイオードを背中合わせに接続した請求項４記載のMO SFET。４．蓄積モード電界効果トランジスタ（MOSFET）であって、半導体材料と、前記半導体材料の表面のトレンチ、すなわち実質的に第１の半導体材料のみを含むトランジスタセルを区画するトレンチに配置されゲート絶縁により前記半導体材料から分離されたゲートと、前記セルの表面に配置した前記第１の導電型の第１の高濃度ドープ領域と、前記高濃度ドープ領域に隣接した前記第１の導電型の低濃度ドープ領域と、第１のダイオードを形成する前記半導体材料中の第１のＰＮ接合と、前記高濃度ドープ領域と前記ゲートとの間に直列に接続された第１および第２のダイオードを形成する前記半導体材料中の第２のＰＮ接合とを含む蓄積モード電界効果トランジスタ（MOSFET）。５．前記第１のダイオードが前記ゲートと前記第１の導電型の第２の高濃度ドープ領域との間に接続されており、前記第２の高濃度ドープ領域が前記トレンチの下の前記半導体材料中に配置されている請求項４記載のMOSFET。６．前記第２の高濃度ドープ領域と前記ゲートとの間に前記第１のダイオードと直列に接続された第３のダイオードを構成する前記半導体材料中の第３のＰＮ接合をさらに含む請求項５記載のMOSFET。７．半導体チップ中に形成したハーフブリッジ回路であって、第１のトレンチゲートと、前記チップの表面に配置された第１の導電型の第１の高濃度ドープ領域と、前記第１の領域の下に配置された前記第１の導電型の第２の低濃度ドープ領域と、前記第２の低濃度ドープ領域の下に配置された前記第１の導電型の第３の高濃度ドープ領域とを含む第１の蓄積モードMOSFETと、第２のトレンチゲートと、前記チップの表面に配置された第１の導電型の第４の高濃度ドープ領域と、前記第４の領域の下に配置された前記第１の導電型の第５の低濃度ドープ領域と、前記第１の導電型の前記第３の高濃度ドープ領域とを含む第２の蓄積モードMOSFETと、前記第１の高濃度ドープ領域に接続した第１の電圧源および前記第４の高濃度ドープ領域に接続した第２の電圧源と、前記第３の高濃度ドープ領域に接続した出力端子とを含むハーフブリッジ回路。８．前記第１の蓄積モードMOSFETと並列に接続した第１のダイオードを形成する接合を備える第２の導電型の第６の領域と、前記第２の蓄積モードMOSFETと並列に接続した第２のダイオードを形成する接合を備える第２の導電型の第７の領域と、をさらに含む請求項７記載のハーフブリッジ回路。９．前記第１のダイオードが前記第２の領域と前記第６の領域との接合に形成されている請求項８記載のハーフブリッジ回路。１０．前記第２のダイオードが前記第７の領域と前記第１の導電型の第８の領域との接合に形成されている請求項８記載のハーフブリッジ回路。１１．前記第２および第５の領域が連続している請求項７記載のハーフブリッジ回路。１２．前記第１、第２、第４および第５の領域がエピタキシアル層の部分である請求項７記載のハーフブリッジ回路。１３．前記第３の領域が基板に含まれている請求項１２記載のハーフブリッジ回路。１４．前記第７の領域が前記第３の領域に接続されている請求項８記載のハーフブリッジ回路。１５．前記チップの表面に配置され、前記第３の領域に隣接し、前記第７の領域に接続された前記第１の導電型の第９の領域をさらに含む請求項１０記載のハーフブリッジ回路。１６．複数のハイ側蓄積モードMOSFETを含む第１のチップと、複数のロウ側蓄積モードMOSFETを含む第２のチップとを含み、前記第１のチップの基板が第１の電圧源に接続され、前記第２のチップの基板が第２の電圧源に接続され、前記第１のチップの第１のMOSFETが前記第２のチップの第１のMOSFETおよび第１の出力端子に接続され、前記第１のチップの第２の MOSFETが前記第２のチップの第２のMOSFETおよび第２の出力端子に接続されている多相電動機駆動装置。１７．前記第１のチップの前記第１のMOSFETと並列に接続され前記第１のチップに形成された第１のダイオードをさらに含む請求項１６記載の多相電動機駆動装置。１８．前記第１のダイオードが第１の領域と前記基板との間に形成され、前記基板が第１の導電型のドーパントでドープされ前記第１の領域が第２の導電型のドーパントでドープされている請求項１７記載の多相電動機駆動装置。１９．前記第１の領域が前記第１の出力端子に接続されている請求項１８記載の多相電動機駆動装置。２０．前記第１の領域が前記第１のチップの表面に配置された第２の導電型の第２の領域経由で前記第１の出力端子に接続され、前記第１および第２の領域が短絡されている請求項１９記載の多相電動機駆動装置。２１．前記第２のチップの前記第１のMOSFETと並列に接続され前記第２のチップに形成された第１のダイオードをさらに含む請求項１６記載の多相電動機駆動装置。２２．前記第１のダイオードが第１の導電型の第１の領域と第２の導電型の第２の領域との接合に形成されている請求項２１記載の多相電動機駆動装置。２３．前記第１の領域が前記第２のチップの表面に配置されており、前記第２の領域が前記第２のチップの前記基板に短絡されている請求項２２記載の多相電動機駆動装置。２４．第１の導電型の半導体チップと、前記チップの中に形成されMOSFETセルを区画するトレンチ状のゲートであって、前記第１の導電型のドーパントでドープした第１の領域、前記第１の領域に隣接し第２の導電型のドーパントでドープした第２の領域、および前記第２の領域に隣接し前記第１の導電型のドーパントでドープした第３の領域を含むゲートとを含み、前記第３の領域が前記MOSFETセルの表面に接続されている蓄積モードMOSFET。２５．前記ゲートが、前記第１の領域に隣接し前記第２の導電型のドーパントでドープした第４の領域と、前記第４の領域に隣接し前記第１の導電型のドーパントでドープした第５の領域であって前記半導体チップの裏側に接続されている第５の領域とをさらに含む請求項２４記載の蓄積モードMOSFET。２６．第１の導電型の半導体チップと、前記チップの中に形成されMOSFETセルを区画するトレンチ状のゲートであって、前記第１の導電型のドーパントでドープした第１の領域、前記第１の領域に隣接し第２の導電型のドーパントでドープした第２の領域、および前記第２の領域に隣接し前記第１の導電型のドーパントでドープした第３の領域を含むゲートとを含み、前記第３の領域が前記半導体チップの裏側に接続されている蓄積モードMOSFET。２７．前記第１の領域が前記表面に隣接して高濃度にドープしたソース領域と前記ソース領域に隣接して低濃度にドープしたドリフト領域とを含む請求項１または２記載の蓄積モードMOSFET。２８．前記第２の領域が前記チップの反対側表面上にコンタクトを有するドレーン領域を含む請求項１または２記載の蓄積モードMOSFET。２９．前記第３および第４の領域が前記トレンチの前記第１の領域と反対側に配置されている請求項１記載の蓄積モードMOSFET。３０．前記第３、第４および第５の領域が前記トレンチの前記第１の領域と反対側に配置されている請求項２記載の蓄積モードMOSFET。３１．半導体材料と、前記半導体材料の表面に形成したトレンチ、すなわち実質的に第１の導電型の材料のみを含むトランジスタセルを区画するトレンチの中に少なくとも部分的に配置されゲート絶縁層によって前記半導体材料から分離されているゲートと、前記セルの表面に配置された前記第１の導電型の第１の高濃度ドープ領域と、前記高濃度ドープ領域に隣接した前記第１の導電型の低濃度ドープ領域と、前記半導体材料の中の前記トレンチの下に配置した前記第１の導電型の第２の高濃度ドープ領域とを含み、前記ゲートがポリシリコンで形成され、前記ポリシリコンが前記ゲートの中に第１および第２のゲートを形成するようにドープされており、前記第１および第２のダイオードが前記トレンチの中の前記ゲートの一部分と前記第１の高濃度ドープ領域との間に直列に接続されている蓄積モード電界効果トランジスタ（MOSF ET）。３２．前記第１および第２のダイオードが背中合わせに接続されている請求項３１記載のMOSFET。３３．前記ポリシリコンが前記ゲートの中に第３および第４のダイオードを形成するようにドープされており、前記第３および第４のダイオードが前記トレンチの中の前記ゲートの前記部分と前記第１の導電型の第３の高濃度ドープ領域との間に直接に接続されており、前記第３項濃度ドープ領域が前記第２の高濃度ドープ領域に接続されている請求項３１記載のMOSFET。３４．前記第３および第４のダイオードが背中合わせに接続されている請求項３３記載のMOSFET。３５．半導体材料と、前記半導体材料の表面に形成したトレンチ、すなわち実質的に第１の導電型の材料のみを含むトランジスタセルを区画するトレンチの中に少なくとも部分的に配置されゲート絶縁層によって前記半導体材料から分離されているゲートと、前記セルの表面に配置された前記第１の導電型の第１の高濃度ドープ領域と、前記高濃度ドープ領域に隣接した前記第１の導電型の低濃度ドープ領域と、前記半導体材料の中の前記トレンチの下に配置した前記第１の導電型の第２の高濃度ドープ領域とを含み、前記ゲートがポリシリコンで形成され、前記ポリシリコンが前記ゲートの中に第１および第２のゲートを形成するようにドープされており、前記第１および第２のダイオードが前記トレンチの中の前記ゲートの一部分と前記第１の導電型の第３の高濃度ドープ領域との間に直列に接続され、前記第３の高濃度ドープ領域が前記第２の高濃度ドープ領域に接続されている蓄積モード電界効果トランジスタ（MOSFET）。３６．前記第１および第２のダイオードを背中合わせに接続してある請求項３５記載のMOSFET。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ (72)発明者マリカールジュナスワミイ，シェカールエス. アメリカ合衆国カリフォルニア州 95054 サンタクララ，パークヴュードライブ 600，106番

Claims

【特許請求の範囲】１．蓄積モードMOSFETであって、半導体チップと前記半導体チップの表面のトレンチ、すなわち前記MOSFETのセルを区画する二つの部分を有するトレンチに形成されたゲートとを含み、前記半導体チップの第１の領域が前記二つの部分の両方に隣接していて第１の導電型の半導体材料を含み、前記ゲートが絶縁層によって前記半導体チップから分離されており、前記第１の領域の実質的部分が空乏化して前記ゲートの所定電圧保持時に前記領域経由の電流の流れを防ぐように前記セルが設計されており、前記トレンチの下に位置する前記第１の導電型の第２の領域と、前記第２の領域に隣接し第２の導電型を有し前記第２の領域との間の接合に第１のダイオードを形成する第３の領域と、前記第２の領域に隣接し第１の導電型を有し前記第２の領域との間の接合に第２のダイオードを形成するとともに前記ゲートに接続された第４の領域とを含む蓄積モードMOSFET。２．前記第２の領域に隣接し前記第１の導電型を有し前記第２の領域との間に第３のダイオードを形成するとともに前記ゲートの前記二つの部分の間で前記チップの表面に接続された第５の領域をさらに含む請求項１記載のMOSFET。３．蓄積モードMOSFETであって、半導体チップと、前記半導体チップのトレンチ、すなわち前記MOSFETのセルを区画する二つの部分を有するトレンチに形成されたゲートとを含み、前記半導体チップの第１の領域が前記二つの部分の両方に隣接していて第１の導電型の半導体材料を含み、前記ゲートが絶縁層によって前記半導体チップから分離されており、前記第１の領域の実質的部分が空乏化して前記ゲートの所定電圧保持時に前記領域経由の電流の流れを防ぐように前記セルが設計されており、前記トレンチの下に位置する前記第１の導電型の第２の領域と、前記第２の領域に隣接し第２の導電型を有し前記第２の領域との間の接合に第１のダイオードを形成する第３の領域と、前記第２の領域に隣接し第１の導電型を有し前記第２の領域との間の接合に第２のダイオードを形成するとともに前記ゲートの前記二つの部分の間で前記チップの表面に接続された第４の領域とを含む蓄積モードMOSFET。４．蓄積モード電界効果トランジスタであって、半導体材料と、前記半導体材料の表面のトレンチに配置されゲート絶縁により前記半導体材料から分離されており、実質的に第１の半導体材料のみを含むトランジスタセルを区画するゲートと、前記セルの表面に配置した前記第１の導電型の第１の高濃度ドープ領域と、前記高濃度ドープ領域に隣接した前記第１の導電型の低濃度ドープ領域と、前記高濃度ドープ領域と前記ゲートとの間に接続された第１のダイオードを形成する前記半導体材料中の第１のＰＮ接合と、前記高濃度ドープ領域と前記ゲートとの間に前記第１のダイオードと直接に接続された第２のダイオードを形成する前記半導体材料中の第２のＰＮ接合とを含む蓄積モード電界効果トランジスタ。５．前記第１のダイオードが前記ゲートと前記第１の導電型の第２の高濃度ドープ領域との間に接続されており、前記第２の高濃度ドープ領域が前記トレンチの下の前記半導体材料中に配置されている請求項４記載のMOSFET。６．前記第２の高濃度ドープ領域と前記ゲートとの間に前記第１のダイオードと直列に接続された第３のダイオードを構成する前記半導体材料中の第３のＰＮ接合をさらに含む請求項５記載のMOSFET。７．半導体チップ中に形成したハーフブリッジ回路であって、第１のトレンチゲートと、前記チップの表面に配置された第１の導電型の第１の高濃度ドープ領域と、前記第１の領域の下に配置された前記第１の導電型の第２の低濃度ドープ領域と、前記第２の低濃度ドープ領域の下に配置された前記第１の導電型の第３の高濃度ドープ領域とを含む第１の蓄積モードMOSFETと、第２のトレンチゲートと、前記チップの表面に配置された第１の導電型の第４の高濃度ドープ領域と、前記第４の領域の下に配置された前記第１の導電型の第５の低濃度ドープ領域と、前記第１の導電型の前記第３の高濃度ドープ領域とを含む第２の蓄積モードMOSFETと、前記第１の高濃度ドープ領域に接続した第１の電圧源および前記第４の高濃度ドープ領域に接続した第２の電圧源と、前記第３の高濃度ドープ領域に接続した出力端子とを含むハーフブリッジ回路。８．前記第１の蓄積モードMOSFETと並列に接続した第１のダイオードを形成する接合を備える第２の導電型の第６の領域と、前記第２の蓄積モードMOSFETと並列に接続した第２のダイオードを形成する接合を備える第２の導電型の第７の領域と、をさらに含む請求項７記載のハーフブリッジ回路。９．前記第１のダイオードが前記第２の領域と前記第６の領域との接合に形成されている請求項８記載のハーフブリッジ回路。１０．前記第２のダイオードが前記第７の領域と前記第１の導電型の第８の領域との接合に形成されている請求項８記載のハーフブリッジ回路。１１．前記第２および第５の領域が連続している請求項７記載のハーフブリッジ回路。１２．前記第１、第２、第４および第５の領域がエピタキシアル層の部分である請求項７記載のハーフブリッジ回路。１３．前記第３の領域が基板に含まれている請求項１２記載のハーフブリッジ回路。１４．前記第７の領域が前記第３の領域に接続されている請求項８記載のハーフブリッジ回路。１５．前記チップの表面に配置され、前記第３の領域に隣接し、前記第７の領域に接続された前記第１の導電型の第９の領域をさらに含む請求項１０記載のハーフブリッジ回路。１６．複数のハイ側蓄積モードMOSFETを含む第１のチップと、複数のロウ側蓄積モードMOSFETを含む第２のチップとを含み、前記第１のチップの基板が第１の電圧源に接続され、前記第２のチップの基板が第２の電圧源に接続され、前記第１のチップの第１のMOSFETが前記第２のチップの第１のMOSFETおよび第１の出力端子に接続され、前記第１のチップの第２の MOSFETが前記第２のチップの第２のMOSFETおよび第２の出力端子に接続されている多相電動機駆動装置。１７．前記第１のチップの前記第１のMOSFETと並列に接続され前記第１のチップに形成された第１のダイオードをさらに含む請求項１６記載の多相電動機駆動装置。１８．前記第１のダイオードが第１の領域と前記基板との間に形成され、前記基板が第１の導電型のドーパントでドープされ前記第１の領域が第２の導電型のドーパントでドープされている請求項１７記載の多相電動機駆動装置。１９．前記第１の領域が前記第１の出力端子に接続されている請求項１８記載の多相電動機駆動装置。２０．前記第１の領域が前記第１のチップの表面に配置された第２の導電型の第２の領域経由で前記第１の出力端子に接続され、前記第１および第２の領域が短絡されている請求項１９記載の多相電動機駆動装置。２１．前記第２のチップの前記第１のMOSFETと並列に接続され前記第２のチップに形成された第１のダイオードをさらに含む請求項１６記載の多相電動機駆動装置。２２．前記第１のダイオードが第１の導電型の第１の領域と第２の導電型の第２の領域との接合に形成されている請求項２１記載の多相電動機駆動装置。２３．前記第１の領域が前記第２のチップの表面に配置されており、前記第２の領域が前記第２のチップの前記基板に短絡されている請求項２２記載の多相電動機駆動装置。２４．第１の導電型の半導体チップと、前記チップの中に形成されMOSFETセルを区画するトレンチ状のゲートであって、前記第１の導電型のドーパントでドープした第１の領域、前記第１の領域に隣接し第２の導電型のドーパントでドープした第２の領域、および前記第２の領域に隣接し前記第１の導電型のドーパントでドープした第３の領域を含むゲートとを含み、前記第３の領域が前記MOSFETセルの表面に接続されている蓄積モードMOSFET。２５．前記ゲートが、前記第１の領域に隣接し前記第２の導電型のドーパントでドープした第４の領域と、前記第４の領域に隣接し前記第１の導電型のドーパントでドープした第５の領域であって前記半導体チップの裏側に接続されている第５の領域とをさらに含む請求項２４記載の蓄積モードMOSFET。２６．第１の導電型の半導体チップと、前記チップの中に形成されMOSFETセルを区画するトレンチ状のゲートであって、前記第１の導電型のドーパントでドープした第１の領域、前記第１の領域に隣接し第２の導電型のドーパントでドープした第２の領域、および前記第２の領域に隣接し前記第１の導電型のドーパントでドープした第３の領域を含むゲートとを含み、前記第３の領域が前記半導体チップの裏側に接続されている蓄積モードMOSFET。