JPH11504736A

JPH11504736A - 構成可能なｉ／ｏシステム

Info

Publication number: JPH11504736A
Application number: JP8525867A
Authority: JP
Inventors: ムドリック，ジョン，エス．; ヨーヒ，スティーヴン，エス．; ライマン，リチャード，アール．
Original assignee: エスコートメモリーシステムズ
Priority date: 1995-02-23
Filing date: 1996-02-23
Publication date: 1999-04-27
Also published as: EP0813702A1; WO1996026470A1; AU6347396A; US5754823A; CA2213618A1; MX9706400A

Abstract

(57)【要約】調整器用の構成可能なＩ/Ｏ装置（１００）は多数の内部および外部入出力端子を有し、そのおのおのが入力端子または出力端子としてフィールド選定されている。調整器の論理関数（１０６）は最大３２までの内部論理状態および３２の外外部物理Ｉ/Ｏポイントを使用して多数の出力端子に対して構成されている。各論理回路の更新タイミングは、いくつかの異なる状態：調整器内の内部イベントと同期、調整器の外部のイベントと同期、および非同期、に選定可能に同期される。このＩ/Ｏ装置は同期ラッチ可能な入力状態アレイ（１０２）、ユーザにより構成可能な、読み取り回路の出力信号を論理結合する手段（１１２）、および外部装置を読み取り回路の出力信号の論理結合関数として作動する手段の結合を含む。

Description

【発明の詳細な説明】構成可能なＩ/Ｏシステム本発明は一般的にはユーザーにより構成可能な論理構成に関し、さらに詳しくはバーコードのデコーダおよび検査機（verifier）とともに用いられる制御装置に関する。発明の背景制御装置は入力信号に応答して外部装置に対して制御機能を発揮する電子装置である。制御装置は、１つまたは２つ以上の入力信号に応答して１つまたは２つ以上の出力制御または命令信号を外部装置に与える。制御装置は、例えば、製薬、化粧品、飲料その他の産業における産業用包装用途に用いられる。プログラム論理制御装置（ＰＬＣＳ）は制御装置機能を達成するためにプログラムされた論理装置を用いる。ＰＬＣの論理関数は固定された走査速度で実行されるが、いずれの入力信号とも同期していない。ＰＬＣの内部プログラムに実装された論理関数は走査速度に等しい呼び出し時間（latency）がかかる。このため応答時間が長くなり、ＰＬＣの出力信号が外部イベントと同期しない。ＰＬＣは非同期に動作するのでそれらの出力信号は内部イベントにも外部イベントにも同期しない。あるいは、制御関数は「ハードウェア」論理で実現されている。ハードウェア論理は、例えば装置同士を物理的に配線したり、ヒューズを断ったり、または非揮発性メモリ装置をプログラムすることにより、プログラムされている。ハードウェア論理は再構成または再プログラムが容易または迅速に行えない。従って、容易に再プログラムされ、かつ、同期された出力信号を与える制御装置に対する需要がある。発明の概要従って、本発明の目的は、構成可能な入出力装置を持ち、かつ、多数の外部の物理的Ｉ/Ｏポイントすなわち端子の利用に柔軟性を発揮する制御装置を提供することである。各個別のＩ/Ｏポイント、すなわち制御装置の出力端子、は入力端子または出力端子のいずれかとしてフィールドが選定できる。本発明の一実施形態では、制御装置の論理関数は、３２個までの内部論理状態および３２個の外部物理的Ｉ/Ｏポイントを用いて、各出力端子について構成される。本発明に従う構成可能な１１０配置をもつ制御装置の各論理回路に対する更新タイミングはいくつかの異なる方法で同期されるように選定可能である。一つの方法は、制御装置内の入力状態アレイに供給される内部イベントと同期させることである。もう一つの方法は、制御装置の外部のイベントと同期させることである。あるいは、所望により非同期更新タイミングを設けてもよい。本発明は、読み取り回路と、該読み取り回路の出力信号を論理結合するためのユーザー構成可能手段と、信号読み取りの出力と他の信号調整手段からの中間信号とを結合するための信号調整手段と、更新トリガ信号を構成可能手段と信号調整手段に供給するための更新トリガ手段と、外部装置を読み取り回路の出力信号の論理結合の関数として作動するための手段とを含む。存在検知器は例えばバーコードの存在を検知するが、これをシステムをトリガするのに使用できる。本発明の構成可能なＩ/Ｏシステムを有する制御装置はシステム初期化手段と；入力イベントを検知する手段と；入力イベントを巡回イベント待ち行列に配置する手段と；入力イベントを巡回イベント待ち行列から除去するための関数ディスパッチ手段と；入力イベントに応答して所定の関数を実行するための手段とを含む。関数ディスパッチ手段は表によりイベントを組み合わせ論理計算ルーチンにマッピングする手段および組み合わせ論理ルーチンの実行を開始するための手段を含む。状態アレイへの入力はトリガイベントにより供給されるゲート時間の終わりに探される。イベントに応答して所定の関数を実行するための手段は、入力値を表す状態変数を与える手段と；状態変数を操作して出力状態を生成するための手段とを含む。所定の機能はプログラム可能なアレイのソフトウェアシミュレーションである。プログラム可能アレイはＡＮＤ/ＯＲゲートのアレイであり、それにより出力が入力の論理関数として特定できる。状態変数入力は外部信号と、内部発生状態と、カウンタ状態と、シフトレジスタ状態とラッチ状態とからなる。本発明の実施例では、外部信号は、例えばバーコードの存在を検知する「アイテム」存在センサから発生された信号を含む。この存在センサは「イベントゲート」時間を与え、この間に制御装置の主な機能の一つが開始される。存在センサから発生される信号は、例えば、アイテムが赤外光線の前にあるときに発生される信号を含む。本発明のもう一つの形態に従えば、構成可能なＩ/Ｏシステムは、入力状態アレイと；トリガ関数と；論理関数と；出力信号調整器とを含む。トリガ関数は論理関数を他の外部イベントまたは制御システム内の内部イベントと同期させるための手段である。これに対してＰＬＣは外部または内部イベントとの同期を与えない。本発明のもう一つの形態に従えば、構成可能なＩ/Ｏシステムは、複数の入力信号を受け取り、それぞれ該入力信号の一つに対応する複数のエレメントを有する入力状態アレイを含む。ラッチアレイは入力状態アレイのエレメントの状態を受け取り記憶するための手段を有する。ラッチアレイに供給されるクロック信号を選定する手段が備えられている。ＡＮＤ論理シーケンスは、ラッチ手段のエレメントを受け取り選択的に反転するためのエレメントを有するＡＮＤインバータアレイと；多入力ＡＮＤアレイの入力の一つにラッチアレイからの相当するビットを指向させるためのＡＮＤ入力選定アレイと；ＡＮＤ出力インバータとを含む。ＯＲ論理シーケンスは、ラッチ手段のエレメントを受け取り選択的に反転するエレメントを有するＯＲインバータアレイと；多入力ＯＲアレイと；ラッチアレイからの対応するビットを多入力ＯＲアレイの入力の一つに指向するためのＯＲ入力選定アレイとを含む。ＯＲゲートはＡＮＤ出力インバータの出力とＯＲ出力インバータの出力を結合する。本発明のもう一つの形態に従えば、構成可能なＩ/Ｏシステムのための構成可能なＡＮＤ論理シーケンスは、状態アレイの各エレメントをＡＮＤ反転アレイの各エレメントと論理結合するための第１の排他的ＯＲアレイを含む。第１のＡＮＤアレイは、第１の排他的ＯＲアレイの各エレメントをＡＮＤ実行可能化アレイの各エレメントと論理結合するために設けられている。第１のＯＲアレイはＡＮＤアレイの各エレメントを論理結合して単一のエレメントにする。第１の反転排他的ＯＲ反転アレイはＯＲアレイの単一のエレメントをインバート命令信号と結合して反転または非反転ＡＮＤ出力信号を与える。構成可能なＩ/Ｏシステムのための構成可能なＯＲ論理シーケンスは、状態アレイとＯＲ反転アレイの各エレメントを論理結合する第２の排他的ＯＲアレイを含む。第２のＡＮＤアレイは第２の排他的ＯＲアレイの各エレメントをＯＲ実行可能アレイの各エレメントと論理結合する。第２のＯＲアレイは第２のＡＮＤアレイの各エレメントを論理結合して単一のエレメントにする。第２の反転排他的ＯＲ反転アレイはＯＲアレイの単一のエレメントを反転命令信号と結合して反転または非反転ＯＲ出力信号を与える。出力ＯＲアレイは、反転または非反転ＡＮＤ出力信号を反転または非反転ＯＲ出力信号と論理結合する。構成可能なＩ/Ｏシステムは、出力端子、シフトレジスタ、パルス回路、ラッチ回路、および内部カウンタに交互に直接チャンネルを与える出力信号調整器をさらに含む。構成可能なＩ/Ｏシステムの一実施形態では、ＡＮＤ論理シーケンスおよびＯＲ論理シーケンスは同じである。ＡＮＤシーケンスとＯＲシーケンスの違いは、ＩＮＶ/ＩＮＶ制御の反転ＸＯＲゲートに対する方向およびＡＮＤアレイおよびＯＲ反転アレイの制御ビットの方向だけである。構成可能なＩ/Ｏシステムを提供する方法は、下記工程からなる：システムを初期化し；入力イベントを検知し；入力員ベントを巡回イベント待ち行列に配置し；入力イベントを巡回イベント待ち行列から関数ディスパッチ手段を用いて除去し；そして入力イベントに応答して所定の関数を実行する。本方法は表によりイベントを組み合わせ論理計算ルーチンにマッピングする工程および組み合わせ論理ルーチンの実行を開始する工程を含む。イベントに応答して所定の関数を実行する工程は、入力イベントを表す状態変数を与える工程とこの状態変数で操作して出力状態を生成する工程とを含む。入力イベントに応答して所定の関数を実行する工程は、プログラム可能アレイのソフトウェアシミュレーションを使用する工程を含む。プログラム可能アレイのソフトウェアシミュレーションを使用する工程は、それにより出力を入力の論理関数として特定できるＡＮＤ/ＯＲゲートであるプログラム可能アレイを使用する工程を含む。入力状態変数は外部信号、内部発生信号、カウンタ状態、シフトレジスタ状態、およびラッチ状態を含む。図面の簡単な説明本明細書に導入されその一部を形成する添付図面は、本発明の実施例を説明し、詳細な説明とともに本発明の原理を説明するのに役立つ。図１は一般化された構成可能なＩ/Ｏシステムのブロック図であり、入力状態アレイ、論理関数、トリガ関数、および出力信号調整器を含む。図２Ａは、本発明の構成可能なＩ/Ｏシステムの初期化を説明する機能的ブロック図である。図２Ｂは、本発明の構成可能なＩ/Ｏシステムのためのトリガ関数を与える技術を説明する機能的ブロック図である。図３Ａは、トリガイベントの検知と巡回イベント待ち行列へのトリガイベントの追加を説明するフローチャートである。図３Ｂは、巡回イベント待ち行列からのトリガイベントの採り上げと論理関数の実行を説明するフローチャートである。図４は、入力状態アレイと論理関数のブロック図である。図５は、本発明の構成可能なＩ/ＯシステムのＡＮＤおよびＯＲ組み合わせ関数を説明する図である。図６は、本発明の構成可能なＩ/Ｏのための出力調整回路のブロック図である。好適な実施の形態の詳細な説明本発明の好適な実施の形態を詳細に参照するが、その例は添付図面に説明されている。本発明は好適な実施の形態に関して説明するが、本発明はそれらの実施の形態に限定されないことが了解されるであろう。逆に、代替例、変更例および均等物に及ぶことが意図されており、これらは本発明は添付の請求の範囲の請求項により定義される本発明の範囲内に含まれる。図１は、本発明に従う構成可能なＩ/Ｏシステム１００の主要エレメントを示すブロック図である。構成可能なＩ/Ｏシステム１００はｎ個の入力状態変数を受け取る入力状態アレイ１０２を含む。トリガ関数マルチプレクサ１０４はクロック信号およびクリア信号を入力状態アレイ１０２の出力ラッチアレイに与え、この出力ラッチアレイは入力状態アレイ１０２の一部である。トリガ関数マルチプレクサ１０４は多数のあらかじめ選定された信号の一つを与えて入力状態アレイ１０２のラッチアレイをトリガする。トリガ関数マルチプレクサ１０４は多数のソースから入力を受け取るが、これらのソースには、ｍ入力状態変数、アイテムの存在を示す存在信号、および周期的クロックパルスおよび実行不能化信号のような他の信号が含まれる。このようにして、入力状態変数はラッチされ、構成可能論理関数１０６に正確な時刻に供給されて論理関数１０６がトリガ関数マルチプレクサ１０４の選定された入力と同期して実行される。論理関数の出力は、ついで、出力信号調整器１１２に供給される。論理関数、信号調整器１１２およびトリガマルチプレクサ１０４の初期化は、初期化関数ブロック１１０により提供される。初期化関数１１０はユーザが例えばｎ状態変数のどれについて論理関数１０６で操作すべきかを選定することを可能にしている。初期化関数１１０は、また、ユーザに論理関数１０６の構成、例えば、シミューレートされた組み合わせＡＮＤ/ＯＲ論理関数として構成することを選択することを可能にしている。初期化関数はあらかじめ選定された入力状態変数並びに論理関数の種々の中間および最終状態変数の反転および実行可能化ができるようにする。初期化関数１１０は、さらに、ユーザーが論理関数１０６の出力のためのさらなる信号調整関数を選定することを可能にする。さらなる信号調整は、代わりに、例えば、出力信号をカウンタ、出力端子、シフトレジスタ、パルス回路、ラッチ回路または他の内部カウンタに接続することを含んでいてもよい。図２Ａはシステムを初期化する初期化モジュール２００を示す。初期化モジュール２００は静的メモリを含む、初期化モジュール２００は静的論理アレイのための出力を供給し、および論理エレメントに制御信号または状態を供給する。初期化モジュール２００は初期化命令により活性化されて適当なアレイをロードし、システムの動作を開始する。初期化モジュールは種々のシステムモジュールの間の接続をセット・アップするプログラムブロックである。接続は関数ブロックアドレスのリストに保持されてイベントトリガを呼び出す。図２Ｂはトリガを供給して本発明に従う構成可能なＩ/Ｏシステムのための関数の実行を開始するプログラム工程を説明する機能的ブロック図である。イベント検知機モジュール２０２は入力信号の変化により引き起こされる中断イベントを検知する。イベント検知機モジュール２０２はトリガとして用いられるこれらのイベントを検知し、タイマーの中断をも検知する。イベントを検知すると、そのイベントは巡回イベント待ち行列２０４内に配置される。イベント待ち行列２０４はイベント検知中断をより遅いイベント処理操作から単離する。これによりシステムに高イベントバースト速度レーティングが与えられる。関数ディスパッチャモジュール２０６は、イベント待ち行列２０４により提供される遅延の長さにより決定される、適当な時刻にモジュール２０８にイベント待ち行列２０４からイベントを採り上げさせることにより、関数論理ブロックの実行を開始する。実行関数モジュール２１０は、構成可能Ｉ/Ｏシステム用の構成可能論理関数をシミュレートする。このシステムは実時間で動作し、２つの重要な実時間制約：すなわち、入力の変化の獲得速度を最適化することおよび構成可能なシステムのエレメントの平均処理速度を最適化することとを満足するように最適化されており、この構成可能なシステムはシフトレジスタ、ラッチおよびカウンタのような組み合わせ論理および信号調整器を含む。関数ディスパッチャモジュール２０６はイベント待ち行列２０４からイベントを除去し、モジュール２１０内の適当な関数ブロックを実行する。例えば、ある入力変数が変化して、ある出力制御ビットを生成するのに必要な特定の構成可能なＩ/Ｏ組み合わせ論理計算をトリガする。入力変数が変化すると、イベント識別子がイベント待ち行列２０４内に配置される。関数ディスパッチャモジュール２０６はこのイベント識別子を除去し、イベントを表により組み合わせ論理計算ルーチンにマッピングし、次に実行モジュール内の組み合わせ論理ルーチンの実行を開始する。関数ディスパッチャ２０６は継続して待ち行列２０４からイベントを採り上げ、イベント待ち行列２０４が空になるまで関数ブロックを実行する。関数ディスパッチャから呼び出された後、Ｉ/Ｏイベントによりトリガされた関数が実行される。実行モジュール２１０により供給された実行関数は入力状態変数のすべてを採り、その上で動作し、出力状態を生成する。特定の実行関数の例は以下に図５に関して示すＡＮＤ/ＯＲ論理関数である。図３Ａはトリガイベントを検知し、このトリガイベントを巡回イベント待ち行列２０４に加える工程を説明するフローチャートである。。エレメント３０２は適当なトリガソースを検知し、エレメント３０４はイベントをイベント待ち行列２０４に加える。図３Ｂはトリガイベントを巡回イベント待ち行列からとり、関数を実行する工程を示すフローチャートである。エレメント３１０が待ち行列２０４に記録されたイベントをトリガする。エレメント３１２は追加の関数が待ち行列２０４内のトリガイベントに付されるか否かを決定し、もし付されるならばエレメント３１４によって示されるように実行される。エレメント３１２および３１４は連続して機能して受け取られたトリガイベントに付されたすべての関数が完了する。図４は、本発明に従う構成可能なＩ/Ｏシステムモジュール４００用の入力状態アレイ、トリガ関数、および論理関数を示す機能的ブロック図である。完全な構成可能Ｉ/Ｏシステムは、例えば、３２個のそのようなモジュールを収容している。Ｉ/Ｏシステムモジュール４００は図１の入力状態モジュール１２，トリガモジュール１０４，および論理関数モジュール１０６を結合する。本発明は種々のアレイと論理エレメントの用語で説明したが、本発明のひとつの好適な形態は従来のプログラムされたパーソナルコンピュータ、ワークステーションその他同様のシステムに備えられているような種々のソフトウェアアレイ、論理関数、および相互接続経路を用いて実現されている。各Ｉ/Ｏシステムモジュールは６４の入力信号（０−６３）を有する６４ビット入力状態アレイ４０４を含む。６４ビット入力状態アレイ４０４はバーコードデコーダのような種々のソースからの信号を受け取る。６４ビット入力状態アレイの６４の出力は６４ビット入力ラッチアレイの４０６の入力端子に接続される。入力ラッチアレイ４０６はマルチプレクサ４１０の出力端子から信号線４０８上でクロック信号を受け取る。６４ビット入力アレイは中断または注意移行自体を受け取らない。６４ビット入力アレイは常に全入力のうち最近の／もっとも更新された状態を含んでいる。ＭＵＸ４１０は移行を検知し、それらを適当なラッチアレイにルーティングする。状態アレイの移行は引き続き組み合わせ論理により処理される。入力ラッチ４０６の出力は２つの後続する平行組み合わせ論理パスに供給される：一つのパスはＡＮＤ論理および他のパスはＯＲ論理を提供する。ＡＮＤパスについては、ラッチアレイ４０６の出力が６４ビットＡＮＤ反転アレイ４１４への入力として提供される。構成制御状態ＡＮＤＩＮＶが６４ビットバス４１５上の６４ビットＡＮＤ反転アレイにより受け取られる。ＡＮＤ反転アレイ４１４の出力はＡＮＤ実行可能化アレイ４１８の個々の入力に接続される。構成制御信号ＡＮＤＥＮ信号は６４ビットバス４１９上の６４ビットＡＮＤ反転アレイ４１８によって受け取られる。ＡＮＤ実行可能化アレイ４１８の出力は６４ビットＡＮＤゲートアレイ４２２の個々の入力に接続される。６４入力ＡＮＤゲートアレイ４２２の出力は、ＡＮＤ論理のための主反転ゲートとして機能する排他的ＯＲゲート４２４の一つの入力端子に接続される。ＩＮＶ/^*ＩＮＶ信号が信号線４２５上に排他的ＯＲゲート４２４の他の入力端子に向けて供給される。排他的ＯＲゲート４２４の出力端子はＯＲゲート４２８の一つの入力端子に接続される。ＯＲゲートの出力端子はCMVX信号４３０（ここに、Ｘは３２ビットシステム用３２出力端子の一つに対応する）を提供する。ＯＲパスに対しては、入力ラッチアレイ４０６の出力端子は６４ビットＯＲ反転アレイ４３４の個々の入力端子にも接続されている。構成制御信号ＯＲＩＮＶ信号は６４ビットバス４３５上で６４ビットＯＲ反転アレイにより受け取られる。ＯＲ反転アレイの出力端子はＯＲ実行可能化アレイ４３８の個々の入力に接続される。構成制御信号ＯＲＥＮ信号は６４ビットバス４３９条で６４ビットＯＲ反転アレイにより受け取られる。ＯＲ実行可能化アレイ４３８の出力は６４入力ｏrゲート４４２の個々の入力に接続される。６４入力ＯＲゲートアレイ４４２の出力は、主反転ゲートとして機能する排他的ＯＲゲート４４４の一つの入力端子に接続される。ＩＮＶ／^*ＩＮＶ信号は信号線４４５上に排他的ＯＲゲート４４４の他の入力端子に向けて提供される。排他的ＯＲゲート４４４の出力端子は信号線によりＯＲゲート４２８の他の入力端子に接続され、ここでＯＲゲート４２８はＡＮＤおよびＯＲチャンネルの出力を結合してＣＭＢｘ信号４３０を供給する。ここでｘは３２ビットシステムの３２出力端子の一つに対応する。Ｉ/Ｏシステムモジュール４００の６４ビット入力状態アレイ４０４は端子０ −３１を有するが、これらは常に入力端子だけである。入力状態アレイ４０４は多数のＩ/Ｏ端子（符号３２〜６３）を含む。これらのＩ/Ｏ端子は、別様にプログラムされていない限り、すべて入力端子である。構成コードがＩ/Ｏシステム４００にロードされない限り、外部動作を制御するための出力端子に出力信号が供給されない。構成コードがないと、バーコードのデコーディングおよびバーコードの整合コードへの整合（マッチング）のような内部制御装置の動作は行われるが、出力端子に出力が供給されない整合動作の結果は内部６４ビット入力状態アレイ４０４だけに配置される。６４ビット入力状態アレイ４０４は入力状態のすべてを含み、これらは引き続きＩ/ＯシステムモジュールのすべてについてＡＮＤおよびＯＲ組み合わせ論理回路の双方に利用可能になる。３２のＩ/Ｏシステムモジュールは従って３２の出力を供給する。６４ビット入力状態アレイへの入力端子（０−６３）に供給される６４の入力ビットのうち、０−３１端子に供給される３２ビットは、例えば、カリフォルニア州スコッツバレー市のデータロジック社（DataLogic Inc.）により提供されているようなＰＭＣ80シリーズの印刷物制御器のバーコード・リーダー・システム、の内部論理状態を示すビットである。端子３２−６３において供給される他の３２の入力ビットは外部Ｉ/Ｏポイントすなわち端子と関連する。端子０−３１に供給される３２の内部論理状態は、例えば、バーコード・リーダー・システムの内部状態のすべてを含む。バーコード・リーダー・システムにより供給される内部状態はバーコード・リーダーにより行われる操作の結果である。これらの基礎結果には、バーコード読み取り状態および各バーコード・スキャナに対する整合関数、各スキャナに対する連続エラー状態、最高８Ｉ/Ｏポイントに対するリジェクト−ベリファイ−失敗状態、およびスキャナ−ヘッド実行不能化状態が含まれる。状態アレイの３２の外部Ｉ/Ｏ端子３２−６３は後続の組み合わせ論理回路並びに他の出力へのフィードバック・フィードフォワード接続に入力を提供する。フィードフォワード特長はカスケードすることによりより複雑な論理関数を論理関数を実行する能力を提供する。各内部状態端子０−３１および各外部入出力端子３２−６３は、全部で６４ビットすなわち可能な入力を含む６４−ビット入力状態アレイ１０４内にビット位置を割り当てられている。これらの６４の可能な入力は後続のＡＮＤまたはＯＲ組み合わせ論理に利用可能である。組み合わせ論理により発生される出力のタイミングを適切に制御するために、入力ラッチにマルチプレクサ４１０からの信号線４０８に供給されるクロック／クリア信号を備えている。この装置によりプログラマは構成可能なＩ/Ｏシステムモジュールを検査（inspection）イベントと同期させることができる。信号線上の選定されたクロック信号が偽（false）から真（true）に変わるときはいつも入力アレイの最新の値がＡＮＤおよびＯＲ組み合わせ論理回路の入力端子に提示される。入力ラッチアレイ４０６へのクロック信号はマルチプレクサ４１０により実行可能化され、マルチプレクサ４１０は４つのバーコード存在信号のいずれかを「真−偽」または「偽−真」移行モードのいずれかに選定をする。４つのバーコード存在信号および４つの外部Ｉ/Ｏポイントはクロックソースとして利用できる。周期的内部クロッキング信号も利用可能でありＰＬＣスキャンサイクルと同様の出力の更新をする。このラッチクロックは入力状態アレイ内のビットの最新の状態に従って選定された出力を一定（constant）／連続更新することが望まれるときにはいつでも使用される。これはリレイ論理解決関数またはプログラム可能論理制御器で典型的に起こる更新のタイプである。入力ラッチは選定されたクロックの移行の際に入力状態アレイ４０４の最新の状態を組み合わせ論理に通す。ラッチの出力は選定されたクロックの反対側端部でクリアされるか、あるいは「偽」にセットされる。これにより後続する組み合わせ論理が一つの検査から次の検査に移行することが保証される。注意すべきことは、周期的クロックソースが使用されるとこのクリア機能が生起しないことである。各実行可能化された出力はそのために実行可能化された更新制御を持っていなければならない。この更新制御は、多数のイベントのどれが出力を更新させるかを選定する。これらのイベントは周期的クロックソースまたは外部入力（クロック入力または存在信号）である。タイマーは２ミリ秒および１０ミリ秒である。これらは各出力について更新イベントを定義するアレイ内の数値により選定される。これらは０ - 実行不能化１ - 存在＃１偽から真２ - 存在＃２偽から真３ - 存在＃３偽から真４ - 存在＃４偽から真５ - 存在＃１真から偽６ - 存在＃２真から偽７ - 存在＃３真から偽８ - 存在＃４真から偽９ - 入力２９偽から真Ａ - 入力２９偽から真Ｂ - 入力３０偽から真Ｃ - 入力３１偽から真Ｄ - 入力２８真から偽Ｅ - 入力２９真から偽Ｆ - 入力３０真から偽 10 - 入力３１真から偽 11 - ２ミリ秒周期的クロックソース 12 - １０ミリ秒周期的クロックソース入力ラッチアレイ４０６の出力端子のそれぞれはＡＮＤ反転アレイ４１４およびＯＲ反転アレイ４３４の対応する入力に接続される。これらのアレイはそれぞれ６４ビットを含み、そのそれぞれが入力状態アレイ内の一つの位置に対応する。対応する反転アレイで「１」に設定されたどの特定のビット位置も状態アレイからの論理値を関連する組み合わせ論理ゲートに入る前に反転させる。ＡＮＤ反転アレイ４１４の出力端子はＡＮＤ実行可能化アレイ４１８の対応する入力に接続される。ＯＲ反転アレイ４３４はＯＲ実行可能化アレイ４３８の対応する入力端子に接続される。各実行可能化アレイは６４ビットを含んでおり、そのそれぞれが入力状態アレイ内の一つのビットに対応する。実行可能化アレイの一つの中の特定のビットを設定すると対応するビット位置を対応する入力状態アレイから対応する組み合わせ論理ゲートに向ける。入力の実行可能化は回路のスイッチを閉じることに似ており、入力状態アレイビットを対応する組み合わせ論値ゲートの入力端子に接続する。ＡＮＤ実行可能化アレイ４１８の各出力は６４入力ＡＮＤゲートアレイ４２２の６４の入力端子の対応する一つに供給される。ＯＲ実行可能化アレイ４３８の各出力は６４入力ＯＲゲートアレイ４４４の６４の入力の対応する一つに供給される。実行化されなかったＡＮＤゲートへのすべての入力は真に強制される（プルドアップ）。実行化されなかったＯＲゲートへのすべての入力は偽に強制される（プルドダウン）。ＡＮＤゲートアレイ４２２の出力は排他的ＯＲゲート４２４により提供される選定可能な出力反転機能を持つ。排他的ＯＲゲート４２４，４４４はＮＡＮＤおよびＮＯＲ関数を実行するのに用いられる。ＡＮＤおよびＯＲ論理状態は最終ＯＲゲート４２８を用いて結合される。この時点で組み合わせ論理状態が完了する。ＣＭＢｘ信号４３０（ここでｘ＝０―３１）はＩ/Ｏシステムモジュールの出力端子に現れる。各ＣＭＢｘ信号４３０は、図６を参照して以下に説明するように、シフトレジスタ、パルス回路、物理的出力への直接チャンネル、またはラッチ回路にも送ってもよい。ＣＭＢｘ出力も内部カウンタを駆動するのに向けてもよい。端子４３０における出力信号はカウンタ４５０に供給してディスプレイを駆動してもよい。ＡＮＤアレイに対して入力がどれも実行化されないと、ＡＮＤマスター反転（４２４）が反転にセットされる。ＯＲアレイに対して入力のどれも実行化されないと、ＯＲマスター反転（４４４）が実行不能化される。外部Ｉ/Ｏポイントに対するデフォールト定義はＳＨＦＣＬＫおよびＲＪＶＥＲを含むすべてのＩ/Ｏポイントが、デフォールト目的で使用されないならば、汎用入力としても使用できることを必要としている。それらの状態は入力状態アレイに利用可能であるが、これはそれらが入力または出力であるとしてプログラムされているといないとにかかわらない。本発明のソフトウェアを実行するために、上述のイベントのそれぞれが、イベントが起きると呼び出されるイベントハンドリングルーチンを持っている。このイベントハンドラーは初期化時に作成され更新すべき出力のそれぞれに向けたベクトルを含む独自のリストに入る。このリストは実行中の時間を節約するために、初期化時に作成されるか、あるいは構成が実行されるときごとに作成される。さらに、２ミリ秒および１０ミリ秒のクロックを例外として、入力ラッチへの外部クロッキング信号はラッチをオフフェーズトレーリングエッジ（off phaset railing edqe）（または）不特定エッジ（unspecified edge）でクリアする。図５は、本発明に従う構成可能なＩ/ＯシステムについてシミュレートしたＡＮＤおよびＯＲ組み合わせ関数を示す。ＡＮＤ/ＯＲ論理５００が、例えばＡＮＤ/ＯＲゲートのプログラム可能な多段階アレイのソフトウェアシミュレーションとして提供されており、出力は入力の論理関数として具体的に説明されている。論理関数ブロックにより作用される入力状態変数には、外部発生信号、プログラム発生出力、カウンタ状態、シフトレジスタ状態およびラッチ状態が含まれる。多数の出力のそれぞれについて、入力状態変数に基づいて別個の論理式があり得る。図５は、入力状態アレイの６４のエレメントが排他ＯＲアレイ５０２内のインバータＡＮＤ-ＩＮＶ-ＡＲＲＡＹの６４のエレメントのぞれぞれに結合されていることを示す。排他ＯＲアレイ５０２の６４の要素はＡＮＤアレイ５０４内の実行可能化ＡＮＤＥＮＡアレイの６４のエレメントのそれぞれに結合されているＡＮＤアレイ５０４の６４の個々のエレメントはＯＲ関数５０６内で相互に結合されて単一の出力要素を提供し、これが他の排他ＯＲ関数５０８内でＩＮＶ/^* ＩＮＶ制御信号と結合される。ＩＮＶ/^*ＩＮＶ制御信号について「０」値はＡＮＤ関数をＮＡＮＤ関数に反転する。排他的ＯＲ関数５０８の出力は、ＣＭＢｘ出力信号を供給する出力ＯＲゲート５１０への一つの入力である。同様に、図５は、また、入力状態アレイの６４のエレメントが排他的ＯＲアレイ５２２内のインバータＯＲ-ＩＮＶアレイの６４のエレメントのそれぞれと結合されることを示す。排他的ＯＲアレイ５１２の６４のエレメントはＡＮＤアレイ５１４内の実行可能化ＯＲＥＮＡアレイのそれぞれと結合される。ＡＮＤアレイ５１４の６４の要素の個々のエレメントはＯＲ関数５１６内で相互に結合されて単一の出力エレメントを提供し、これが他の排他的ＯＲ関数５１８内でＩＮＶ/^*ＩＮＶ制御信号と結合される。ＩＮＶ/^*ＩＮＶ制御信号について「１」値はＯＲ関数を反転してＮＯＲ関数にする。排他的ＯＲ関数５１８の出力はＣＭＢｘ出力信号を提供する出力ＯＲゲート５１０への他の入力である。注意すべきことに、ＡＮＤＩＮＶアレイは０が存在すると反転するが、ＯＲＩＮＶアレイは１が存在すると反転する。外部発生入力信号の例は存在センサであり、これはパッケージが赤外ビームの前に来る毎に論理値１を出力する。内部発生状態変数の例は、パッケージ上のラベルがデコードされずにパッケージが存在センサを通過する度毎に一回インクリメントする連続エラーカウンタから得られる。カウンタがプログラムされた限界値に達すると、カウンタは状態変数を１にラッチする。個の状態変数は組み合わせ論理により使用されて、機械停止信号のような機械の出力信号を設定またはクリアする。図４を参照すると、組み合わせ論理は２つのゲートアレイ、ＡＮＤアレイおよびＯＲアレイを含む。状態変数は各論理アレイに入力される。各入力に対して、やはり２つのプログラム可能な変数、ＥＮＡＢＬＥおよびＩＮＶＥＲＴがある。図４の端子４３０におけるＣＭＢｘ出力（ｘ＝i）に対する完全な式は次のとおりである：ここで、ＡＮＤ実行可能化（I,j）418 および可能化（i,j）438 味する；そしてＭ入力状態変数があり、入力（j）406と呼ぶ。多数の出力信号があり、出力（ i）430と呼ぶ。各出力式の各入力に対して入力の反転が、ＡＮＤ反転（i,j）424 と呼ばれる両方のＡＮＤアレイにある。各出力式の各入力に対して、両方のＯＲアレイの入力についてＯＲ反転（i,j）と呼ばれる反転変数がある。各出力式の各入力に対して、両方のＡＮＤアレイの入力についてＡＮＤ実行可能化（i,j）と呼ばれる実行可能化変数がある。各出力等式の各入力に対して、両方のＯＲアレイの入力についてＯＲ実行可能化（i,j）と呼ばれる実行可能化変数がある。各出力に対して、ＡＮＤ全反転（i）と呼ばれる反転変数があり、ＡＮＤ式をＮＡＮＤ式に変える。各出力に対して、ＯＲ全反転（i）と呼ばれる反転変数があり、ＯＲ式をＮＯＲ式に変える。イベントは１または２以上の出力に対して出力状態の計算をトリがする。例えば、イベントが出力（５）の計算をトリがすると、上述の式がｉ＝５で実行される。図６は出力調整器モジュール６００の機能的ブロック図であり、出力調整器モジュール６００は入力端子６０２で出力信号ＣＭＢｘを受け取るが、ここでＣＭＢｘは図４のＩ/Ｏシステムモジュールの組み合わせ論理フェーズ端子４３０から供給される。入力端子６０２の信号は相互に排他的なスイッチ６０３ａ、６０３ｂを用いて、直接的に信号線６０４により出力調整モジュール６０６に、あるいはシフトレジスタモジュール６０８の入力端子に送られる。４つのレジスタモジュールが利用できるので最大８つのシフトレジスタが単独でまたは１Ａを１Ｂに、２Ａを２Ｂに、等のように対で利用できる。各モジュールはＣＭＢｘ出力のいずれかに割り当てることができる。１つまたは２つのシフタを出力ストリームのいずれかに組み込むことができる。シフトレジスタ値が非ゼロであれば、シフトレジスタはシフト動作をし、さもなければ信号は直接次のモジュールに入る。シフトレジスタへのクロック入力はマルチプレクサ６１０，６１１を通ってくるが、これにより組み合わせラッチへのクロック入力と同様の仕方でクロック入力を個別に選定できる。リジェクト／ベリファイテストブロックはＩ/Ｏシステムポイントにいずれかに関係づけられている。従って、出力信号ＣＭＢｘがＩ/Ｏポイントまで伝搬すると、そのタイマーが非ゼロであれば、リジェクト／ベリファイテストブロックが開始される。リジェクトタイマーは出力が開始されるとスタートする。リジェクトタイマーが、検査入力で移行が検知される前に時間切れになっているならば、入力状態レジスタのＲＪＶＦ-(Ｘ)状態ビットが断定される。このビットは次の遅い周期の更新サイクルの間にクリアされて、Ｉ/Ｏポイントが状態変化を捕捉するのを保証している。さらに、組み合わせフェーズＣＭＢ00−ＣＭＢ31の出力はマルチプレクサを介して６つの構成可能なイベントカウンタのいずれかをクロックするのに利用できる。出力調整器モジュールの残りはパルス出力タイマー６１２とラッチ６１４を含む出力調整器サブモジュールを含む。タイマー６１２またはラッチ６１４への入力は相互排他的なスイッチ６１５a，６１５ｂを用いて得られる。パルス出力タイマーとラッチの動作は相互に排他的であるためパルス出力が選定されると、ラッチは選定を外され、その逆も同様である。パルス出力タイマーモジュール６１２，すなわちパルサーはプログラム可能な持続時間のパルス出力を供給する。パルス出力は再トリガ可能である。新しいトリガがパルスが完了するまでに到着すると、パルサータイムアウトが再スタートされ、パルスが継続する。パルサーがゼロに設定されると、パルサーモジュールは短絡のように動作し、信号の状態を出力回路に通す。さもなければ、パルスはつ０から１への移行があるとつねにスタートする。パルスタイマーは２ミリ秒〜２秒にプログラム可能である。ラッチ６１４は０状態から１状態に移行する入力から常にトリガされる。ラッチ出力が起こると、出力レベルはラッチがクリアされるまで残る。ラッチをクリアする信号は入力ラッチのためのクロックセレクタと同様のマルチプレクサで選定される。ラッチをクリアする信号には、キーボード入力、シリアルコマンド、および選定された外部入力がある。ラッチはまた、実行可能化ビットを持ち、このビットは出力の名称をディスブレイおよびシリアルポートにも書き込むことができる。ディスプレイはキーパッドによりクリアされるまでロックされている。これにより、アラームメッセージをディスプレイすることが可能になる。信号がラッチまたはパルサーを出た後は、信号は２−入力ＯＲゲート６１６に供給される。ＯＲゲートの出力は排他的ＯＲゲート６１８の入力に供給される。ゲート６１８の他の入力端子はＮＣ/ＮＯ信号を受け取り、この信号が端子の最終Ｉ/Ｏ出力Ｉ/Ｏ（００−３１）が通常は開または通常は閉を決める（これは最終リレイ出力を参照する）。出力端子はついで物理的出力装置に直接接続される。端子４３０における出力は入力ラッチにも利用できる。これにより、論理回路が連結されてオシレータのような回路を創出する。印刷物制御器のＰＭＣ80シリーズは４組のカウンタ４５２を４つのバーコードスキャナのそれぞれについて備えている。さらに４つのカウンタを２組利用でき、そのうち６つをマッピングしてモジュールの組み合わせ出力を得ることができる。４つのグループのそれぞれの最初の３つのカウンタは特定のカウントタスクを実行するが、４番目のカウンタは合計のために使用され、他の３つのカウンタの一つがインクリメントする度にインクリメントする。これらの追加のカウンタの組が実行可能化される度にディスプレイプログラムはこれらのカウンタおよびプリントアウトルーチンがこれらのカウンタを印刷するのを示す。１０文字の変更可能な名称がＧ，Ｎ，Ｗ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，ＦおよびＴで特定されるカウンタに対して利用できる。表Ｉはシステムを初期化して特定のＩ/Ｏ構成を得る間に設定される種々の制御信号の値を示す。本発明の具体的な実施の形態の上述の説明は説明のためである。それらはそれに尽きるものでもなく、また本発明を開示された精密な形態に限定するものでもなく、あきらかに上述の教示に鑑み種々の変更をなすことが可能である。実施の形態は本発明の原理およびその実際の適用をもっともよく説明するために選ばれ、説明され、それにより当業者がもっともよく本発明および特定の意図された用途に適した種々の変更を付した種々の実施の形態を利用するのを可能にしている。本発明の範囲はここに添付した請求の範囲の請求項およびそれらの均等物により定義される。（別紙）図４の部分Ａの翻訳文良好な読み取りヘッド１０良好な読み取りヘッド１１良好な読み取りヘッド１２良好な読み取りヘッド１３読み取りヘッドなし１４読み取りヘッドなし２５読み取りヘッドなし３６読み取りヘッドなし４７ＷＲヘッド１８ＷＲヘッド２９ＷＲヘッド４ 10 ＷＲヘッド４ 11 ＣＥＲヘッド１ 12 ＣＥＲヘッド２ 13 ＣＥＲヘッド３ 14 ＣＥＲヘッド４ 15 ＲＪＶＦ1a 16 ＲＪＶＦ1b 17 ＲＪＶＦ2a 18 ＲＪＶＦ2b 19 ＲＪＶＦ3a 20 ＲＪＶＦ3b 21 ＲＪＶＦ4a 22 ＲＪＶＦ4b 23 Ｈ1実行不能化 24 Ｈ2実行不能化 25 Ｈ3実行不能化 26 Ｈ4実行不能化 27 Ｎo Ｐs Ｈ1 28 Ｎo Ｐs Ｈ2 29 Ｎo Ｐs Ｈ3 30 Ｎo Ｐs Ｈ4 31 Ｉ/Ｏ-00 32 Ｉ/Ｏ-00 33 Ｉ/Ｏ-00 34 Ｉ/Ｏ-00 35 Ｉ/Ｏ-00 36 Ｉ/Ｏ-00 37 Ｉ/Ｏ-00 38 Ｉ/Ｏ-00 39 Ｉ/Ｏ-00 40 Ｉ/Ｏ-00 41 Ｉ/Ｏ-00 42 Ｉ/Ｏ-00 43 Ｉ/Ｏ-00 44 Ｉ/Ｏ-00 45 Ｉ/Ｏ-00 46 Ｉ/Ｏ-00 47 Ｉ/Ｏ-00 48 Ｉ/Ｏ-00 49 Ｉ/Ｏ-00 50 Ｉ/Ｏ-00 51 Ｉ/Ｏ-00 52 Ｉ/Ｏ-00 53 Ｉ/Ｏ-00 54 Ｉ/Ｏ-00 55 Ｉ/Ｏ-00 56 Ｉ/Ｏ-00 57 Ｉ/Ｏ-00 58 Ｉ/Ｏ-00 59 Ｉ/Ｏ-00 60 Ｉ/Ｏ-00 61 Ｉ/Ｏ-00 62 Ｉ/Ｏ-00 63 図４の部分Ｂの翻訳文実行不能化０ＰＳヘッドＦ１１ＰＳヘッドＦ２２ＰＳヘッドＦ３３ＰＳヘッドＦ４４ＰＳヘッドＴ１５ＰＳヘッドＴ２６ＰＳヘッドＴ３７ＰＳヘッドＴ４８Ｉ/Ｏ２８９Ｉ/Ｏ２９１０Ｉ/Ｏ３０１１Ｉ/Ｏ３１１２Ｉ/Ｏ２８１３Ｉ/Ｏ２９１４Ｉ/Ｏ３０１５Ｉ/Ｏ３１１６２ミリ秒クロックソース１７１８

───────────────────────────────────────────────────── フロントページの続き (72)発明者ライマン，リチャード，アール. アメリカ合衆国 95030 カリフォルニア州ロスゲイトス，ローズアヴェニュー 15995

Claims

【特許請求の範囲】１．下記を備えたことを特徴とする構成可能なＩ/Ｏシステム：入力値を表す複数の状態変数を有する入力状態アレイ；前記複数の状態変数に動作し、かつ、論理出力信号を供給する論理関数手段；および前記論理関数手段の動作をトリガイベントと同期するトリガ手段。２．前記トリガイベントを複数のトリガ関数から選定するマルチプレクシング手段を備えたことを特徴とする請求項１記載の構成可能Ｉ/Ｏシステム。３．前記論理出力信号を調整する出力信号調整器を備えたことを特徴とする請求項１記載の構成可能なＩ/Ｏシステム。４．最初に前記論理関数手段を構成する手段を備えたことを特徴とする請求項１記載の構成可能なＩ/Ｏシステム５．前記トリガ手段はあらかじめ選定された入力イベントを検知する手段を備えたことを特徴とする請求項１記載の構成可能Ｉ/Ｏシステム。６．前記トリガ手段は、検知されたあらかじめ選定された入力イベントを巡回イベント待ち行列内に配置し、かつ、前記検知されたあらかじめ選定された入力イベントを前記巡回イベント待ち行列から除去する関数ディスパッチ手段を備え、前記複数の状態変数に動作し、かつ、論理出力信号を提供する論理関数手段は、所定の関数を前記あらかじめ選定された入力イベントに応答して実行する手段を備えたことを特徴とする請求項５記載の構成可能Ｉ/Ｏシステム。７．前記関数ディスパッチ手段は、前記イベントを表により、組み合わせ論理計算ルーチンを含む前記論理関数手段にマッピングする手段を備え、前記関数ディスパッチ手段は前記組み合わせ論理ルーチンの実行を開始する手段を備えたことを特徴とする請求項６記載の構成可能Ｉ/Ｏシステム。８．前記論理関数手段はプログラム可能なアレイのソフトウェアシミュレーションを含むことを特徴とする請求項１記載の構成可能Ｉ/Ｏシステム。９．前記プログラム可能なアレイはＡＮＤ/ＯＲゲートのアレイであり、それにより出力が入力の論理関数として特定できるアレイであることを特徴とする請求項８記載の構成可能なＩ/Ｏシステム。１０．前記入力値は、外部信号、内部発生信号、カウンタ状態、シフトレジスタ状態およびラッチ状態からなる状態変数であることを特徴とする請求項１記載の構成可能Ｉ/Ｏシステム。１１．前記外部信号が存在センサから発生されることを特徴とする請求項１０記載の構成可能Ｉ/Ｏシステム。１２．前記存在センサから発生される信号はアイテムが赤外光ビームの前にある時に発生される信号を含むことを特徴とする請求項１１記載の構成可能Ｉ/Ｏシステム。１３．前記内部発生信号は連続エラーカウンタにより供給される内部発生状態変数であることを特徴とする請求項６記載の構成可能Ｉ/Ｏシステム。１４．下記を備えたことを特徴とする構成可能なＩ/Ｏシステム：複数の入力信号を受け取り、前記入力信号の一つにそれぞれ対応する複数のエレメントを有する入力状態アレイ；前記入力状態アレイのエレメントの状態を受け取りかつ記録する要素を有するラッチアレイ；前記ラッチアレイに供給されて前記システムの動作をクロック信号の生起と同期させるクロック信号制御手段；前記ラッチ手段のエレメントを受け取りかつ選択的に反転するエレメントを有するＡＮＤインバータアレイ；多入力ＡＮＤアレイ；前記ラッチアレイからの対応するビットを前記多入力ＡＮＤアレイの入力の一つに向けるＡＮＤ入力選定アレイ；前記多入力ＡＮＤアレイの出力を選択的に反転するＡＮＤ出力インバータ；前記ラッチ手段のエレメントを受け取りかつ選択的に反転するエレメントを有するＯＲインバータアレイ；多入力ＯＲアレイ；前記ラッチアレイからの対応するビットを前記多入力ＯＲアレイの入力の一つに向けるＯＲ入力選定アレイ；前記多入力ＯＲアレイの出力を選択的に反転するＯＲ出力インバータ；および前記ＡＮＤ出力インバータおよび前記ＯＲ出力インバータの出力を結合するＯＲ１５．下記を備えたことを特徴とする構成可能なＩ/Ｏシステム：入力状態アレイの各エレメントをＡＮＤ反転アレイの各エレメントと論理結合する第１の排他的ＯＲアレイ；前記排他的ＯＲアレイの各エレメントをＡＮＤ実行可能化アレイの各エレメントと論理結合する第１のＡＮＤアレイ；前記ＡＮＤアレイの各エレメントを論理結合して単一のエレメントにする第１のＯＲアレイ；前記ＯＲアレイの単一のエレメントを反転命令信号と結合して選定可能に反転または非反転ＡＮＤ出力信号を供給する第１の排他的ＯＲ反転アレイ；前記入力状態アレイの各エレメントをＯＲ反転アレイの各エレメントと論理結合する第２の排他的ＯＲアレイ；前記第２の排他的ＯＲアレイの各エレメントをＯＲ実行可能化アレイの各エレメントと論理結合する第２のＡＮＤアレイ；前記第２のＡＮＤアレイの各エレメントを論理結合して単一のエレメントにする第２のＯＲアレイ；および前記ＯＲアレイの単一のエレメントを反転命令信号と結合して選定可能に反転または非反転ＯＲ出力信号を供給する第２の排他的ＯＲ反転アレイ；前記反転または非反転ＡＮＤ出力信号を前記反転または非反転ＯＲ出力信号と論理結合して出力信号を供給する出力ＯＲ関数。１６．出力端子、シフトレジスタ、パルス回路およびラッチ回路に直接チャンネルを提供する前記出力信号のための出力信号調整器を備えたことを特徴とする請求項１５記載の構成可能なＩ/Ｏシステム。１７．前記出力信号はカウンタに供給されることを特徴とする構成可能なＩ/Ｏシステム。