JPH1141226A - フレーム同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 正規引き込みの確立までに要する時間を短縮
し、しかも疑似引き込みを検出することが可能なフレー
ム同期回路の提供。 【解決手段】 ＹＥＳパルス計数回路２０１での計数値
が第１の閾値以上となると判定回路４が同期確立の判定
を行うが、その判定がなされると疑似引き込み判定回路
３が再度ＹＥＳパルスの計数を行う。判定回路４はこの
計数値が第１の閾値を超える値に設定された第３の閾値
以上となった場合に再度同期確立の判定を行うが、第３
の閾値未満となった場合は非同期と判定する。これによ
り疑似引き込みを検出できる。第１の閾値をフレーム同
期パタンを構成するビット数未満の値に設定できるた
め、正規引き込みの確立までに要する時間も短縮でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフレーム同期回路に
関し、特にディジタル多重信号の同期確立に用いられる
フレーム同期回路に関する。

【０００２】

【従来の技術】従来のフレーム同期回路の一例について
説明する。図２は従来のフレーム同期回路の一例の構成
図である。

【０００３】従来のフレーム同期回路の一例は、１ビッ
ト即ハンチング方式により、入力信号ｆ１に挿入されて
いるフレーム同期パタンのフレーム位相と、回路内で生
成するフレーム同期パタンのフレーム位相とをフレーム
同期パタンの多重化位置のみで比較するフレーム同期比
較回路１と、その比較結果の一致を計数するＹＥＳパル
スカウント回路２０１と不一致を計数するＮＯパルスカ
ウント回路２０２とを有するパルス計数回路２と、その
計数結果をもって、同期・非同期を判定し、フレーム同
期比較回路１のハンチング動作を制御する制御信号を送
出する判定回路４とで構成される。

【０００４】次に、このフレーム同期回路の動作につい
て説明する。

【０００５】フレーム同期回路は、フレーム同期パタン
周期を管理するタイミング監視カウンタ（不図示）を有
し、タイミング監視カウンタで生成する位相のフレーム
同期パタンと、入力信号ｆ１をフレーム同期パタンの多
重化位置のみで比較する。この比較結果の一致・不一致
を計数し、その結果により同期状態，非同期状態を判定
する。

【０００６】同期状態は、入力信号ｆ１のフレーム位相
と前記タイミング監視カウンタのフレーム位相とが、同
期を確立している状態であることにより、前記補助信号
が分離でき、主信号が伝達できる状態である。

【０００７】一方、非同期状態は、フレーム位相が確立
されていない状態であることにより、補助信号が分離で
きず、主信号も伝達できない状態である。

【０００８】従って、信号伝達を実現するフレーム同期
回路は、いち早く同期を確立し、同期状態を保持できる
必要がある。

【０００９】図２によると、フレーム同期回路１は、前
記タイミング監視カウンタによるフレーム同期パタンの
発生及び入力信号との比較を行い、比較結果ｆ２を生成
する。

【００１０】パルス計数回路２は、比較結果ｆ２を計数
する。比較結果ｆ２が一致の時はＹＥＳパルス計数回路
２０１で計数し、比較結果ｆ２が不一致の時はＮＯパル
ス計数回路２０２で計数する。ＹＥＳパルス計数回路２
０１及びＮＯパルス計数回路２０２は、各々の計数条件
を満たした時、夫々計数結果ｆ３，ｆ４を出力する。

【００１１】判定回路４は、ＹＥＳ及びＮＯパルス計数
回路２０１，２０２の計数結果ｆ３，ｆ４を入力とし、
同期・非同期を示す判定結果ｆ７を出力する。ｆ３のパ
ルスが入力された場合、ｆ７は同期を示し、ｆ４のパル
スが入力された場合、ｆ７は非同期を示す。よって、Ｙ
ＥＳ及びＮＯパルス計数回路２０１，２０２の計数条件
により同期確立・同期の保持特性が決定される。

【００１２】以降に、ＹＥＳ及びＮＯパルス計数回路２
０１，２０２の設定条件について詳細に説明する。

【００１３】１フレーム長Ｎｆビット中のフレーム同期
パタンのビット数をＦｓビット、ＹＥＳパルス計数回路
２０１の計数条件をＮｙビット連続一致検出、ＮＯパル
ス計数回路２０２の計数条件をＲｎビット中Ｎｎビット
以上の不一致検出（Ｒｎ＞＞Ｎｎ）とする時、同期確立
過程において、比較結果が不一致の時、１ビットシフト
して比較を行う１ビット即ハンチング方式を有するフレ
ーム同期回路の同期確立，同期保持期間の期待値は下記
のように表される。

【００１４】同期確立時間の期待値Ｅ１は、 Ｅ１＝（（Ｐｅ１／（１−Ｐｅ１））・Ｎｆ／Ｆｓ・（Ｎｆ−１）＋Ｎｆ＋Ｎ ｙ・Ｎｆ／Ｆｓ）・１／Ｆｒ （時間） …（１） で表される。

【００１５】同期保持時間の期待値Ｅ２は、 Ｅ２＝Ｎｎ／Ｐｅ２・Ｎｆ／Ｆｓ・１／Ｆｒ （時間） …（２） で表されるここに、Ｐｅ１，Ｐｅ２は比較結果の誤り検
出確率、Ｎｆは１フレーム長、Ｎｙは同期引き込みとな
るＹＥＳの連続一致数、Ｎｎは同期外れとなるＮＯの回
数、Ｆｒはラジオクロック周波数、Ｆｓは１フレーム長
Ｎｆビット中のフレーム同期パタンのビット数である。

【００１６】式（１）より、いち早く同期を確立するた
めには、期待値Ｅ１が小さければよい。すなわち、Ｎｙ
のビット数を少なくすれば実現できることが分かる。

【００１７】ところで、フレーム同期回路では、信号伝
達を早く行うために引き込み確立を早くする。従って、
ＹＥＳ及びＮＯパルス計数回路２０１，２０２の設定条
件で詳細を説明した通り、１フレーム長Ｎｆビット中の
フレーム同期パタンのビット数Ｆｓよりも同期引き込み
となるＹＥＳの連続一致数Ｎｙを小さく設定する。これ
により、引き込み確立を早くできるが、このＦｓ＞Ｎｙ
の設定での引き込み確立では、１フレーム同期パタンの
ビット数全てを監視しないため、疑似引き込みが生じる
可能性がある。

【００１８】疑似引き込みとは、入力信号ｆ１に多重化
されているフレーム同期パタンと類似した信号パタンが
入力信号に含まれている場合に、その信号パタンを正規
のフレーム同期パタンと判定し、同期を確立してしまう
ことである。

【００１９】以下にその例を挙げる。図５は入力信号と
フレーム同期パタンビットとの関係を示す信号形式図で
ある。

【００２０】例として、１ビット即ハンチング方式Ｆｓ
＝２０の場合において、判定条件となるＹＥＳ及びＮＯ
パルス計数回路２０１，２０２の設定条件を、ＹＥＳパ
ルス計数回路２０１にて１０ビット連続一致（Ｎｙ＝１
０）で同期を判定、ＮＯパルス計数回路２０２にてＲｎ
＝１００（＝５×Ｆｓ）中Ｎｎ＝３０ビット以上の不一
致で非同期を判定する設定にされているとする。

【００２１】ここで、入力信号ｆ１に、正規のフレーム
位相と異なる位置で、フレーム同期パタンのＦ１１〜Ｆ
１５が正規のフレーム同期パタンと異なり、それ以外の
ビットは、フレーム同期パタンと同一という特殊な固定
パタンを含む信号が入力されたとする。

【００２２】この時、フレーム同期回路は、先ず、１０
ビット目までのビットにて１０ビット連続一致を検出
し、同期と判定してしまう。その後、１１ビット目から
１５ビット目まで不一致を検出するが、５×Ｆｓまでの
間に２５ビット（Ｆ１１〜Ｆ１５が５回）しか不一致を
計数できないため、非同期と判定できず同期状態を保持
し続ける。

【００２３】このように、いち早く同期を確立させるた
めのＹＥＳ判定条件と入力信号の信号パターンの関係に
より、誤ったフレーム位相にも関わらず、同期状態を保
持してしまう疑似引き込みが発生するという欠点があっ
た。

【００２４】そこで、この疑似引き込みの発生を防ぐフ
レーム同期回路が特開平４−２３８４３５号公報に開示
されている。図３はこの公報に開示されたフレーム同期
回路の構成図、図４は同回路に含まれる判定回路の構成
図である。

【００２５】このフレーム同期回路はフレーム同期回路
本体３０１と判定回路３０２で構成される。

【００２６】フレーム同期回路本体３０１は、１ビット
即ハンチング方式で、入力信号のフレーム位相と回路内
で生成するフレーム位相のフレーム同期パタンとを多重
化位置のみで比較し、フレーム同期誤りパルス３０３と
フレーム同期位置信号３０４を送出する構成となってい
る。

【００２７】判定回路３０２は、フレーム同期パタンの
多重化位置で各々の誤りパルスを送出する誤りパルス位
置判定回路３１１と、その各々の誤りパルスを計数する
誤りパルス計数回路３１２〜３１ｎ（ｎは正の整数）
と、誤りパルスの計数回路３１２〜３１ｎをリセットし
計数範囲を設定するインターバル発生回路３２０で構成
される。又、判定回路３０２によりフレーム同期回路本
体３０１に対し制御信号３２１が出力される。

【００２８】フレーム同期回路本体３０１は、１ビット
即ハンチング方式で入力信号に形成されているフレーム
同期パタンと自分自身内で発生する同期信号との比較結
果を、フレーム同期誤りパルス３３１とその誤りパルス
の位置情報を示す誤りパルス位置信号３３２として判定
回路３０２に送出する。

【００２９】判定回路３０２内での動作を説明する。誤
りパルス位置判定回路３１１は、フレーム同期誤りパル
ス３３１と誤りパルス位置信号３３２とを入力し、フレ
ーム同期パルスの位置に応じた誤り信号に変換し、各々
の誤りパルス計数回路３１２〜３１ｎに送出する。フレ
ーム同期パルスがＦｓビットなら、誤りパルス計数回路
３１２〜３１ｎはＦｓ個構成される。

【００３０】各々の誤りパルス計数回路３１２〜３１ｎ
は、インターバル発生回路３２０の出力信号でリセット
がかかり、このリセットを起点として誤りパルスを計数
する。この計数値が設定した閾値を超えた場合に、各誤
りパルス計数回路３１２〜３１ｎはハンチング制御信号
３４２〜３４ｎを出力する。この各々のハンチング制御
信号３４２〜３４ｎは全て論理和され、フレーム同期回
路本体３０１へ出力される。

【００３１】従って、Ｆｓ個の誤りパルス計数回路３１
２〜３１ｎのうち１個でも設定した閾値を超えたら、フ
レーム同期回路本体３０１にハンチング制御信号３２１
が送出される。ハンチング制御信号３２１が送出されな
ければハンチング動作を停止し同期確立となり、送出さ
れればハンチング動作を継続し同期するまで続けられ
る。

【００３２】

【発明が解決しようとする課題】しかし、本回路には、
疑似引き込みの判定に時間を要し、引き込み確立時間が
かかるという欠点がある。それについて下記に説明す
る。

【００３３】先ず、本回路にも従来例の入力信号と同一
の入力信号が、入力されたとする。判定回路３０２内の
インターバルを１フレーム長Ｎｆビット以上のＲｎ（＝
５×Ｎｆ）に設定し、各誤りパルス計数回路３１２〜３
１ｎ（この場合は、Ｆｓ個ある）の計数値に対する閾値
をＮｎ＝５ビットとする。この時、５×Ｎｆまでの間
に、Ｆ１１〜Ｆ１５番目の誤りパルス計数回路が、各々
５ビットずつ計数し、疑似引き込みを検出し、再度引き
込み動作に戻る。

【００３４】ここで問題なのは、本回路の誤りパルス計
数回路３１２〜３１ｎは、１フレーム長Ｎｆビット中の
フレーム同期パタンのビット数Ｆｓ分構成されていて、
各誤り計数回路は１フレームに１回しか計数しないとい
うことである。従って、上記の条件で疑似引き込みの判
定を行うのに、最低でも５フレームは監視しなくてはな
らない（閾値が５ビットのため、最初のフレームから５
フレームまで連続で不一致として考えて５フレーム必
要）。

【００３５】その後、再度引き込み過程に戻り、正規引
き込みを行ったとしても、既に５フレーム分の時間を要
している。このように疑似引き込み判定までに時間を要
し、ついては正規引き込みの確立までに時間を要するこ
ととなる。

【００３６】そこで本発明の目的は、正規引き込みの確
立までに要する時間を短縮することができ、しかも疑似
引き込みを検出することができるフレーム同期回路を提
供することにある。

【００３７】

【課題を解決するための手段】前記課題を解決するため
に本発明は、受信したディジタル多重信号よりフレーム
同期パタンを検出し、このフレーム同期パタンを自局に
設けた基準フレーム同期パタンと比較することによりフ
レーム同期を確立させるフレーム同期回路であって、前
記フレーム同期パタンを構成する複数ビットデータを１
ビットずつ前記基準フレーム同期パタンを構成する複数
ビットデータの対応するビットと比較し比較結果を出力
する比較手段と、前記比較手段より出力される一致の比
較結果信号の回数を計数する第１の計数手段と、前記比
較手段より出力される不一致の比較結果信号の回数を計
数する第２の計数手段と、前記第１の計数手段より出力
される計数値が第１の閾値以上となった場合に同期と判
定し、前記第２の計数手段より出力される計数値が第２
の閾値以上となった場合に非同期と判定する判定手段
と、前記判定手段にて同期と判定された場合に前記比較
手段より出力される一致の比較結果信号の回数を再度計
数する第３の計数手段とを含み、前記判定手段は前記第
３の計数手段より出力される計数値が前記第１の閾値を
超える値に設定された第３の閾値以上となった場合に再
度同期と判定し、前記第３の閾値未満となった場合に非
同期と判定することを特徴とする。

【００３８】本発明によれば、判定手段にて一致判定が
なされた後に第３の計数手段にて一致の回数が再度計数
される。そして、この第３の計数手段における計数値が
閾値（この場合の閾値は第１の計数手段での閾値より高
く設定される）以上となった場合は判定手段により再度
同期と判定されるが、計数値が閾値未満となった場合は
非同期と判定される。

【００３９】これにより疑似同期パタンを検出すること
ができる。また、第１の閾値はフレーム同期パタンを構
成するビット数未満の値に設定することが可能であるた
め、正規引き込みの確立までに要する時間を短縮するこ
とができる。

【００４０】

【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。図１は本発明に係
るフレーム同期回路の最良の実施の形態の構成図であ
る。なお、従来例（図２）と同様の構成部分については
同一番号を付し、その説明を省略する。

【００４１】本発明のフレーム同期回路は、従来の構成
（図２）の判定回路４の前段に疑似引き込み判定回路３
を設け、その出力の疑似引き込み計数結果ｆ５とＮＯ計
数結果ｆ４を論理和回路５にて論理合成を行い、計数結
果ｆ６を判定回路４に入力するようにした構成である。
論理和回路５は、ｆ５またはｆ４のパルスが入力される
とそのパルスをｆ６に出力する。

【００４２】従来例（図２）で説明した回路，信号は同
様の動作をする。

【００４３】疑似引き込み判定回路３は、ＹＥＳパルス
計数回路２０１と同一機能を有し、比較結果ｆ２の一致
を計数する。

【００４４】本回路３は、ＹＥＳパルス計数回路２０１
の計数結果により同期と判定されたフレーム同期パタン
が、正規フレーム位相かどうかを判定するために設ける
回路で、判定結果ｆ７が同期状態と判定した直後から一
定の間（例えば一度）Ｆｓビット以上の連続一致を計数
する。

【００４５】これにより、従来例で生じるＦ１１〜Ｆ１
５の５ビットの誤りを検出し、ｆ５にパルスを検出す
る。計数結果ｆ５は、論理和回路５で計数結果ｆ４と論
理和を取られ、判定回路４に計数結果ｆ６が入力され
る。判定回路４で疑似引き込みと判定した場合、判定結
果ｆ７パルスにより非同期状態になり、再び同期確立過
程になる。

【００４６】この疑似引き込み判定回路の計数範囲は、
ＹＥＳパルスカウント回路計数範囲＜疑似引き込み判定
回路計数範囲＜ＮＯパルスカウント回路計数範囲の関係
で、計数範囲はｆ７が同期状態と判定した直後から最低
でも１フレーム同期パタン以上の間、一致を計数する回
路である。

【００４７】又、計数値に対する閾値についても、疑似
引き込み状態の特徴として、固定的に不一致を出力する
ことが挙げられるため、上記関係と同様に閾値も設定
し、判定することでＮＯパルスカウント回路２０２のみ
では判定できなかった疑似引き込みを判定でき、かつ早
く疑似引き込みを判定できる。

【００４８】例えば、従来例（図２）と同様の入力信号
ｆ１、即ち、フレーム同期パタンビットＦ１〜Ｆ１０及
びＦ１６〜Ｆ２０は正規のフレーム同期パタンであるが
フレーム同期パタンビットＦ１１〜Ｆ１５が正規のフレ
ーム同期パタンと異なる信号、が入力された場合につい
て説明する。

【００４９】ＹＥＳパルスカウント回路２０１及びＮＯ
パルスカウント回路２０２の判定条件も従来例（図２）
の場合の同様とする。

【００５０】この時、疑似引き込み判定回路３の設定条
件を５０ビット（２．５×Ｆｓ）中、Ｎｙ＝４０ビット
以下の一致、即ち、５０ビット中１０ビット以上の不一
致にて非同期を判定する設定にされているものとする。

【００５１】この場合、入力信号ｆ１は全２０ビットの
フレーム同期パタンビット中の１５ビット（フレーム同
期パタンビットＦ１〜Ｆ１０及びＦ１６〜Ｆ２０）が一
致であるから、５０ビット（２．５×Ｆｓ）計数するう
ちの最初の２０ビット（１フレーム長Ｎｆにおけるフレ
ーム同期パタンのビット数Ｆｓ）では１５ビットが一致
となり、続く２回目の２０ビットでもそのうちの１５ビ
ットが一致となり、続く３番目の１０ビット（この場合
は０．５×Ｆｓとなるため２０×０．５＝１０（ビッ
ト）となる。）では１０ビット（即ち、フレーム同期パ
タンビットＦ１〜Ｆ１０）が一致となる。

【００５２】この一致数の合計は１５＋１５＋１０＝３
５となる。従って、一致数が４０以下となり判定回路４
は非同期と判定し、再び同期確立過程になる。

【００５３】このように、本発明によれば引き込みから
疑似引き込み判定し、再度引き込みに至まで３．５フレ
ーム（１０ビット連続一致分＋疑似判定の５０ビット
分）で済むことになる。

【００５４】

【発明の効果】本発明によれば、判定手段にて一致判定
がなされた後に第３の計数手段にて一致の回数が再度計
数され、この第３の計数手段における計数値が閾値（こ
の場合の閾値は第１の計数手段での閾値より高く設定さ
れる）以上となった場合は判定手段により再度同期と判
定されるが、計数値が閾値未満となった場合は非同期と
判定されるようフレーム同期回路を構成したため、疑似
同期パタンを検出することができる。また、第１の閾値
はフレーム同期パタンを構成するビット数未満の値に設
定することが可能であるため、正規引き込みの確立まで
に要する時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明に係る本発明に係るフレーム同期回路の
最良の実施の形態の構成図である。

【図２】従来のフレーム同期回路の一例の構成図であ
る。

【図３】特開平４−２３８４３５号公報に開示されたフ
レーム同期回路の構成図である。

【図４】同回路に含まれる判定回路の構成図である。

【図５】入力信号とフレーム同期パタンビットとの関係
を示す信号形式図である。

【符号の説明】

１ フレーム同期比較回路 ２ パルス計数回路 ３ 疑似引き込み判定回路 ４ 判定回路 ５ 論理和回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 受信したディジタル多重信号よりフレー
   ム同期パタンを検出し、このフレーム同期パタンを自局
   に設けた基準フレーム同期パタンと比較することにより
   フレーム同期を確立させるフレーム同期回路であって、 前記フレーム同期パタンを構成する複数ビットデータを
   １ビットずつ前記基準フレーム同期パタンを構成する複
   数ビットデータの対応するビットと比較し比較結果を出
   力する比較手段と、 前記比較手段より出力される一致の比較結果信号の回数
   を計数する第１の計数手段と、 前記比較手段より出力される不一致の比較結果信号の回
   数を計数する第２の計数手段と、 前記第１の計数手段より出力される計数値が第１の閾値
   以上となった場合に同期と判定し、前記第２の計数手段
   より出力される計数値が第２の閾値以上となった場合に
   非同期と判定する判定手段と、 前記判定手段にて同期と判定された場合に前記比較手段
   より出力される一致の比較結果信号の回数を再度計数す
   る第３の計数手段とを含み、 前記判定手段は前記第３の計数手段より出力される計数
   値が前記第１の閾値を超える値に設定された第３の閾値
   以上となった場合に再度同期と判定し、前記第３の閾値
   未満となった場合に非同期と判定することを特徴とする
   フレーム同期回路。
2. 【請求項２】 前記第３の閾値は前記第２の閾値未満に
   設定されることを特徴とする請求項１記載のフレーム同
   期回路。
3. 【請求項３】 前記第１の閾値は前記フレーム同期パタ
   ンを構成するビット数未満の値に設定され、前記第３の
   閾値は前記フレーム同期パタンを構成するビット数以上
   の値に設定されることを特徴とする請求項１又は２記載
   のフレーム同期回路。