JPH1140898A - 半導体光デバイス、該半導体光デバイスの製造方法、および該半導体光デバイスの実装構造 - Google Patents
半導体光デバイス、該半導体光デバイスの製造方法、および該半導体光デバイスの実装構造Info
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- JPH1140898A JPH1140898A JP9197128A JP19712897A JPH1140898A JP H1140898 A JPH1140898 A JP H1140898A JP 9197128 A JP9197128 A JP 9197128A JP 19712897 A JP19712897 A JP 19712897A JP H1140898 A JPH1140898 A JP H1140898A
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- semiconductor
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Abstract
(57)【要約】
【課題】 光ファイバーと半導体光デナイスとの高精度
な実装位置を実現し、かつ、簡便な実装構造を提供す
る。 【解決手段】 半導体光デバイスである半導体レーザー
１には活性層３を中心として、実装を行うための実装用
リッジ４が形成されている。この実装用リッジ４は選択
的結晶成長法で形成されており、その側面は約５５度の
（１１１）面が形成された構造となっている。一方のＳ
ｉマザーボード２には光ファイバーを固定するための通
常のＶ溝５が形成されている。このＶ溝５の側面も約５
５度の（１１１）面で形成されている。
な実装位置を実現し、かつ、簡便な実装構造を提供す
る。 【解決手段】 半導体光デバイスである半導体レーザー
１には活性層３を中心として、実装を行うための実装用
リッジ４が形成されている。この実装用リッジ４は選択
的結晶成長法で形成されており、その側面は約５５度の
（１１１）面が形成された構造となっている。一方のＳ
ｉマザーボード２には光ファイバーを固定するための通
常のＶ溝５が形成されている。このＶ溝５の側面も約５
５度の（１１１）面で形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、光デバイスの構
造、製造方法、および実装構造、特に光ファイバーと半
導体光デバイスとの実装構造に関する。
造、製造方法、および実装構造、特に光ファイバーと半
導体光デバイスとの実装構造に関する。
【０００２】
【従来の技術】光通信、特に光ファイバーと、半導体レ
ーザーに代表される半導体光デバイスとを用いた光通信
技術は昨今の通信需要の増大に伴い、盛んに研究開発が
進められている。この光通信に半導体光デバイスを用い
るためには、通信信号の伝送路である光ファイバーと、
半導体光デバイスとを結合させる必要がある。しかしな
がら、光には直進性という性質があるため、光ファイバ
ーと半導体光デバイスとの入出射端面の光軸調整を精細
に行わないと、光ファイバーと半導体光デバイスとの間
に過大な損失（この損失を結合損失という）が生じてし
まうという問題があった。このため、半導体光デバイス
の製造工程において、半導体光デバイスそのものの製造
工程に加えて、半導体光デバイスと光ファイバーとを結
合させる実装化の工程においても多くの工数を割く必要
があり、半導体光デバイスの低コスト化を阻む要因の一
つとなっていた。
ーザーに代表される半導体光デバイスとを用いた光通信
技術は昨今の通信需要の増大に伴い、盛んに研究開発が
進められている。この光通信に半導体光デバイスを用い
るためには、通信信号の伝送路である光ファイバーと、
半導体光デバイスとを結合させる必要がある。しかしな
がら、光には直進性という性質があるため、光ファイバ
ーと半導体光デバイスとの入出射端面の光軸調整を精細
に行わないと、光ファイバーと半導体光デバイスとの間
に過大な損失（この損失を結合損失という）が生じてし
まうという問題があった。このため、半導体光デバイス
の製造工程において、半導体光デバイスそのものの製造
工程に加えて、半導体光デバイスと光ファイバーとを結
合させる実装化の工程においても多くの工数を割く必要
があり、半導体光デバイスの低コスト化を阻む要因の一
つとなっていた。
【０００３】半導体光デバイスと光ファイバーとを簡便
に実装する方法としては、Ｓｉマザーボードを介してお
互いの調整を簡便に行う方法が ETH-Zurich Institute
of Quantum Electronics Annual Report 1995 pp.6.24
に報告されている。
に実装する方法としては、Ｓｉマザーボードを介してお
互いの調整を簡便に行う方法が ETH-Zurich Institute
of Quantum Electronics Annual Report 1995 pp.6.24
に報告されている。
【０００４】以下、この方法について説明する。図２１
に、この従来の方法による半導体光デバイスと光ファイ
バーとの実装構造を示す。 (1)実装を行う半導体光デバイス１０１０自身をドライ
エッチング法を用いて加工して、実装用リッジ１０２０
を形成する。 (2)通常の光ファイバー固定用Ｖ溝１０３０を有するＳ
ｉマザーボード１０４０に上記光デバイスをはめ込む。 (3)同一の実装用Ｖ溝１０３０に光ファイバー１０５０
もはめ込むという方法である。
に、この従来の方法による半導体光デバイスと光ファイ
バーとの実装構造を示す。 (1)実装を行う半導体光デバイス１０１０自身をドライ
エッチング法を用いて加工して、実装用リッジ１０２０
を形成する。 (2)通常の光ファイバー固定用Ｖ溝１０３０を有するＳ
ｉマザーボード１０４０に上記光デバイスをはめ込む。 (3)同一の実装用Ｖ溝１０３０に光ファイバー１０５０
もはめ込むという方法である。
【０００５】
【発明が解決しようとする課題】上述した従来の方法に
よれば、半導体光デバイス１０１０の実装用リッジ１０
２０の中心と光ファイバー１０５０の中心とが同一のＶ
溝１０３０上に実装されるため、図２１におけるｘ方向
の調整は不要となる。しかしながら、実装用リッジ１０
２０の中心と半導体光デバイス１０１０のコア層中心と
を予め一致させていないと、ｘ方向の光ファイバー１０
５０の中心と半導体光デバイス１０１０のコア層中心と
は一致しない。一般に半導体光デバイスの構造としては
埋め込み構造が一般的であり、実装用リッジをエッチン
グにより形成する場合、コア層を埋め込んだ後にコア層
中心と実装用リッジ中心とを数μｍの精度で一致させる
ことは難しい。また、図２１のｙ方向の精度は実装用リ
ッジのリッジ幅で決定される。すなわち、リッジ幅を細
くすると、Ｖ溝１０３０内に深くはめ込まれ、逆に広く
すると浅い位置で光デバイスは固定される。リッジ形成
は上記のようにエッチングで行っており、このリッジ幅
制御を数μｍの精度で行うのは難しい。さらに、Ｖ溝１
０３０側面は約５５度の角度αで形成されているが、実
装用リッジ１０２０の側面はほぼ垂直であり、Ｖ溝１０
３０と実装用リッジ１０２０とは線で接触している（面
接触ではない）。従って、実装作業中等の工程で実装用
リッジが少し欠けただけで、実装不良を起こす事にな
る。以上のように、従来技術には実装精度に課題があっ
た。
よれば、半導体光デバイス１０１０の実装用リッジ１０
２０の中心と光ファイバー１０５０の中心とが同一のＶ
溝１０３０上に実装されるため、図２１におけるｘ方向
の調整は不要となる。しかしながら、実装用リッジ１０
２０の中心と半導体光デバイス１０１０のコア層中心と
を予め一致させていないと、ｘ方向の光ファイバー１０
５０の中心と半導体光デバイス１０１０のコア層中心と
は一致しない。一般に半導体光デバイスの構造としては
埋め込み構造が一般的であり、実装用リッジをエッチン
グにより形成する場合、コア層を埋め込んだ後にコア層
中心と実装用リッジ中心とを数μｍの精度で一致させる
ことは難しい。また、図２１のｙ方向の精度は実装用リ
ッジのリッジ幅で決定される。すなわち、リッジ幅を細
くすると、Ｖ溝１０３０内に深くはめ込まれ、逆に広く
すると浅い位置で光デバイスは固定される。リッジ形成
は上記のようにエッチングで行っており、このリッジ幅
制御を数μｍの精度で行うのは難しい。さらに、Ｖ溝１
０３０側面は約５５度の角度αで形成されているが、実
装用リッジ１０２０の側面はほぼ垂直であり、Ｖ溝１０
３０と実装用リッジ１０２０とは線で接触している（面
接触ではない）。従って、実装作業中等の工程で実装用
リッジが少し欠けただけで、実装不良を起こす事にな
る。以上のように、従来技術には実装精度に課題があっ
た。
【０００６】本発明の目的は、従来技術の課題に鑑み、
実装精度を著しく改善し、かつ、実装不良を少なくする
ための半導体光デバイスの実装構造、この光デバイスの
構造および製造方法を提供することにある。
実装精度を著しく改善し、かつ、実装不良を少なくする
ための半導体光デバイスの実装構造、この光デバイスの
構造および製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、光が誘導放出される活性層が形成された
半導体基板上に、該半導体基板を光ファイバーと共に実
装用基板に実装した時の前記活性層の中心と前記光ファ
イバーの中心との相対位置を調整するための実装用リッ
ジを形成してなり、前記実装用基板は該実装用リッジが
嵌め込まれるＶ溝を有していて、該Ｖ溝は少なくとも
（１１１）結晶方位面で形成されている半導体光デバイ
スにおいて、前記実装用リッジの側壁は少なくとも（１
１１）結晶方位面で形成されていることを特徴とする。
に、本発明は、光が誘導放出される活性層が形成された
半導体基板上に、該半導体基板を光ファイバーと共に実
装用基板に実装した時の前記活性層の中心と前記光ファ
イバーの中心との相対位置を調整するための実装用リッ
ジを形成してなり、前記実装用基板は該実装用リッジが
嵌め込まれるＶ溝を有していて、該Ｖ溝は少なくとも
（１１１）結晶方位面で形成されている半導体光デバイ
スにおいて、前記実装用リッジの側壁は少なくとも（１
１１）結晶方位面で形成されていることを特徴とする。
【０００８】前記実装用リッジは、前記活性層を埋め込
んで形成されているものや、前記活性層とは異なる位置
に少なくとも２つ形成されているものの何れであっても
よい。このような実装用リッジの配置の何れでも、前記
Ｖ溝が前記光ファイバーを固定するための溝でもある構
造が考えられる。また、前記活性層とは異なる位置に少
なくとも２つ形成されている実装用リッジの場合は、前
記実装用基板に前記光ファイバーを固定するためのＶ溝
が別に形成されている構造も考えられる。
んで形成されているものや、前記活性層とは異なる位置
に少なくとも２つ形成されているものの何れであっても
よい。このような実装用リッジの配置の何れでも、前記
Ｖ溝が前記光ファイバーを固定するための溝でもある構
造が考えられる。また、前記活性層とは異なる位置に少
なくとも２つ形成されている実装用リッジの場合は、前
記実装用基板に前記光ファイバーを固定するためのＶ溝
が別に形成されている構造も考えられる。
【０００９】また、前記活性層を埋め込んで形成された
実装用リッジを持つ半導体光デバイスの製造方法として
は、前記活性層を前記半導体基板上に形成したマスクの
開口を用いて有機金属気相成長法により形成し、さらに
前記活性層を形成した前記マスクの開口幅を拡げて前記
活性層上に前記実装用リッジを有機金属気相成長法によ
り形成することが考えられる。前記活性層とは異なる位
置に少なくとも２つ形成された実装用リッジを持つ半導
体光デバイスの製造方法としては、前記実装用リッジと
前記活性層とを、前記半導体基板上に少なくとも同一工
程で形成したマスクの開口を用いて有機金属気相成長法
により形成することが考えられる。
実装用リッジを持つ半導体光デバイスの製造方法として
は、前記活性層を前記半導体基板上に形成したマスクの
開口を用いて有機金属気相成長法により形成し、さらに
前記活性層を形成した前記マスクの開口幅を拡げて前記
活性層上に前記実装用リッジを有機金属気相成長法によ
り形成することが考えられる。前記活性層とは異なる位
置に少なくとも２つ形成された実装用リッジを持つ半導
体光デバイスの製造方法としては、前記実装用リッジと
前記活性層とを、前記半導体基板上に少なくとも同一工
程で形成したマスクの開口を用いて有機金属気相成長法
により形成することが考えられる。
【００１０】また本発明は、光が誘導放出される活性層
が形成された半導体基板上に、該半導体基板を光ファイ
バーと共に実装用基板に実装した時の前記活性層の中心
と前記光ファイバーの中心との相対位置を調整するため
の実装用リッジを形成してなる半導体光デバイスの実装
構造であって、前記実装用リッジの側壁が少なくとも
（１１１）結晶方位面で形成されており、前記実装用基
板に少なくとも（１１１）結晶方位面で形成されたＶ溝
に前記実装用リッジが嵌め込まれていることを特徴とす
る。
が形成された半導体基板上に、該半導体基板を光ファイ
バーと共に実装用基板に実装した時の前記活性層の中心
と前記光ファイバーの中心との相対位置を調整するため
の実装用リッジを形成してなる半導体光デバイスの実装
構造であって、前記実装用リッジの側壁が少なくとも
（１１１）結晶方位面で形成されており、前記実装用基
板に少なくとも（１１１）結晶方位面で形成されたＶ溝
に前記実装用リッジが嵌め込まれていることを特徴とす
る。
【００１１】このような光デバイスの実装構造では、前
記実装用リッジと前記活性層とは、前記半導体基板上に
形成したマスクの開口を用いて有機金属気相成長法によ
り形成されていることが好ましい。
記実装用リッジと前記活性層とは、前記半導体基板上に
形成したマスクの開口を用いて有機金属気相成長法によ
り形成されていることが好ましい。
【００１２】また、前記実装用リッジは前記活性層を埋
め込んで形成されていてもよく、前記活性層とは異なる
位置に少なくとも２つ形成されていてもよい。これらの
何れの場合、前記Ｖ溝が前記光ファイバーを固定するた
めの溝としても用いられる構造が考えられる。また、前
記活性層とは異なる位置に少なくとも２つ形成されてい
る場合には、前記実装用基板には前記光ファイバーを固
定するためのＶ溝が別に形成されている構造も考えられ
る。
め込んで形成されていてもよく、前記活性層とは異なる
位置に少なくとも２つ形成されていてもよい。これらの
何れの場合、前記Ｖ溝が前記光ファイバーを固定するた
めの溝としても用いられる構造が考えられる。また、前
記活性層とは異なる位置に少なくとも２つ形成されてい
る場合には、前記実装用基板には前記光ファイバーを固
定するためのＶ溝が別に形成されている構造も考えられ
る。
【００１３】（作用）上記のとおりの発明では、活性層
が形成された半導体基板を光ファイバーと共に実装用基
板に実装する際、半導体基板の活性層の中心と光ファイ
バー中心との相対位置を簡便に調整するために、実装用
基板に（１１１）結晶方位面で形成されたＶ溝に、半導
体基板に（１１１）結晶方位面で形成された実装用リッ
ジが嵌め込まれる。
が形成された半導体基板を光ファイバーと共に実装用基
板に実装する際、半導体基板の活性層の中心と光ファイ
バー中心との相対位置を簡便に調整するために、実装用
基板に（１１１）結晶方位面で形成されたＶ溝に、半導
体基板に（１１１）結晶方位面で形成された実装用リッ
ジが嵌め込まれる。
【００１４】このように半導体光デバイスを実装用基板
に実装した時、実装用リッジはＶ溝とは面接触しており
線接触ではないため、実装作業中に実装用リッジの一部
が欠けたとしても、実装不良は発生しない。
に実装した時、実装用リッジはＶ溝とは面接触しており
線接触ではないため、実装作業中に実装用リッジの一部
が欠けたとしても、実装不良は発生しない。
【００１５】また、活性層を埋め込んだ実装用リッジを
形成する場合は、半導体基板上に形成したマスクの開口
を用いて有機金属気相成長法により活性層を形成し、そ
の活性層を形成したマスクの開口幅を拡げてから活性層
上に有機金属気相成長法により実装用リッジを形成す
る。この製法によると、ｘ方向（半導体基板と平行な方
向）に関して活性層の中心と実装用リッジの中心とが高
い精度で一致する。そして、Ｖ溝に実装用リッジが嵌め
込まれた時は、ｘ方向に関してＶ溝の中心と活性層の中
心とが一致する。しかも、この場合のＶ溝は光ファイバ
ー固定用の溝として用いられるので、ｘ方向に関して、
Ｖ溝に実装した光ファイバーの中心と活性層の中心とが
一致する。一方、Ｖ溝に実装した光ファイバーの中心と
活性層の中心とのｙ方向（半導体基板に対して垂直方
向）に関する精度は実装用リッジの幅で調整されるが、
実装用リッジの幅は半導体基板上に形成したマスクの開
口幅で制御できるため、ｙ方向の実装精度は高精度に制
御できる。
形成する場合は、半導体基板上に形成したマスクの開口
を用いて有機金属気相成長法により活性層を形成し、そ
の活性層を形成したマスクの開口幅を拡げてから活性層
上に有機金属気相成長法により実装用リッジを形成す
る。この製法によると、ｘ方向（半導体基板と平行な方
向）に関して活性層の中心と実装用リッジの中心とが高
い精度で一致する。そして、Ｖ溝に実装用リッジが嵌め
込まれた時は、ｘ方向に関してＶ溝の中心と活性層の中
心とが一致する。しかも、この場合のＶ溝は光ファイバ
ー固定用の溝として用いられるので、ｘ方向に関して、
Ｖ溝に実装した光ファイバーの中心と活性層の中心とが
一致する。一方、Ｖ溝に実装した光ファイバーの中心と
活性層の中心とのｙ方向（半導体基板に対して垂直方
向）に関する精度は実装用リッジの幅で調整されるが、
実装用リッジの幅は半導体基板上に形成したマスクの開
口幅で制御できるため、ｙ方向の実装精度は高精度に制
御できる。
【００１６】また、活性層とは異なる位置に実装用リッ
ジを少なくとも２つ形成する場合は、実装用リッジと活
性層とを、前記半導体基板上に少なくとも同一工程で形
成したマスクの開口を用いて有機金属気相成長法により
形成する。この製法によると、Ｘ方向における各実装用
リッジの中心と活性層の中心との間隔が高精度に決定さ
れる。そして、Ｖ溝に各実装用リッジが嵌め込まれた時
は、ｘ方向に関してＶ溝の中心と活性層の中心との間隔
が高精度に決定される。この間隔をもとに、実装用リッ
ジを嵌め込むＶ溝とは別に実装用基板に光ファイバー固
定用のＶ溝が形成されていれば、この光ファイバー固定
用のＶ溝に実装した光ファイバーの中心と活性層の中心
とはｘ方向に関して高精度に一致する。一方、光ファイ
バー固定用のＶ溝に実装した光ファイバーの中心と活性
層の中心とのｙ方向（半導体基板に対して垂直方向）に
関する精度は、半導体基板上に形成したマスクの開口幅
で制御できるため、高精度に制御できる。
ジを少なくとも２つ形成する場合は、実装用リッジと活
性層とを、前記半導体基板上に少なくとも同一工程で形
成したマスクの開口を用いて有機金属気相成長法により
形成する。この製法によると、Ｘ方向における各実装用
リッジの中心と活性層の中心との間隔が高精度に決定さ
れる。そして、Ｖ溝に各実装用リッジが嵌め込まれた時
は、ｘ方向に関してＶ溝の中心と活性層の中心との間隔
が高精度に決定される。この間隔をもとに、実装用リッ
ジを嵌め込むＶ溝とは別に実装用基板に光ファイバー固
定用のＶ溝が形成されていれば、この光ファイバー固定
用のＶ溝に実装した光ファイバーの中心と活性層の中心
とはｘ方向に関して高精度に一致する。一方、光ファイ
バー固定用のＶ溝に実装した光ファイバーの中心と活性
層の中心とのｙ方向（半導体基板に対して垂直方向）に
関する精度は、半導体基板上に形成したマスクの開口幅
で制御できるため、高精度に制御できる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００１８】（第１の実施の形態）図１は、本発明の第
１の実施形態における、１．５５μｍ帯半導体レーザー
１と、光ファイバーとの実装を行うためのＳｉマザーボ
ード２とを表す斜視概要図である。半導体光デバイスで
ある半導体レーザー１には活性層３を中心として、実装
を行うための実装用リッジ４が図１のように形成されて
いる。この実装用リッジ４は選択的結晶成長法で形成さ
れており、その側面は約５５度の（１１１）面が形成さ
れた構造となっている。一方のＳｉマザーボード２には
光ファイバーを固定するための通常のＶ溝５が形成され
ている。このＶ溝５の側面も約５５度の（１１１）面で
形成されている。
１の実施形態における、１．５５μｍ帯半導体レーザー
１と、光ファイバーとの実装を行うためのＳｉマザーボ
ード２とを表す斜視概要図である。半導体光デバイスで
ある半導体レーザー１には活性層３を中心として、実装
を行うための実装用リッジ４が図１のように形成されて
いる。この実装用リッジ４は選択的結晶成長法で形成さ
れており、その側面は約５５度の（１１１）面が形成さ
れた構造となっている。一方のＳｉマザーボード２には
光ファイバーを固定するための通常のＶ溝５が形成され
ている。このＶ溝５の側面も約５５度の（１１１）面で
形成されている。
【００１９】次に、本実施形態における半導体レーザー
１の製造方法を説明する。図２の（ａ）及び（ｂ）、図
３の（ｃ）及び（ｄ）は、半導体レーザー１の製造工程
を説明するための図である。
１の製造方法を説明する。図２の（ａ）及び（ｂ）、図
３の（ｃ）及び（ｄ）は、半導体レーザー１の製造工程
を説明するための図である。
【００２０】まず、図２の（ａ）に示すように、ｎ−Ｉ
ｎＰ基板上１１に全面にＳｉＯ2 膜を１００ｎｍ程度熱
ＣＶＤ法で形成した後に、１対のＳｉＯ2 ストライプマ
スク１２を通常のフォトリソグラフィ法を用いて形成す
る。１対のＳｉＯ2 ストライプマスク１２のマスク幅Ｗ
ｍ１３は４０μｍ程度、マスク開口幅Ｗｏ１４は１．５
μｍ程度である。この後、図２の（ｂ）のように、ｎ−
ＩｎＰバッファ層１５、１．５５ｍｍ組成ＩｎＧａＡｓ
Ｐ１６、ｐ−ＩｎＰクラッド層１７を有機金属気相成長
法（以下、ＭＯＶＰＥ法という）を用いて順次積層す
る。各層の層厚は、ｎ−ＩｎＰバッファ層１５が１００
ｎｍ程度、１５５ｍｍ組成ＩｎＧａＡｓＰ１６が１５０
ｎｍ程度、ｐ−ＩｎＰクラッド層１７が１００ｎｍ程度
である。次に、図３の（ｃ）示すように、１対のＳｉＯ
2 ストライプマスク１２の開口幅を通常のフォトリソグ
ラフィ法を用いて拡げる。このときのマスク開口幅Ｗｏ
１４ａは５０μｍ程度である。この後、ＭＯＶＰＥ法を
用いてＰ−ＩｎＰ埋め込み層１８、Ｐ−ＩｎＧａＡｓキ
ャップ層１９を積層する。各層の層厚は、Ｐ−ＩｎＰ埋
め込み層１８が５μｍ程度、Ｐ−ＩｎＧａＡｓキャップ
層１９が０．２μｍ程度である。この後、図３の（ｃ）
に示す不要な領域２０を通常のフォトリソグラフィ法と
ウェットエッチング法を用いて図３の（ｄ）のように除
去する。そして熱ＣＶＤ法を用いてＳｉＯ2 パッシベー
ション膜を形成した後、通常のフォトリソグラフィ法を
用いてキャップ層１９の直上のみＳｉＯ2 パッシベーシ
ョン膜を除去し、その後、表面電極を通常のスパッタリ
ング法で形成する。裏面を研磨したのち、裏面電極も通
常のスパッタリング法で形成し、劈開を行い素子を分離
する。劈開後の端面に通常の無反射（ＡＲ）コーティン
グおよび半反射（ＨＲ）コーティングを施して、素子の
製作を終わる。
ｎＰ基板上１１に全面にＳｉＯ2 膜を１００ｎｍ程度熱
ＣＶＤ法で形成した後に、１対のＳｉＯ2 ストライプマ
スク１２を通常のフォトリソグラフィ法を用いて形成す
る。１対のＳｉＯ2 ストライプマスク１２のマスク幅Ｗ
ｍ１３は４０μｍ程度、マスク開口幅Ｗｏ１４は１．５
μｍ程度である。この後、図２の（ｂ）のように、ｎ−
ＩｎＰバッファ層１５、１．５５ｍｍ組成ＩｎＧａＡｓ
Ｐ１６、ｐ−ＩｎＰクラッド層１７を有機金属気相成長
法（以下、ＭＯＶＰＥ法という）を用いて順次積層す
る。各層の層厚は、ｎ−ＩｎＰバッファ層１５が１００
ｎｍ程度、１５５ｍｍ組成ＩｎＧａＡｓＰ１６が１５０
ｎｍ程度、ｐ−ＩｎＰクラッド層１７が１００ｎｍ程度
である。次に、図３の（ｃ）示すように、１対のＳｉＯ
2 ストライプマスク１２の開口幅を通常のフォトリソグ
ラフィ法を用いて拡げる。このときのマスク開口幅Ｗｏ
１４ａは５０μｍ程度である。この後、ＭＯＶＰＥ法を
用いてＰ−ＩｎＰ埋め込み層１８、Ｐ−ＩｎＧａＡｓキ
ャップ層１９を積層する。各層の層厚は、Ｐ−ＩｎＰ埋
め込み層１８が５μｍ程度、Ｐ−ＩｎＧａＡｓキャップ
層１９が０．２μｍ程度である。この後、図３の（ｃ）
に示す不要な領域２０を通常のフォトリソグラフィ法と
ウェットエッチング法を用いて図３の（ｄ）のように除
去する。そして熱ＣＶＤ法を用いてＳｉＯ2 パッシベー
ション膜を形成した後、通常のフォトリソグラフィ法を
用いてキャップ層１９の直上のみＳｉＯ2 パッシベーシ
ョン膜を除去し、その後、表面電極を通常のスパッタリ
ング法で形成する。裏面を研磨したのち、裏面電極も通
常のスパッタリング法で形成し、劈開を行い素子を分離
する。劈開後の端面に通常の無反射（ＡＲ）コーティン
グおよび半反射（ＨＲ）コーティングを施して、素子の
製作を終わる。
【００２１】一方、図１に示した光ファイバー固定用Ｖ
溝５を有するＳｉマザーボード２は、通常のウェットエ
ッチング法によってＶ溝を形成する。
溝５を有するＳｉマザーボード２は、通常のウェットエ
ッチング法によってＶ溝を形成する。
【００２２】以上が本発明の第１の実施形態における半
導体レーザー１の製造方法であり、本発明による半導体
レーザーが、精細な実装に適した構造である原理を以下
に説明する。
導体レーザー１の製造方法であり、本発明による半導体
レーザーが、精細な実装に適した構造である原理を以下
に説明する。
【００２３】図４は、本発明の第１の実施形態において
半導体レーザー１がＳｉマザーボード２上で光ファイバ
ー６と精細に実装される原理を説明する図である。図４
（ｂ）には、Ｓｉマザーボード２と光ファイバー６との
実装の様子を示す。光ファイバー６とＳｉマザーボード
２のＶ溝５との接点を結んだ直線の長さをＷ1、この直
線と光ファイバー６の中心との距離をｈ1、光ファイバ
ー６の半径をＲとすると、Ｗ1，ｈ1、Ｒの間には、
半導体レーザー１がＳｉマザーボード２上で光ファイバ
ー６と精細に実装される原理を説明する図である。図４
（ｂ）には、Ｓｉマザーボード２と光ファイバー６との
実装の様子を示す。光ファイバー６とＳｉマザーボード
２のＶ溝５との接点を結んだ直線の長さをＷ1、この直
線と光ファイバー６の中心との距離をｈ1、光ファイバ
ー６の半径をＲとすると、Ｗ1，ｈ1、Ｒの間には、
【００２４】
【数１】 Ｒ2 ＝ｈ12 ＋（Ｗ1／２）2 …式（１） という関係が成り立つ。
【００２５】一方、図４の（ａ）には、Ｓｉマザーボー
ド２と半導体レーザー１との実装の様子を示す。Ｖ溝１
３中の直線（図４の（ｂ）と同じ長さＷ1）から活性層
３までの距離をｈ2とすると、実装用リッジ４形成時の
マスク開口幅Ｗｏ１４との間には、
ド２と半導体レーザー１との実装の様子を示す。Ｖ溝１
３中の直線（図４の（ｂ）と同じ長さＷ1）から活性層
３までの距離をｈ2とすると、実装用リッジ４形成時の
マスク開口幅Ｗｏ１４との間には、
【００２６】
【数２】 ２×ｈ2／ｔａｎ５５゜＋Ｗ1＝Ｗｏ …式（２） という関係が成り立つ。これは、半導体レーザー１の実
装用リッジが選択的結晶成長法で形成されており、一般
にその側面は５５度の（ｌｌ１）面で形成されること、
および、Ｓｉマザーボード２のＶ溝５の角度も５５度で
あることから成り立つ式である（但しここでは、活性層
の厚さは充分小さいとして無視している。）。
装用リッジが選択的結晶成長法で形成されており、一般
にその側面は５５度の（ｌｌ１）面で形成されること、
および、Ｓｉマザーボード２のＶ溝５の角度も５５度で
あることから成り立つ式である（但しここでは、活性層
の厚さは充分小さいとして無視している。）。
【００２７】今、ｈ1とｈ2を一致させたい（光ファイバ
ー６の中心と半導体レーザー１の活性層の中心のｙ方向
を一致させたい）ので、ｈ1＝ｈ2とし、式（１）と
（２）からＷ1を消去すると、
ー６の中心と半導体レーザー１の活性層の中心のｙ方向
を一致させたい）ので、ｈ1＝ｈ2とし、式（１）と
（２）からＷ1を消去すると、
【００２８】
【数３】 Ｒ2 ＝（Ｗｏ−Ｗ1）2 ／４・ｔａｎ2 ５５゜＋（Ｗ1／２）2 …式（３） という関係が得られる。光ファイバー６の半径ＲとＳｉ
マザーボード２のＶ溝５中の幅Ｗ1とは予めわかってい
る値なので、半導体レーザー１の実装用リッジ４形成時
のマスク開口幅Ｗｏ１４が上記の式（３）さえ満たして
いれば、ｙ方向の光ファイバー中心と半導体レーザ１の
活性層中心とが一致し、半導体レーザー１のリッジ高さ
には依存しないことになる。つまり、ｙ方向の実装精度
は、実装用リッジ４形成時のマスク開口幅Ｗｏ１４によ
ってのみ制御される。この実装用リッジ４形成用のマス
クは１００ｎｍ程度のＳｉＯ2 膜を加工するだけであ
り、容易に高精細な精度が実現できる。またｘ方向の精
度に関しては、実装用リッジ４と半導体レーザー１の活
性層３とが同一のフォトリソグラフィ工程で形成された
ＳｉＯ2 マスクによって形成されているので、極めて高
精細に実現される。しかも半導体レーザー１の実装用リ
ッジ４の側面は（１１１）面で形成されており、Ｖ溝と
は面接触しており線接触ではないため、実装作業中に例
えば実装用リッジの一部が欠けたとしても、実装不良は
発生しない。
マザーボード２のＶ溝５中の幅Ｗ1とは予めわかってい
る値なので、半導体レーザー１の実装用リッジ４形成時
のマスク開口幅Ｗｏ１４が上記の式（３）さえ満たして
いれば、ｙ方向の光ファイバー中心と半導体レーザ１の
活性層中心とが一致し、半導体レーザー１のリッジ高さ
には依存しないことになる。つまり、ｙ方向の実装精度
は、実装用リッジ４形成時のマスク開口幅Ｗｏ１４によ
ってのみ制御される。この実装用リッジ４形成用のマス
クは１００ｎｍ程度のＳｉＯ2 膜を加工するだけであ
り、容易に高精細な精度が実現できる。またｘ方向の精
度に関しては、実装用リッジ４と半導体レーザー１の活
性層３とが同一のフォトリソグラフィ工程で形成された
ＳｉＯ2 マスクによって形成されているので、極めて高
精細に実現される。しかも半導体レーザー１の実装用リ
ッジ４の側面は（１１１）面で形成されており、Ｖ溝と
は面接触しており線接触ではないため、実装作業中に例
えば実装用リッジの一部が欠けたとしても、実装不良は
発生しない。
【００２９】なお、本実施形態においては半導体光デバ
イスとして半導体レーザーを用いたが、これに限るわけ
ではなく、他の導波型半導体光デバイス、例えば半導体
光アンプ、半導体光変調器、半導体光スイッチにおいて
も本発明は適用可能である。また、結晶成長法としてＭ
ＯＶＰＥ法を用いたがもちろんこれに限るわけではな
く、例えばＭＢＥ法であっても本発明は適用可能であ
る。
イスとして半導体レーザーを用いたが、これに限るわけ
ではなく、他の導波型半導体光デバイス、例えば半導体
光アンプ、半導体光変調器、半導体光スイッチにおいて
も本発明は適用可能である。また、結晶成長法としてＭ
ＯＶＰＥ法を用いたがもちろんこれに限るわけではな
く、例えばＭＢＥ法であっても本発明は適用可能であ
る。
【００３０】（第２の実施形態）次に、本発明の第２の
実施形態について説明する。図５は本発明の第２の実施
形態である、１．５５μｍ帯半導体レーザー２１と、光
ファイバーとの実装を行うためのＳｉマザーボード２２
の斜視概要図である。半導体レーザー２１には、活性層
２３を中心として実装を行うための実装用リッジ２４が
図５のように両脇に形成されている。この実装用リッジ
２４は選択成長で形成されており、その側面は約５５度
の（１１１）面が形成された構造となっている。一方の
Ｓｉマザーボード２２には光ファイバーを固定するため
の通常のＶ溝２５と、実装用リッジ２４を固定するため
のＶ溝２６が形成されている。このＶ溝２６の側面も約
５５度の（１１１）面で形成されている。
実施形態について説明する。図５は本発明の第２の実施
形態である、１．５５μｍ帯半導体レーザー２１と、光
ファイバーとの実装を行うためのＳｉマザーボード２２
の斜視概要図である。半導体レーザー２１には、活性層
２３を中心として実装を行うための実装用リッジ２４が
図５のように両脇に形成されている。この実装用リッジ
２４は選択成長で形成されており、その側面は約５５度
の（１１１）面が形成された構造となっている。一方の
Ｓｉマザーボード２２には光ファイバーを固定するため
の通常のＶ溝２５と、実装用リッジ２４を固定するため
のＶ溝２６が形成されている。このＶ溝２６の側面も約
５５度の（１１１）面で形成されている。
【００３１】次に、本実施形態における半導体レーザー
２１の製造方法を説明する。図６の（ａ）及び（ｂ）、
図７の（ｃ）及び（ｄ）は、半導体レーザー２１の製造
工程を説明するための図である。
２１の製造方法を説明する。図６の（ａ）及び（ｂ）、
図７の（ｃ）及び（ｄ）は、半導体レーザー２１の製造
工程を説明するための図である。
【００３２】まず、図６の（ａ）に示すように、ｎ−Ｉ
ｎＰ基板３１上に全面にＳｉＯ2 膜を１００ｎｍ程度熱
ＣＶＤ法で形成した後に、３対のＳｉＯ2 ストライプマ
スク３２を通常のフォトリソグラフィ法を用いて形成す
る。半導体レーザー３１のための１対のＳｉＯ2 ストラ
イプマスク３２のマスク幅Ｗｍ３３は１０μｍ程度、マ
スク開口幅Ｗｏ３４は１．５μｍ程度であり、実装用リ
ッジのための他の２対のＳｉＯ2 ストライプマスク３２
のマスク幅Ｗｍ６１は１００μｍ程度、マスク開口幅Ｗ
ｏ６２は５μｍ程度である。この後、ｎ−ＩｎＰバッフ
ァ層３５、１．５５ｍｍ組成ＩｎＧａＡｓＰ３６、ｐ−
ＩｎＰクラッド層３７をＭＯＶＰＥ法を用いて積層す
る。各層の層厚は、半導体レーザー領域４０において、
ｎ−ＩｎＰバッファ層３５がｌ００ｎｍ程度、１．５５
ｍｍ組成ＩｎＧａＡｓＰ３６が１５０ｎｍ程度、ｐ−Ｉ
ｎＰクラッド層３７が２００ｎｍ程度である。このとき
実装用リッジ領域４１では、ｎ−ｌｎＰバッファ層３５
が１０００ｎｍ程度、１．５５ｍｍ組成ＩｎＧａＡｓＰ
３６が１５００ｎｍ程度、ｐ−ＩｎＰクラッド層３７が
２０００ｎｍ程度となる。この後、図６の（ａ）に示す
不要な領域４２に成長された部分を、通常のフォトリソ
グラフィ法とウェットエッチング法を用いて除去する
と、図６の（ｂ）に示す構造が得られる。次に全面に再
びＳｉＯ2 膜を１００ｎｍ程度熱ＣＶＤ法で形成した
後、通常のフォトリソグラフィ法とウェットエッチング
法を用いて、実装用リッジ領域４１は全てＳｉＯ2 にて
覆い、半導体レーザー領域４０のみ、図７の（ｃ）に示
すように、埋め込み成長のための開口を設ける。このと
きのマスク開口幅Ｗｏ３４ａは６μｍ程度である。この
後、ＭＯＶＰＥ法を用いてＰ−ＩｎＰ埋め込み層４３、
Ｐ−ＩｎＧａＡｓキャップ層４４を積層する。各層の層
厚は、Ｐ−ＩｎＰ埋め込み層４３が２μｍ程度、Ｐ−Ｉ
ｎＧａＡｓキャップ層４４が０．２μｍ程度である。熱
ＣＶＤ法を用いてＳｉＯ 2 パッシベーション膜を形成し
た後、通常のフォトリソグラフィ法を用いてキャップ層
４３の直上のみ前記ＳｉＯ2 パッシベーション膜を除去
し、その後、表面電極を通常のスパッタリング法で形成
する。裏面を研磨したのち、裏面電極も通常のスパッタ
リング法で形成し、劈開を行い素子を分離する。劈開後
の端面に通常の無反射（ＡＲ）コーティングおよび半反
射（ＨＲ）コーティングを施して、素子の製作を終わ
る。
ｎＰ基板３１上に全面にＳｉＯ2 膜を１００ｎｍ程度熱
ＣＶＤ法で形成した後に、３対のＳｉＯ2 ストライプマ
スク３２を通常のフォトリソグラフィ法を用いて形成す
る。半導体レーザー３１のための１対のＳｉＯ2 ストラ
イプマスク３２のマスク幅Ｗｍ３３は１０μｍ程度、マ
スク開口幅Ｗｏ３４は１．５μｍ程度であり、実装用リ
ッジのための他の２対のＳｉＯ2 ストライプマスク３２
のマスク幅Ｗｍ６１は１００μｍ程度、マスク開口幅Ｗ
ｏ６２は５μｍ程度である。この後、ｎ−ＩｎＰバッフ
ァ層３５、１．５５ｍｍ組成ＩｎＧａＡｓＰ３６、ｐ−
ＩｎＰクラッド層３７をＭＯＶＰＥ法を用いて積層す
る。各層の層厚は、半導体レーザー領域４０において、
ｎ−ＩｎＰバッファ層３５がｌ００ｎｍ程度、１．５５
ｍｍ組成ＩｎＧａＡｓＰ３６が１５０ｎｍ程度、ｐ−Ｉ
ｎＰクラッド層３７が２００ｎｍ程度である。このとき
実装用リッジ領域４１では、ｎ−ｌｎＰバッファ層３５
が１０００ｎｍ程度、１．５５ｍｍ組成ＩｎＧａＡｓＰ
３６が１５００ｎｍ程度、ｐ−ＩｎＰクラッド層３７が
２０００ｎｍ程度となる。この後、図６の（ａ）に示す
不要な領域４２に成長された部分を、通常のフォトリソ
グラフィ法とウェットエッチング法を用いて除去する
と、図６の（ｂ）に示す構造が得られる。次に全面に再
びＳｉＯ2 膜を１００ｎｍ程度熱ＣＶＤ法で形成した
後、通常のフォトリソグラフィ法とウェットエッチング
法を用いて、実装用リッジ領域４１は全てＳｉＯ2 にて
覆い、半導体レーザー領域４０のみ、図７の（ｃ）に示
すように、埋め込み成長のための開口を設ける。このと
きのマスク開口幅Ｗｏ３４ａは６μｍ程度である。この
後、ＭＯＶＰＥ法を用いてＰ−ＩｎＰ埋め込み層４３、
Ｐ−ＩｎＧａＡｓキャップ層４４を積層する。各層の層
厚は、Ｐ−ＩｎＰ埋め込み層４３が２μｍ程度、Ｐ−Ｉ
ｎＧａＡｓキャップ層４４が０．２μｍ程度である。熱
ＣＶＤ法を用いてＳｉＯ 2 パッシベーション膜を形成し
た後、通常のフォトリソグラフィ法を用いてキャップ層
４３の直上のみ前記ＳｉＯ2 パッシベーション膜を除去
し、その後、表面電極を通常のスパッタリング法で形成
する。裏面を研磨したのち、裏面電極も通常のスパッタ
リング法で形成し、劈開を行い素子を分離する。劈開後
の端面に通常の無反射（ＡＲ）コーティングおよび半反
射（ＨＲ）コーティングを施して、素子の製作を終わ
る。
【００３３】一方、図５に示した光ファイバー固定用Ｖ
溝２５および実装用リッジ固定用Ｖ溝２６を有するＳｉ
マザーボード２２については、通常のウェットエッチン
グ法によってＶ溝を形成する。
溝２５および実装用リッジ固定用Ｖ溝２６を有するＳｉ
マザーボード２２については、通常のウェットエッチン
グ法によってＶ溝を形成する。
【００３４】以上が本発明の第２の実施形態における半
導体レーザー２１の製造方法であり、本発明による半導
体レーザーが、精細な実装に適した構造である原理を以
下に説明する。
導体レーザー２１の製造方法であり、本発明による半導
体レーザーが、精細な実装に適した構造である原理を以
下に説明する。
【００３５】図８は、本発明の第２の実施形態において
半導体レーザー２１がＳｉマザーボード２２上で光ファ
イバー２７と精細に実装される原理を説明する図であ
る。図８の（ａ）にはＳｉマザーボード２２と半導体レ
ーザー２１との実装状態を、図８の（ｂ）にはＳｉマザ
ーボード２２と光ファイバー２７との実装状態を示す。
第１の実施形態と同様に光ファイバー２７とＳｉマザー
ボード２２のＶ溝２５との接点を結んだ直線の長さをＷ
1、この直線と光ファイバー３の中心との距離をｈ1、と
すると、Ｗ1が与えられればｈ1は決まる。一方の図８の
（ａ）に示す半導体レーザー２１の活性層２３の高さｈ
2も第１の実施形態と同様に、実装用リッジ２４形成時
のマスク開口幅Ｗｏ３９が与えられれば決まる。すなわ
ちｙ方向の実装精度は、半導体レーザー２１の実装用リ
ッジ２４の高さには依存せず、実装用リッジ２４形成時
のマスク開口幅Ｗｏ３９によってのみ制御される。この
実装用リッジ２４形成用のマスクは１００ｎｍ程度のＳ
ｉＯ2 膜を加工するだけであり、容易に高精細な精度が
実現できる。またｘ方向の精度に関しては、一対の実装
用リッジ２４と、これらの間の半導体レーザー２１の活
性層２３とが同一のフォトリソグラフィ工程で形成され
たＳｉＯ2 マスクによって形成されているので、極めて
高精細に実現される。しかも半導体レーザー２１の実装
用リッジ２４の側面は（１１１）面で形成されており、
Ｖ溝とは面接触しており線接触ではないため、実装作業
中に例えばリッジの一部が欠けたとしても、実装不良は
発生しない。
半導体レーザー２１がＳｉマザーボード２２上で光ファ
イバー２７と精細に実装される原理を説明する図であ
る。図８の（ａ）にはＳｉマザーボード２２と半導体レ
ーザー２１との実装状態を、図８の（ｂ）にはＳｉマザ
ーボード２２と光ファイバー２７との実装状態を示す。
第１の実施形態と同様に光ファイバー２７とＳｉマザー
ボード２２のＶ溝２５との接点を結んだ直線の長さをＷ
1、この直線と光ファイバー３の中心との距離をｈ1、と
すると、Ｗ1が与えられればｈ1は決まる。一方の図８の
（ａ）に示す半導体レーザー２１の活性層２３の高さｈ
2も第１の実施形態と同様に、実装用リッジ２４形成時
のマスク開口幅Ｗｏ３９が与えられれば決まる。すなわ
ちｙ方向の実装精度は、半導体レーザー２１の実装用リ
ッジ２４の高さには依存せず、実装用リッジ２４形成時
のマスク開口幅Ｗｏ３９によってのみ制御される。この
実装用リッジ２４形成用のマスクは１００ｎｍ程度のＳ
ｉＯ2 膜を加工するだけであり、容易に高精細な精度が
実現できる。またｘ方向の精度に関しては、一対の実装
用リッジ２４と、これらの間の半導体レーザー２１の活
性層２３とが同一のフォトリソグラフィ工程で形成され
たＳｉＯ2 マスクによって形成されているので、極めて
高精細に実現される。しかも半導体レーザー２１の実装
用リッジ２４の側面は（１１１）面で形成されており、
Ｖ溝とは面接触しており線接触ではないため、実装作業
中に例えばリッジの一部が欠けたとしても、実装不良は
発生しない。
【００３６】なお本実施形態においては、半導体光デバ
イスとして半導体レーザーを用いたが、これに限るわけ
ではなく、他の導波型半導体光デバイス、例えば半導体
光アンプ、半導体光変調器、半導体光スイッチにおいて
も本発明は適用可能である。
イスとして半導体レーザーを用いたが、これに限るわけ
ではなく、他の導波型半導体光デバイス、例えば半導体
光アンプ、半導体光変調器、半導体光スイッチにおいて
も本発明は適用可能である。
【００３７】（第３の実施形態）次に、本発明の第３の
実施形態について説明する。図９は本発明の第３の実施
形態である、１．５５μｍ帯半導体レーザー７１と、光
ファイバーとの実装を行うためのＳｉマザーボード７２
の斜視概要図である。半導体レーザー７１には、活性層
７３を中心として実装を行うための実装用リッジ７４が
図９のように両脇に形成されている。この実装用リッジ
７４は選択成長で形成されており、その側面は約５５度
の（１１１）面が形成された構造となっている。一方の
Ｓｉマザーボード７２には光ファイバーを固定するため
の通常のＶ溝７５と、実装用リッジ７４を固定するため
のＶ溝７６が形成されている。このＶ溝７６の側面も約
５５度の（１１１）面で形成されている。
実施形態について説明する。図９は本発明の第３の実施
形態である、１．５５μｍ帯半導体レーザー７１と、光
ファイバーとの実装を行うためのＳｉマザーボード７２
の斜視概要図である。半導体レーザー７１には、活性層
７３を中心として実装を行うための実装用リッジ７４が
図９のように両脇に形成されている。この実装用リッジ
７４は選択成長で形成されており、その側面は約５５度
の（１１１）面が形成された構造となっている。一方の
Ｓｉマザーボード７２には光ファイバーを固定するため
の通常のＶ溝７５と、実装用リッジ７４を固定するため
のＶ溝７６が形成されている。このＶ溝７６の側面も約
５５度の（１１１）面で形成されている。
【００３８】次に、本実施形態における半導体レーザー
７１の製造方法を説明する。図１０の（ａ）及び
（ｂ）、図１１の（ｃ）及び（ｄ）は、半導体レーザー
７１の製造工程を説明するための図である。
７１の製造方法を説明する。図１０の（ａ）及び
（ｂ）、図１１の（ｃ）及び（ｄ）は、半導体レーザー
７１の製造工程を説明するための図である。
【００３９】まず、図１０の（ａ）に示すように、ｎ−
ＩｎＰ基板上５１に全面にＳｉＯ2膜を１００ｎｍ程度
熱ＣＶＤ法で形成した後に、３対のＳｉＯ2 ストライプ
マスク５２を通常のフォトリソグラフィ法を用いて形成
する。半導体レーザー７１のための１対のＳｉＯ2 スト
ライプマスク５２のマスク幅Ｗｍ５３は１０μｍ程度、
マスク開口幅Ｗｏ５４は１．５μｍ程度であり、実装用
リッジのための他の２対のＳｉＯ2 ストライプマスク５
２のマスク幅Ｗｍは３０μｍ程度、マスク開口幅Ｗｏ５
６は５μｍ程度である。この後、図１０の（ｂ）のよう
に、ｎ−ＩｎＰバッファ層５７、１．５５ｍｍ組成Ｉｎ
ＧａＡｓＰ５８、Ｐ−ＩｎＰクラッド層５９をＭＯＶＰ
Ｅ法を用いて積層する。各層の層厚は、半導体レーザー
領域６０において、ｎ−ＩｎＰバッファ層５７が１００
ｎｍ程度、１．５５ｍｍ組成ＩｎＧａＡｓＰ５８が１５
０ｎｍ程度、Ｐ−ＩｎＰクラッド層５９が２００ｎｍ程
度である。次に通常のフォトリソグラフィ法とウェット
エッチング法を用いて、半導体レーザー領域６０のみ、
図１０の（ｃ）に示すように、１対のＳｉＯ2 ストライ
プマスク５２の開口幅Ｗｏ５４を６μｍ程度に拡げる。
この後、ＭＯＶＰＥ法を用いてＰ−ＩｎＰ埋め込み層６
３、Ｐ−ＩｎＧａＡｓキャップ層６４を積層する。各層
の層厚は、Ｐ−１ｎＰ埋め込み層６３が２μｍ程度、Ｐ
−ＩｎＧａＡｓキャップ層６４が０．２μｍ程度であ
る。この時、実装用リッジ領域６１にもＰ−ＩｎＰ層６
３が２μｍ程度、Ｐ−ＩｎＧａＡｓ層６４がそのまま積
層されるため、実装用リッジ７４の高さは半導体レーザ
ーの領域６３の高さよりも高くなる。この後、図１１の
（ｃ）に示す不要な領域６２を通常のフォトリソグラフ
ィ法とウェットエッチング法を用いて図１１の（ｄ）の
ように除去する。熱ＣＶＤ法を用いてＳｉＯ2 パッシベ
ーション膜を形成した後、通常のフォトリソグラフィ法
を用いてキャップ層６４の直上のみ前記ＳｉＯ2 パッシ
ベーション膜を除去し、その後、表面電極を通常のスパ
ッタリング法で形成する。裏面を研磨したのち、裏面電
極も通常のスパッタリング法で形成し、劈開を行い素子
を分離する。劈開後の端面に通常の無反射（ＡＲ）コー
ティングおよび半反射（ＨＲ）コーティングを施して、
素子の製作を終わる。
ＩｎＰ基板上５１に全面にＳｉＯ2膜を１００ｎｍ程度
熱ＣＶＤ法で形成した後に、３対のＳｉＯ2 ストライプ
マスク５２を通常のフォトリソグラフィ法を用いて形成
する。半導体レーザー７１のための１対のＳｉＯ2 スト
ライプマスク５２のマスク幅Ｗｍ５３は１０μｍ程度、
マスク開口幅Ｗｏ５４は１．５μｍ程度であり、実装用
リッジのための他の２対のＳｉＯ2 ストライプマスク５
２のマスク幅Ｗｍは３０μｍ程度、マスク開口幅Ｗｏ５
６は５μｍ程度である。この後、図１０の（ｂ）のよう
に、ｎ−ＩｎＰバッファ層５７、１．５５ｍｍ組成Ｉｎ
ＧａＡｓＰ５８、Ｐ−ＩｎＰクラッド層５９をＭＯＶＰ
Ｅ法を用いて積層する。各層の層厚は、半導体レーザー
領域６０において、ｎ−ＩｎＰバッファ層５７が１００
ｎｍ程度、１．５５ｍｍ組成ＩｎＧａＡｓＰ５８が１５
０ｎｍ程度、Ｐ−ＩｎＰクラッド層５９が２００ｎｍ程
度である。次に通常のフォトリソグラフィ法とウェット
エッチング法を用いて、半導体レーザー領域６０のみ、
図１０の（ｃ）に示すように、１対のＳｉＯ2 ストライ
プマスク５２の開口幅Ｗｏ５４を６μｍ程度に拡げる。
この後、ＭＯＶＰＥ法を用いてＰ−ＩｎＰ埋め込み層６
３、Ｐ−ＩｎＧａＡｓキャップ層６４を積層する。各層
の層厚は、Ｐ−１ｎＰ埋め込み層６３が２μｍ程度、Ｐ
−ＩｎＧａＡｓキャップ層６４が０．２μｍ程度であ
る。この時、実装用リッジ領域６１にもＰ−ＩｎＰ層６
３が２μｍ程度、Ｐ−ＩｎＧａＡｓ層６４がそのまま積
層されるため、実装用リッジ７４の高さは半導体レーザ
ーの領域６３の高さよりも高くなる。この後、図１１の
（ｃ）に示す不要な領域６２を通常のフォトリソグラフ
ィ法とウェットエッチング法を用いて図１１の（ｄ）の
ように除去する。熱ＣＶＤ法を用いてＳｉＯ2 パッシベ
ーション膜を形成した後、通常のフォトリソグラフィ法
を用いてキャップ層６４の直上のみ前記ＳｉＯ2 パッシ
ベーション膜を除去し、その後、表面電極を通常のスパ
ッタリング法で形成する。裏面を研磨したのち、裏面電
極も通常のスパッタリング法で形成し、劈開を行い素子
を分離する。劈開後の端面に通常の無反射（ＡＲ）コー
ティングおよび半反射（ＨＲ）コーティングを施して、
素子の製作を終わる。
【００４０】一方、図９に示した光ファイバー固定用Ｖ
溝７５および実装用リッジ固定用Ｖ溝７６を有するＳｉ
マザーボード７２については、通常のウェットエッチン
グ法によってＶ溝を形成する。
溝７５および実装用リッジ固定用Ｖ溝７６を有するＳｉ
マザーボード７２については、通常のウェットエッチン
グ法によってＶ溝を形成する。
【００４１】以上が本発明による第３の実施形態である
半導体レーザー７１の製造方法であり、本発明による半
導体レーザーが、精細な実装に適した溝造である原理を
以下に説明する。
半導体レーザー７１の製造方法であり、本発明による半
導体レーザーが、精細な実装に適した溝造である原理を
以下に説明する。
【００４２】図１２は、本発明の第３の実施形態におい
て半導体レーザー７１がＳｉマザーボード７２上で光フ
ァイバー７７と精細に実装される原理を説明する図であ
る。図１２の（ａ）にはＳｉマザーボード７２と半導体
レーザー７１との実装状態を、図１２の（ｂ）にはＳｉ
マザーボード７２と光ファイバー７７との実装状態を示
す。第１の実施形態と同様に光ファイバー７７とＳｉマ
ザーボード７２のＶ溝７５との接点を結んだ直線の長さ
をＷ1、この直線と光ファイバー７７の中心との距離を
ｈ1とすると、Ｗ1が与えられればｈ1は決まる。一方の
半導体レーザー７１の活性層７３の高さｈ2も第１の実
施形態と同様に、実装用リッジ７４形成時のマスク開口
幅Ｗｏ５６が与えられれば決まる（図１０（ａ）参
照。）。すなわちｙ方向の実装精度は、半導体レーザー
７１の実装用リッジ７４の高さには依存せず、実装用リ
ッジ７４形成時のマスク開口幅Ｗｏ５６によってのみ制
御される。この実装用リッジ７４形成用のマスクは１０
０ｎｍ程度のＳｉＯ2 膜を加工するだけであり、容易に
高精細な精度が実現できる。またｘ方向の精度に関して
は、一対の実装用リッジ７４と、これらの間の半導体レ
ーザー７１の活性層７３とが同一のフォトリソグラフィ
工程で形成されたＳｉＯ2 マスクによって形成されてい
るため、極めて高精細な位置精度が実現される。しかも
半導体レーザー７１の実装用リッジ７４の側面は（１１
１）面で形成されており、Ｖ溝とは面接触しており線接
触ではないため、実装作業中に例えばリッジの一部が欠
けたとしても、実装不良は発生しない。
て半導体レーザー７１がＳｉマザーボード７２上で光フ
ァイバー７７と精細に実装される原理を説明する図であ
る。図１２の（ａ）にはＳｉマザーボード７２と半導体
レーザー７１との実装状態を、図１２の（ｂ）にはＳｉ
マザーボード７２と光ファイバー７７との実装状態を示
す。第１の実施形態と同様に光ファイバー７７とＳｉマ
ザーボード７２のＶ溝７５との接点を結んだ直線の長さ
をＷ1、この直線と光ファイバー７７の中心との距離を
ｈ1とすると、Ｗ1が与えられればｈ1は決まる。一方の
半導体レーザー７１の活性層７３の高さｈ2も第１の実
施形態と同様に、実装用リッジ７４形成時のマスク開口
幅Ｗｏ５６が与えられれば決まる（図１０（ａ）参
照。）。すなわちｙ方向の実装精度は、半導体レーザー
７１の実装用リッジ７４の高さには依存せず、実装用リ
ッジ７４形成時のマスク開口幅Ｗｏ５６によってのみ制
御される。この実装用リッジ７４形成用のマスクは１０
０ｎｍ程度のＳｉＯ2 膜を加工するだけであり、容易に
高精細な精度が実現できる。またｘ方向の精度に関して
は、一対の実装用リッジ７４と、これらの間の半導体レ
ーザー７１の活性層７３とが同一のフォトリソグラフィ
工程で形成されたＳｉＯ2 マスクによって形成されてい
るため、極めて高精細な位置精度が実現される。しかも
半導体レーザー７１の実装用リッジ７４の側面は（１１
１）面で形成されており、Ｖ溝とは面接触しており線接
触ではないため、実装作業中に例えばリッジの一部が欠
けたとしても、実装不良は発生しない。
【００４３】なお本実施形態においては、半導体光デバ
イスとして半導体レーザーを用いたが、これに限るわけ
ではなく、他の導波型半導体光デバイス、例えば半導体
光アンプ、半導体光変調器、半導体光スイッチにおいて
も本発明は適用可能である。また、本実施形態において
はＭＯＶＰＥを用いたがこれに限るわけではなく、ＭＢ
Ｅ法であっても適用可能である。
イスとして半導体レーザーを用いたが、これに限るわけ
ではなく、他の導波型半導体光デバイス、例えば半導体
光アンプ、半導体光変調器、半導体光スイッチにおいて
も本発明は適用可能である。また、本実施形態において
はＭＯＶＰＥを用いたがこれに限るわけではなく、ＭＢ
Ｅ法であっても適用可能である。
【００４４】（第４の実施形態）次に、本発明の第４の
実施形態について説明する。図１３は本発明の第４の実
施形態である、１．５５μｍ帯半導体レーザー１０１
と、光ファイバーとの実装を行うためのＳｉマザーボー
ド１０２の斜視概要図である。半導体レーザー１０１に
は、活性層１０３を中心として実装を行うための実装用
リッジ１０４が図１３のように両脇に形成されている。
この実装用リッジ１０４は選択成長で形成されており、
その側面は約５５度の（１１１）面が形成された構造と
なっている。一方のＳｉマザーボード１０２には光ファ
イバーを固定するための通常のＶ溝１０５が形成されて
いる。このＶ溝１０５の側面も約５５度の（１１１）面
で形成されている。
実施形態について説明する。図１３は本発明の第４の実
施形態である、１．５５μｍ帯半導体レーザー１０１
と、光ファイバーとの実装を行うためのＳｉマザーボー
ド１０２の斜視概要図である。半導体レーザー１０１に
は、活性層１０３を中心として実装を行うための実装用
リッジ１０４が図１３のように両脇に形成されている。
この実装用リッジ１０４は選択成長で形成されており、
その側面は約５５度の（１１１）面が形成された構造と
なっている。一方のＳｉマザーボード１０２には光ファ
イバーを固定するための通常のＶ溝１０５が形成されて
いる。このＶ溝１０５の側面も約５５度の（１１１）面
で形成されている。
【００４５】次に、本実施形態における半導体レーザー
１０１の製造方法を説明する。図１４の（ａ）及び
（ｂ）、図１５の（ｃ）及び（ｄ）は、半導体レーザー
１０１の製造工程を説明するための図である。
１０１の製造方法を説明する。図１４の（ａ）及び
（ｂ）、図１５の（ｃ）及び（ｄ）は、半導体レーザー
１０１の製造工程を説明するための図である。
【００４６】まず、図１４の（ａ）に示すように、ｎ−
ＩｎＰ基板上８１に全面にＳｉＯ2膜を１００ｎｍ程度
熱ＣＶＤ法で形成した後に、３対のＳｉＯ2 ストライプ
マスク８２を通常のフォトリソグラフィ法を用いて形成
する。半導体レーザー１０１のための１対のＳｉＯ2 ス
トライプマスク８２のマスク幅Ｗｍ８３は１０μｍ程
度、マスク開口幅Ｗｏ８４は１．５μｍ程度であり、実
装用リッジ１０４のための他の２対のＳｉＯ2 ストライ
フマスク８２のマスク幅Ｗｍ８５は１００μｍ程度、マ
スク開口幅Ｗｏ８６は５μｍ程度である。この後、ｎ−
ＩｎＰバッファ層８７、１．５５ｍｍ組成ＩｎＧａＡｓ
Ｐ８８、ｐ−ＩｎＰクラッド層８９をＭＯＶＰＥ法を用
いて積層する。各層の層厚は、半導体レーザー領域９０
において、ｎ−ＩｎＰバッファ層８７が１００ｎｍ程
度、１．５５ｍｍ組成ＩｎＧａＡｓＰ８８が１５０ｎｍ
程度、ｐ−ＩｎＰクラッド層８９が２００ｎｍ程度であ
る。このとき実装用リッジ領域９１では、ｎ−ＩｎＰバ
ッファ層８７が１００ｎｍ程度、１．５５ｍｍ組成Ｉｎ
ＧａＡｓＰ８８が１５００ｎｍ程度、ｐ−ＩｎＰクラッ
ド層８９が２０００ｎｍ程度となる。この後、図１４の
（ａ）に示す不要な領域９２に成長された部分は、通常
のフォトリソグラフィ法とウエットエッチング法を用い
て除去すると、図１４の（ｂ）に示す構造が得られる。
次に全面に再びＳｉＯ2 膜を１００ｎｍ程度熱ＣＶＤ法
で形成した後、通常のフォトリソグラフィ法とウェット
エッチング法を用いて、実装用リッジ領域９１はＳｉＯ
2 にて覆い、半導体レーザー領域９０は、図１４の
（ｃ）に示すように、埋め込み成長のための１対のＳｉ
Ｏ2 ストライプマスクを形成する。このときのマスク幅
Ｗｍは１０μｍ程度、マスク開口幅Ｗｏ８４ａは６μｍ
程度である。この後、ＭＯＶＰＥ法を用いてＰ−ＩｎＰ
埋め込み層９３、Ｐ−ＩｎＧａＡｓキャップ層９４を積
層する。各層の層厚は、Ｐ−ＩｎＰ埋め込み層９３が２
μｍ程度、Ｐ−ＩｎＧａＡｓキャップ層９４が０．２μ
ｍ程度である。熱ＣＶＤ法を用いてＳｉＯ2 パッシベー
ション膜を形成した後、通常のフォトリソグラフィ法を
用いてキャップ層９４の直上のみ前記ＳｉＯ2 パッシベ
ーション膜を除去し、その後、表面電極を通常のスパッ
タリング法で形成する。裏面を研磨したのち、裏面電極
も通常のスパッタリング法で形成し、劈開を行い素子を
分離する。劈開後の端面に通常の無反射（ＡＲ）コーテ
ィングおよび半反射（ＨＲ）コーティングを施して、素
子の製作を終わる。
ＩｎＰ基板上８１に全面にＳｉＯ2膜を１００ｎｍ程度
熱ＣＶＤ法で形成した後に、３対のＳｉＯ2 ストライプ
マスク８２を通常のフォトリソグラフィ法を用いて形成
する。半導体レーザー１０１のための１対のＳｉＯ2 ス
トライプマスク８２のマスク幅Ｗｍ８３は１０μｍ程
度、マスク開口幅Ｗｏ８４は１．５μｍ程度であり、実
装用リッジ１０４のための他の２対のＳｉＯ2 ストライ
フマスク８２のマスク幅Ｗｍ８５は１００μｍ程度、マ
スク開口幅Ｗｏ８６は５μｍ程度である。この後、ｎ−
ＩｎＰバッファ層８７、１．５５ｍｍ組成ＩｎＧａＡｓ
Ｐ８８、ｐ−ＩｎＰクラッド層８９をＭＯＶＰＥ法を用
いて積層する。各層の層厚は、半導体レーザー領域９０
において、ｎ−ＩｎＰバッファ層８７が１００ｎｍ程
度、１．５５ｍｍ組成ＩｎＧａＡｓＰ８８が１５０ｎｍ
程度、ｐ−ＩｎＰクラッド層８９が２００ｎｍ程度であ
る。このとき実装用リッジ領域９１では、ｎ−ＩｎＰバ
ッファ層８７が１００ｎｍ程度、１．５５ｍｍ組成Ｉｎ
ＧａＡｓＰ８８が１５００ｎｍ程度、ｐ−ＩｎＰクラッ
ド層８９が２０００ｎｍ程度となる。この後、図１４の
（ａ）に示す不要な領域９２に成長された部分は、通常
のフォトリソグラフィ法とウエットエッチング法を用い
て除去すると、図１４の（ｂ）に示す構造が得られる。
次に全面に再びＳｉＯ2 膜を１００ｎｍ程度熱ＣＶＤ法
で形成した後、通常のフォトリソグラフィ法とウェット
エッチング法を用いて、実装用リッジ領域９１はＳｉＯ
2 にて覆い、半導体レーザー領域９０は、図１４の
（ｃ）に示すように、埋め込み成長のための１対のＳｉ
Ｏ2 ストライプマスクを形成する。このときのマスク幅
Ｗｍは１０μｍ程度、マスク開口幅Ｗｏ８４ａは６μｍ
程度である。この後、ＭＯＶＰＥ法を用いてＰ−ＩｎＰ
埋め込み層９３、Ｐ−ＩｎＧａＡｓキャップ層９４を積
層する。各層の層厚は、Ｐ−ＩｎＰ埋め込み層９３が２
μｍ程度、Ｐ−ＩｎＧａＡｓキャップ層９４が０．２μ
ｍ程度である。熱ＣＶＤ法を用いてＳｉＯ2 パッシベー
ション膜を形成した後、通常のフォトリソグラフィ法を
用いてキャップ層９４の直上のみ前記ＳｉＯ2 パッシベ
ーション膜を除去し、その後、表面電極を通常のスパッ
タリング法で形成する。裏面を研磨したのち、裏面電極
も通常のスパッタリング法で形成し、劈開を行い素子を
分離する。劈開後の端面に通常の無反射（ＡＲ）コーテ
ィングおよび半反射（ＨＲ）コーティングを施して、素
子の製作を終わる。
【００４７】一方、図１３に示した光ファイバー固定用
Ｖ溝１０５を有するＳｉマザーボード１０２は、通常の
ウェットエッチング法によってＶ溝を形成する。
Ｖ溝１０５を有するＳｉマザーボード１０２は、通常の
ウェットエッチング法によってＶ溝を形成する。
【００４８】以上が本発明による第４の実施形態である
半導体レーザー１０１の製造方法であり、本発明による
半導体レーザーが、精細な実装に適した溝造である原理
を以下に説明する。
半導体レーザー１０１の製造方法であり、本発明による
半導体レーザーが、精細な実装に適した溝造である原理
を以下に説明する。
【００４９】図１６は、本発明の第４の実施形態におい
て半導体レーザー１０１がＳｉマザーボード１０２上で
光ファイバー１０６と精細に実装される原理を説明する
図である。図１６の（ａ）にはＳｉマザーボード１０２
と半導体レーザー１０１との実装状態を、図１６の
（ｂ）にはＳｉマザーボード１０２と光ファイバー１０
６との実装状態を示す。第４の実施形態と同様に光ファ
イバー１０６とＳｉマザーボード１０２のＶ溝１０５と
の接点を結んだ直線の長さをＷ1、この直線と光ファイ
バー１０６の中心との距離をｈ1、とすると、Ｗ1が与え
られればｈ1は決まる。一方の半導体レーザー１０１の
活性層１０３の高さｈ2も第１の実施形態と同様に、実
装用リッジ１０４形成時のマスク開口幅Ｗｏ８６および
２つの実装用リッジ１０４の間隔が与えられれば決まる
（図１４（ａ）参照。）。すなわちｙ方向の実装精度
は、半導体レーザー１０１の実装用リッジ１０４の高さ
には依存せず、実装用リッジ１０４形成時のマスク開口
幅Ｗｏ８６および２つの実装用リッジ１０４の間隔によ
ってのみ制御される。この実装用リッジ１０４形成用の
マスクは１００ｎｍ程度のＳｉＯ2 膜を加工するだけで
あり、容易に高精細な精度が実現できる。またｘ方向の
精度に関しては、一対の実装用リッジ１０４と、これら
の間の半導体レーザー１０１の活性層１０３とが同一の
フォトリソグラフィ工程で形成されたＳｉＯ2 マスクに
よって形成されているので、極めて高精細に実現され
る。しかも半導体レーザー１０１の実装用リッジ１０４
の側面は（１１１）面で形成されており、Ｖ溝１０５と
は面接触しており線接触ではないため、実装作業中に例
えば実装用リッジの一部が欠けたとしても、実装不良は
発生しない。
て半導体レーザー１０１がＳｉマザーボード１０２上で
光ファイバー１０６と精細に実装される原理を説明する
図である。図１６の（ａ）にはＳｉマザーボード１０２
と半導体レーザー１０１との実装状態を、図１６の
（ｂ）にはＳｉマザーボード１０２と光ファイバー１０
６との実装状態を示す。第４の実施形態と同様に光ファ
イバー１０６とＳｉマザーボード１０２のＶ溝１０５と
の接点を結んだ直線の長さをＷ1、この直線と光ファイ
バー１０６の中心との距離をｈ1、とすると、Ｗ1が与え
られればｈ1は決まる。一方の半導体レーザー１０１の
活性層１０３の高さｈ2も第１の実施形態と同様に、実
装用リッジ１０４形成時のマスク開口幅Ｗｏ８６および
２つの実装用リッジ１０４の間隔が与えられれば決まる
（図１４（ａ）参照。）。すなわちｙ方向の実装精度
は、半導体レーザー１０１の実装用リッジ１０４の高さ
には依存せず、実装用リッジ１０４形成時のマスク開口
幅Ｗｏ８６および２つの実装用リッジ１０４の間隔によ
ってのみ制御される。この実装用リッジ１０４形成用の
マスクは１００ｎｍ程度のＳｉＯ2 膜を加工するだけで
あり、容易に高精細な精度が実現できる。またｘ方向の
精度に関しては、一対の実装用リッジ１０４と、これら
の間の半導体レーザー１０１の活性層１０３とが同一の
フォトリソグラフィ工程で形成されたＳｉＯ2 マスクに
よって形成されているので、極めて高精細に実現され
る。しかも半導体レーザー１０１の実装用リッジ１０４
の側面は（１１１）面で形成されており、Ｖ溝１０５と
は面接触しており線接触ではないため、実装作業中に例
えば実装用リッジの一部が欠けたとしても、実装不良は
発生しない。
【００５０】なお本実施形態においては半導体光デバイ
スとして半導体レーザーを用いたが、これに限るわけで
はなく、他の導波型半導体光デバイス、例えば半導体光
アンプ、半導体光変調器、半導体光スイッチにおいても
本発明は適用可能である。
スとして半導体レーザーを用いたが、これに限るわけで
はなく、他の導波型半導体光デバイス、例えば半導体光
アンプ、半導体光変調器、半導体光スイッチにおいても
本発明は適用可能である。
【００５１】（第５の実施形態）次に、本発明の第５の
実施形態について説明する。図１７は本発明の第５の実
施形態である、１．５５μｍ帯半導体レーザー１１１
と、光ファイバーとの実装を行うためのＳｉマザーボー
ド１１２の斜視概要図である。半導体レーザー１１１に
は、活性層１１３を中心として実装を行うための実装用
リッジ１１４が図１７のように両脇に形成されている。
この実装用リッジ１１４は選択成長で形成されており、
その側面は約５５度の（１１１）面が形成された構造と
なっている。一方のＳｉマザーボード１１２には光ファ
イバーを固定するための通常のＶ溝１１３が形成されて
いる。このＶ溝１１３の側面も約５５度の（１１１）面
で形成されている。
実施形態について説明する。図１７は本発明の第５の実
施形態である、１．５５μｍ帯半導体レーザー１１１
と、光ファイバーとの実装を行うためのＳｉマザーボー
ド１１２の斜視概要図である。半導体レーザー１１１に
は、活性層１１３を中心として実装を行うための実装用
リッジ１１４が図１７のように両脇に形成されている。
この実装用リッジ１１４は選択成長で形成されており、
その側面は約５５度の（１１１）面が形成された構造と
なっている。一方のＳｉマザーボード１１２には光ファ
イバーを固定するための通常のＶ溝１１３が形成されて
いる。このＶ溝１１３の側面も約５５度の（１１１）面
で形成されている。
【００５２】次に、本実施形態における半導体レーザー
１１１の製造方法を説明する。図１８の（ａ）及び
（ｂ）、図１９の（ｃ）及び（ｄ）は、半導体レーザー
１１１の製造工程を説明するための図である。
１１１の製造方法を説明する。図１８の（ａ）及び
（ｂ）、図１９の（ｃ）及び（ｄ）は、半導体レーザー
１１１の製造工程を説明するための図である。
【００５３】まず、図１８の（ａ）に示すように、ｎ−
ＩｎＰ基板上８１に全面にＳｉＯ2膜を１００ｎｍ程度
熱ＣＶＤ法で形成した後に、３対のＳｉＯ2 ストライプ
マスク１２２を通常のフォトリソグラフィ法を用いて形
成する。半導体レーザー１１１のための１対のＳｉＯ2
ストライプマスク１２２のマスク幅Ｗｍ１２３は１０μ
ｍ程度、マスク開口幅Ｗｏ１２４は１．５μｍ程度であ
り、実装用リッジ１１４のための他の２対のＳｉＯ2 ス
トライプマスク１２２のマスク幅Ｗｍ１２５は３０μｍ
程度、マスク開口幅Ｗｏ１２６は５μｍ程度である。こ
の後、図１８の（ｂ）のように、ｎ−ＩｎＰバッファ層
１３０、１．５５ｍｍ組成ＩｎＧａＡｓＰ１３１、ｐ−
ＩｎＰクラッド層１３２をＭＯＶＰＥ法を用いて積層す
る。各層の層厚は、半導体レーザー領域１２７におい
て、ｎ−ＩｎＰバッファ層１３０が１００ｎｍ程度、
１．５５ｍｍ組成ＩｎＧａＡｓＰ１３１が１５０ｎｍ程
度、ｐ−ＩｎＰクラッド層１３２が２００ｎｍ程度であ
る。このとき実装用リッジ領戒１２８では、ｎ−ＩｎＰ
バッファ層１３０が１０００ｎｍ程度、１．５５ｍｍ組
成ＩｎＧａＡｓＰ１３１が１５００ｎｍ程度、ｐ−Ｉｎ
Ｐクラッド層１３２が２０００ｎｍ程度となる。次に通
常のフォトリソグラフィ法とウェットエッチング法を用
いて、半導体レーザー領域１２７のみ、図１９の（ｃ）
に示すように、１対のＳｉＯ2 ストライプマスク１２２
の開口幅Ｗｏ１２４を６μｍ程度に拡げる。この後、Ｍ
ＯＶＰＥ法を用いてＰ−ＩｎＰ埋め込み層１３３、Ｐ−
ＩｎＧａＡｓキャップ層１３４を積層する。各層の層厚
は、Ｐ−ＩｎＰ埋め込み層１３３が２μｍ程度、Ｐ−Ｉ
ｎＧａＡｓキャップ層１３４が０．２μｍ程度である。
この時実装用リッジ領域１２８にもＰ−ＩｎＰ層１３３
が２μｍ程度、Ｐ−ＩｎＧａＡｓキャップ層１３４がそ
のまま積層されるため、実装用リッジ１１４の高さは半
導体レーザー領域１２７の高さよりも高くなる。この
後、図１９の（ｃ）に示した不要な領域１２９を通常の
フォトリソグラフィ法とウェットエッチング法を用いて
図１９の（ｄ）のように除去する。熱ＣＶＤ法を用いて
ＳｉＯ2 パッシベーション膜を形成した後、通常のフォ
トリソグラフィ法を用いてキャップ層１３４の直上のみ
前記ＳｉＯ2 パッシベーション膜を除去し、その後、表
面電極を通常のスパッタリング法で形成する。裏面を研
磨したのち、裏面電極も通常のスパッタリング法で形成
し、劈開を行い素子を分離する。劈開後の端面に通常の
無反射（ＡＲ）コーティングおよび半反射（ＨＲ）コー
ティングを施して、素子の製作を終わる。
ＩｎＰ基板上８１に全面にＳｉＯ2膜を１００ｎｍ程度
熱ＣＶＤ法で形成した後に、３対のＳｉＯ2 ストライプ
マスク１２２を通常のフォトリソグラフィ法を用いて形
成する。半導体レーザー１１１のための１対のＳｉＯ2
ストライプマスク１２２のマスク幅Ｗｍ１２３は１０μ
ｍ程度、マスク開口幅Ｗｏ１２４は１．５μｍ程度であ
り、実装用リッジ１１４のための他の２対のＳｉＯ2 ス
トライプマスク１２２のマスク幅Ｗｍ１２５は３０μｍ
程度、マスク開口幅Ｗｏ１２６は５μｍ程度である。こ
の後、図１８の（ｂ）のように、ｎ−ＩｎＰバッファ層
１３０、１．５５ｍｍ組成ＩｎＧａＡｓＰ１３１、ｐ−
ＩｎＰクラッド層１３２をＭＯＶＰＥ法を用いて積層す
る。各層の層厚は、半導体レーザー領域１２７におい
て、ｎ−ＩｎＰバッファ層１３０が１００ｎｍ程度、
１．５５ｍｍ組成ＩｎＧａＡｓＰ１３１が１５０ｎｍ程
度、ｐ−ＩｎＰクラッド層１３２が２００ｎｍ程度であ
る。このとき実装用リッジ領戒１２８では、ｎ−ＩｎＰ
バッファ層１３０が１０００ｎｍ程度、１．５５ｍｍ組
成ＩｎＧａＡｓＰ１３１が１５００ｎｍ程度、ｐ−Ｉｎ
Ｐクラッド層１３２が２０００ｎｍ程度となる。次に通
常のフォトリソグラフィ法とウェットエッチング法を用
いて、半導体レーザー領域１２７のみ、図１９の（ｃ）
に示すように、１対のＳｉＯ2 ストライプマスク１２２
の開口幅Ｗｏ１２４を６μｍ程度に拡げる。この後、Ｍ
ＯＶＰＥ法を用いてＰ−ＩｎＰ埋め込み層１３３、Ｐ−
ＩｎＧａＡｓキャップ層１３４を積層する。各層の層厚
は、Ｐ−ＩｎＰ埋め込み層１３３が２μｍ程度、Ｐ−Ｉ
ｎＧａＡｓキャップ層１３４が０．２μｍ程度である。
この時実装用リッジ領域１２８にもＰ−ＩｎＰ層１３３
が２μｍ程度、Ｐ−ＩｎＧａＡｓキャップ層１３４がそ
のまま積層されるため、実装用リッジ１１４の高さは半
導体レーザー領域１２７の高さよりも高くなる。この
後、図１９の（ｃ）に示した不要な領域１２９を通常の
フォトリソグラフィ法とウェットエッチング法を用いて
図１９の（ｄ）のように除去する。熱ＣＶＤ法を用いて
ＳｉＯ2 パッシベーション膜を形成した後、通常のフォ
トリソグラフィ法を用いてキャップ層１３４の直上のみ
前記ＳｉＯ2 パッシベーション膜を除去し、その後、表
面電極を通常のスパッタリング法で形成する。裏面を研
磨したのち、裏面電極も通常のスパッタリング法で形成
し、劈開を行い素子を分離する。劈開後の端面に通常の
無反射（ＡＲ）コーティングおよび半反射（ＨＲ）コー
ティングを施して、素子の製作を終わる。
【００５４】一方、図１７に示した光ファイバー固定用
Ｖ溝１１３を有するＳｉマザーボード１１２は、通常の
ウェットエッチング法によってＶ溝を形成する。
Ｖ溝１１３を有するＳｉマザーボード１１２は、通常の
ウェットエッチング法によってＶ溝を形成する。
【００５５】以上が本発明による第５の実施形態である
半導体レーザー１１１の製造方法であり、本発明による
半導体レーザーが、精細な実装に適した溝造である原理
を以下に説明する。
半導体レーザー１１１の製造方法であり、本発明による
半導体レーザーが、精細な実装に適した溝造である原理
を以下に説明する。
【００５６】図２０は、本発明の第５の実施形態におい
て半導体レーザー１１１がＳｉマザーボード１１２上で
光ファイバー１１５と精細に実装される原理を説明する
図である。図２０の（ａ）にはＳｉマザーボード１１２
と半導体レーザー１１１との実装状態を、図２０の
（ｂ）にはＳｉマザーボード１１２と光ファイバー１１
５との実装状態を示す。第５の実施形態と同様に光ファ
イバー１１５とＳｉマザーボード１１２のＶ溝１１３と
の接点を結んだ直線の長さをＷ1、この直線と光ファイ
バー１１５の中心との距離をｈ1、とすると、Ｗ1が与え
られればｈ1は決まる。一方の半導体レーザー１１１の
活性層１１３の高さｈ2も第１の実施形態と同様に、実
装用リッジ１１４形成時のマスク開口幅Ｗｏ１２６およ
び２つの実装用リッジ１１４の間隔が与えられれば決ま
る（図１８（ａ）参照。）。すなわちｙ方向の実装精度
は、半導体レーザー１１１の実装用リッジ１１４の高さ
には依存せず、実装用リッジ１１４形成時のマスク開口
幅Ｗｏ１２６および２つの実装用リッジ１１４の間隔に
よってのみ制御される。この実装用リッジ１１４形成用
のマスクは１００ｎｍ程度のＳｉＯ2 膜を加工するだけ
であり、容易に高精細な精度が実現できる。またｘ方向
の精度に関しては、一対の実装用リッジ１１４と、これ
らの間の半導体レーザー１１１の活性層１１３とが同一
のフォトリソグラフィ工程で形成されたＳｉＯ2 マスク
によって形成されているため、極めて高精細な位置精度
が実現される。しかも半導体レーザー１１１の実装用リ
ッジ１１４の側面は（１１１）面で形成されており、Ｖ
溝とは面接触しており線接触ではないため、実装作業中
に例えば実装用リッジの一部が欠けたとしても、実装不
良は発生しない。
て半導体レーザー１１１がＳｉマザーボード１１２上で
光ファイバー１１５と精細に実装される原理を説明する
図である。図２０の（ａ）にはＳｉマザーボード１１２
と半導体レーザー１１１との実装状態を、図２０の
（ｂ）にはＳｉマザーボード１１２と光ファイバー１１
５との実装状態を示す。第５の実施形態と同様に光ファ
イバー１１５とＳｉマザーボード１１２のＶ溝１１３と
の接点を結んだ直線の長さをＷ1、この直線と光ファイ
バー１１５の中心との距離をｈ1、とすると、Ｗ1が与え
られればｈ1は決まる。一方の半導体レーザー１１１の
活性層１１３の高さｈ2も第１の実施形態と同様に、実
装用リッジ１１４形成時のマスク開口幅Ｗｏ１２６およ
び２つの実装用リッジ１１４の間隔が与えられれば決ま
る（図１８（ａ）参照。）。すなわちｙ方向の実装精度
は、半導体レーザー１１１の実装用リッジ１１４の高さ
には依存せず、実装用リッジ１１４形成時のマスク開口
幅Ｗｏ１２６および２つの実装用リッジ１１４の間隔に
よってのみ制御される。この実装用リッジ１１４形成用
のマスクは１００ｎｍ程度のＳｉＯ2 膜を加工するだけ
であり、容易に高精細な精度が実現できる。またｘ方向
の精度に関しては、一対の実装用リッジ１１４と、これ
らの間の半導体レーザー１１１の活性層１１３とが同一
のフォトリソグラフィ工程で形成されたＳｉＯ2 マスク
によって形成されているため、極めて高精細な位置精度
が実現される。しかも半導体レーザー１１１の実装用リ
ッジ１１４の側面は（１１１）面で形成されており、Ｖ
溝とは面接触しており線接触ではないため、実装作業中
に例えば実装用リッジの一部が欠けたとしても、実装不
良は発生しない。
【００５７】なお本実施形態においては、半導体光デバ
イスとして半導体レーザーを用いたが、これに限るわけ
ではなく、他の導波型半導体光デバイス、例えば半導体
光アンプ、半導体光変調器、半導体光スイッチにおいて
も本発明は適用可能である。また、本実施形態において
はＭＯＶＰＥを用いたがこれに限るわけではなく、ＭＢ
Ｅ法であっても適用可能である。
イスとして半導体レーザーを用いたが、これに限るわけ
ではなく、他の導波型半導体光デバイス、例えば半導体
光アンプ、半導体光変調器、半導体光スイッチにおいて
も本発明は適用可能である。また、本実施形態において
はＭＯＶＰＥを用いたがこれに限るわけではなく、ＭＢ
Ｅ法であっても適用可能である。
【００５８】
【発明の効果】以上説明したように本発明は、実装用リ
ッジ形成時のマスクの開口幅の精度で半導体光デバイス
と光ファイバーとの位置精度が制御されるため、極めて
高い実装精度がｘ方向およびｙ方向において実現され
る。しかも、半導体光デバイスの実装用リッジの側面に
は約５５度の（１１１）面が形成され、実装用基板のＶ
溝とは面接触が可能となるため、実装用リッジの欠けに
起因する実装不良が回避でき、歩留まりが改善される。
ッジ形成時のマスクの開口幅の精度で半導体光デバイス
と光ファイバーとの位置精度が制御されるため、極めて
高い実装精度がｘ方向およびｙ方向において実現され
る。しかも、半導体光デバイスの実装用リッジの側面に
は約５５度の（１１１）面が形成され、実装用基板のＶ
溝とは面接触が可能となるため、実装用リッジの欠けに
起因する実装不良が回避でき、歩留まりが改善される。
【図１】本発明の半導体光バイスの第１の実施形態であ
る半導体レーザーと、該半導体レーザーの実装を行うた
めのＳｉマザーボードとを表す斜視概要図である。
る半導体レーザーと、該半導体レーザーの実装を行うた
めのＳｉマザーボードとを表す斜視概要図である。
【図２】本発明の半導体光デバイスの第１の実施形態で
ある半導体レーザーの製造工程を説明するための図であ
る。
ある半導体レーザーの製造工程を説明するための図であ
る。
【図３】本発明の半導体光デバイスの第１の実施形態で
ある半導体レーザーの製造工程を説明するための図であ
る。
ある半導体レーザーの製造工程を説明するための図であ
る。
【図４】本発明の第１の実施形態である半導体レーザー
が該半導体レーザーの実装を行うためのＳｉマザーボー
ド上で光ファイバーと精細に実装される原理を説明する
図である。
が該半導体レーザーの実装を行うためのＳｉマザーボー
ド上で光ファイバーと精細に実装される原理を説明する
図である。
【図５】本発明の半導体光バイスの第２の実施形態であ
る半導体レーザーと、該半導体レーザーの実装を行うた
めのＳｉマザーボードとを表す斜視概要図である。
る半導体レーザーと、該半導体レーザーの実装を行うた
めのＳｉマザーボードとを表す斜視概要図である。
【図６】本発明の半導体光デバイスの第２の実施形態で
ある半導体レーザーの製造工程を説明するための図であ
る。
ある半導体レーザーの製造工程を説明するための図であ
る。
【図７】本発明の半導体光デバイスの第２の実施形態で
ある半導体レーザーの製造工程を説明するための図であ
る。
ある半導体レーザーの製造工程を説明するための図であ
る。
【図８】本発明の第２の実施形態である半導体レーザー
が該半導体レーザーの実装を行うためのＳｉマザーボー
ド上で光ファイバーと精細に実装される原理を説明する
図である。
が該半導体レーザーの実装を行うためのＳｉマザーボー
ド上で光ファイバーと精細に実装される原理を説明する
図である。
【図９】本発明の半導体光バイスの第３の実施形態であ
る半導体レーザーと、該半導体レーザーの実装を行うた
めのＳｉマザーボードとを表す斜視概要図である。
る半導体レーザーと、該半導体レーザーの実装を行うた
めのＳｉマザーボードとを表す斜視概要図である。
【図１０】本発明の半導体光デバイスの第３の実施形態
である半導体レーザーの製造工程を説明するための図で
ある。
である半導体レーザーの製造工程を説明するための図で
ある。
【図１１】本発明の半導体光デバイスの第３の実施形態
である半導体レーザーの製造工程を説明するための図で
ある。
である半導体レーザーの製造工程を説明するための図で
ある。
【図１２】本発明の第３の実施形態である半導体レーザ
ーが該半導体レーザーの実装を行うためのＳｉマザーボ
ード上で光ファイバーと精細に実装される原理を説明す
る図である。
ーが該半導体レーザーの実装を行うためのＳｉマザーボ
ード上で光ファイバーと精細に実装される原理を説明す
る図である。
【図１３】本発明の半導体光バイスの第４の実施形態で
ある半導体レーザーと、該半導体レーザーの実装を行う
ためのＳｉマザーボードとを表す斜視概要図である。
ある半導体レーザーと、該半導体レーザーの実装を行う
ためのＳｉマザーボードとを表す斜視概要図である。
【図１４】本発明の半導体光デバイスの第４の実施形態
である半導体レーザーの製造工程を説明するための図で
ある。
である半導体レーザーの製造工程を説明するための図で
ある。
【図１５】本発明の半導体光デバイスの第４の実施形態
である半導体レーザーの製造工程を説明するための図で
ある。
である半導体レーザーの製造工程を説明するための図で
ある。
【図１６】本発明の第４の実施形態である半導体レーザ
ーが該半導体レーザーの実装を行うためのＳｉマザーボ
ード上で光ファイバーと精細に実装される原理を説明す
る図である。
ーが該半導体レーザーの実装を行うためのＳｉマザーボ
ード上で光ファイバーと精細に実装される原理を説明す
る図である。
【図１７】本発明の半導体光バイスの第５の実施形態で
ある半導体レーザーと、該半導体レーザーの実装を行う
ためのＳｉマザーボードとを表す斜視概要図である。
ある半導体レーザーと、該半導体レーザーの実装を行う
ためのＳｉマザーボードとを表す斜視概要図である。
【図１８】本発明の半導体光デバイスの第５の実施形態
である半導体レーザーの製造工程を説明するための図で
ある。
である半導体レーザーの製造工程を説明するための図で
ある。
【図１９】本発明の半導体光デバイスの第５の実施形態
である半導体レーザーの製造工程を説明するための図で
ある。
である半導体レーザーの製造工程を説明するための図で
ある。
【図２０】本発明の第５の実施形態である半導体レーザ
ーが該半導体レーザーの実装を行うためのＳｉマザーボ
ード上で光ファイバーと精細に実装される原理を説明す
る図である。
ーが該半導体レーザーの実装を行うためのＳｉマザーボ
ード上で光ファイバーと精細に実装される原理を説明す
る図である。
【図２１】従来の方法による半導体光デバイスと光ファ
イバーとの実装構造を示す図である。
イバーとの実装構造を示す図である。
１、２１、７１、１０１、１１１ 半導体レーザー（半
導体光デバイス） ２、２２、７２、１０２、１１２ Ｓｉマザーボード
（実装用基板） ３、２３、７３、１０３、１１３ 活性層 ４、２４、７４、１０４、１１４ 実装用リッジ ５、２５、７５、１０５、１１３ 光ファイバー固定用
のＶ溝 ６、２７、７７、１０６、１１５ 光ファイバー １１、３１、５１、８１、１２１ ｎ−ＩｎＰ基板 １２、３２、５２、８２、１２２ ＳｉＯ2 ストライプ
マスク １３、３３、５３、８３、１２３ 半導体レーザー領域
のマスク幅Ｗｍ １４、３４、５４、８４、１２４ 半導体レーザー領域
のマスク開口幅Ｗｏ １５、３５、５７、８７、１３０ ｎ−ＩｎＰバッファ
ー層 １６、３６、５８、８８、１３１ １．５５μｍ組成Ｉ
ｎＧａＡｓＰ層 １７、３７、５９、８９、１３２ ｐ−ＩｎＰクラッド
層 １８、４３、６３、９３、１３３ ｐ−ＩｎＰ埋め込み
層 １９、４４、６４、９４、１３４ ｐ−ＩｎＧａＡｓキ
ャップ層 ２０、４２、６２、９２、１２９ 不要な領域 ２６、７６ 実装用リッジ固定用のＶ溝 ３８、５５、８５、１２５ 実装用リッジ領域のマスク
幅Ｗｍ ３９、５６、８６、１２６ 実装用リッジ領域のマスク
開口幅Ｗｏ ４０、６０、９０、１２７ 半導体レーザー領域 ４１、６１、９１、１２８ 実装用リッジ領域
導体光デバイス） ２、２２、７２、１０２、１１２ Ｓｉマザーボード
（実装用基板） ３、２３、７３、１０３、１１３ 活性層 ４、２４、７４、１０４、１１４ 実装用リッジ ５、２５、７５、１０５、１１３ 光ファイバー固定用
のＶ溝 ６、２７、７７、１０６、１１５ 光ファイバー １１、３１、５１、８１、１２１ ｎ−ＩｎＰ基板 １２、３２、５２、８２、１２２ ＳｉＯ2 ストライプ
マスク １３、３３、５３、８３、１２３ 半導体レーザー領域
のマスク幅Ｗｍ １４、３４、５４、８４、１２４ 半導体レーザー領域
のマスク開口幅Ｗｏ １５、３５、５７、８７、１３０ ｎ−ＩｎＰバッファ
ー層 １６、３６、５８、８８、１３１ １．５５μｍ組成Ｉ
ｎＧａＡｓＰ層 １７、３７、５９、８９、１３２ ｐ−ＩｎＰクラッド
層 １８、４３、６３、９３、１３３ ｐ−ＩｎＰ埋め込み
層 １９、４４、６４、９４、１３４ ｐ−ＩｎＧａＡｓキ
ャップ層 ２０、４２、６２、９２、１２９ 不要な領域 ２６、７６ 実装用リッジ固定用のＶ溝 ３８、５５、８５、１２５ 実装用リッジ領域のマスク
幅Ｗｍ ３９、５６、８６、１２６ 実装用リッジ領域のマスク
開口幅Ｗｏ ４０、６０、９０、１２７ 半導体レーザー領域 ４１、６１、９１、１２８ 実装用リッジ領域
Claims (13)
- 【請求項１】 光が誘導放出される活性層が形成された
半導体基板上に、該半導体基板を光ファイバーと共に実
装用基板に実装した時の前記活性層の中心と前記光ファ
イバーの中心との相対位置を調整するための実装用リッ
ジを形成してなり、前記実装用基板は該実装用リッジが
嵌め込まれるＶ溝を有していて、該Ｖ溝は少なくとも
（１１１）結晶方位面で形成されている半導体光デバイ
スにおいて、 前記実装用リッジの側壁は少なくとも（１１１）結晶方
位面で形成されていることを特徴とする半導体光デバイ
ス。 - 【請求項２】 前記実装用リッジは、前記活性層を埋め
込んで形成されている請求項１に記載の半導体光デバイ
ス。 - 【請求項３】 前記実装用リッジは、前記活性層とは異
なる位置に少なくとも２つ形成されている請求項１に記
載の半導体光デバイス。 - 【請求項４】 前記Ｖ溝は前記光ファイバーを固定する
ための溝でもある請求項２又は３に記載の半導体光デバ
イス。 - 【請求項５】 前記実装用基板には前記光ファイバーを
固定するためのＶ溝が別に形成されている請求項３に記
載の半導体光デバイス。 - 【請求項６】 請求項２に記載の半導体光デバイスの製
造方法であって、前記活性層を前記半導体基板上に形成
したマスクの開口を用いて有機金属気相成長法により形
成し、さらに前記活性層を形成した前記マスクパターン
の開口幅を拡げて前記活性層上に前記実装用リッジを有
機金属気相成長法により形成したことを特徴とする半導
体光デバイスの製造方法。 - 【請求項７】 請求項３に記載の半導体光デバイスの製
造方法であって、前記実装用リッジと前記活性層とを、
前記半導体基板上に少なくとも同一工程で形成したマス
クの開口を用いて形成したことを特徴とする半導体光デ
バイスの製造方法。 - 【請求項８】 光が誘導放出される活性層が形成された
半導体基板上に、該半導体基板を光ファイバーと共に実
装用基板に実装した時の前記活性層の中心と前記光ファ
イバーの中心との相対位置を調整するための実装用リッ
ジを形成してなる半導体光デバイスの実装構造であっ
て、前記実装用リッジの側壁が少なくとも（１１１）結
晶方位面で形成されており、前記実装用基板に少なくと
も（１１１）結晶方位面で形成されたＶ溝に前記実装用
リッジが嵌め込まれていることを特徴とする半導体光デ
バイスの実装構造。 - 【請求項９】 前記実装用リッジは、前記半導体基板上
に形成したマスクの開口を用いて有機金属気相成長法に
より形成されている請求項７に記載の半導体光デバイス
の実装構造。 - 【請求項１０】 前記実装用リッジは、前記活性層を埋
め込んで形成されている請求項９に記載の半導体光デバ
イスの実装構造。 - 【請求項１１】 前記実装用リッジは、前記活性層とは
異なる位置に少なくとも２つ形成されている請求項９に
記載の半導体光デバイスの実装構造。 - 【請求項１２】 前記Ｖ溝は前記光ファイバーを固定す
るための溝としても用いられる請求項１０又は１１に記
載の半導体光デバイスの実装構造。 - 【請求項１３】 前記実装用基板には前記光ファイバー
を固定するためのＶ溝が別に形成されている請求項１１
に記載の半導体光デバイスの実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19712897A JP3239933B2 (ja) | 1997-07-23 | 1997-07-23 | 半導体光デバイス、該半導体光デバイスの製造方法、および該半導体光デバイスの実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19712897A JP3239933B2 (ja) | 1997-07-23 | 1997-07-23 | 半導体光デバイス、該半導体光デバイスの製造方法、および該半導体光デバイスの実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1140898A true JPH1140898A (ja) | 1999-02-12 |
| JP3239933B2 JP3239933B2 (ja) | 2001-12-17 |
Family
ID=16369217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19712897A Expired - Fee Related JP3239933B2 (ja) | 1997-07-23 | 1997-07-23 | 半導体光デバイス、該半導体光デバイスの製造方法、および該半導体光デバイスの実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3239933B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004515063A (ja) * | 2000-11-23 | 2004-05-20 | イルジン コーポレーション | 凸部をもつ光学集積回路素子及びその製造方法と、この光学集積回路素子を用いて製造した光通信用送受信装置モジュール |
| JP2005057188A (ja) * | 2003-08-07 | 2005-03-03 | Ricoh Co Ltd | 半導体レーザ装置、集積化光ピックアップ及び光ディスク装置 |
| WO2006028564A1 (en) | 2004-09-01 | 2006-03-16 | Agilent Technologies, Inc. | Optical assembly with optoelectronic device alignment |
| JP2008244309A (ja) * | 2007-03-28 | 2008-10-09 | Fujitsu Ltd | 半導体発光素子およびその製造方法 |
| JP2015170701A (ja) * | 2014-03-06 | 2015-09-28 | 技術研究組合光電子融合基盤技術研究所 | 光集積回路装置 |
-
1997
- 1997-07-23 JP JP19712897A patent/JP3239933B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004515063A (ja) * | 2000-11-23 | 2004-05-20 | イルジン コーポレーション | 凸部をもつ光学集積回路素子及びその製造方法と、この光学集積回路素子を用いて製造した光通信用送受信装置モジュール |
| JP2005057188A (ja) * | 2003-08-07 | 2005-03-03 | Ricoh Co Ltd | 半導体レーザ装置、集積化光ピックアップ及び光ディスク装置 |
| WO2006028564A1 (en) | 2004-09-01 | 2006-03-16 | Agilent Technologies, Inc. | Optical assembly with optoelectronic device alignment |
| EP1784669A1 (en) * | 2004-09-01 | 2007-05-16 | Agilent Technologies, Inc. | Optical assembly with optoelectronic device alignment |
| EP1784669A4 (en) * | 2004-09-01 | 2010-01-20 | Avago Technologies General Ip | OPTICAL ARRANGEMENT WITH OPTOELECTRONIC EQUIPMENT ORIENTATION |
| JP2008244309A (ja) * | 2007-03-28 | 2008-10-09 | Fujitsu Ltd | 半導体発光素子およびその製造方法 |
| JP2015170701A (ja) * | 2014-03-06 | 2015-09-28 | 技術研究組合光電子融合基盤技術研究所 | 光集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3239933B2 (ja) | 2001-12-17 |
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