JPH11354471A - 成膜方法、半導体装置及びその製造方法 - Google Patents

成膜方法、半導体装置及びその製造方法

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JPH11354471A
JPH11354471A JP15603698A JP15603698A JPH11354471A JP H11354471 A JPH11354471 A JP H11354471A JP 15603698 A JP15603698 A JP 15603698A JP 15603698 A JP15603698 A JP 15603698A JP H11354471 A JPH11354471 A JP H11354471A
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JP
Japan
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film
substrate
forming
ymno
ferroelectric
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JP15603698A
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Sadahiro Kishii
貞浩 岸井
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】本発明は、強誘電体膜の成膜方法に関し、良好
な膜質で、その膜質が安定している成膜が得られ、かつ
成膜の際の下地の凹凸の影響を受けないXMnO 3 膜を
成膜する。 【解決手段】Sc,Y,La,Ce,Pr,Nd,P
m,Sm,Eu,Gd,Tb,Dy,Ho,Er,T
m,Yb,及びLuのうちいずれか1つの元素と、Mn
とを含む電解溶液を電気分解して、それらの元素のうち
いずれか1つの元素を含むMnO2 膜を基板上に形成す
る工程と、そのMnO2 膜を加熱処理してXMnO3
(但し、XはSc,Y,La,Ce,Pr,Nd,P
m,Sm,Eu,Gd,Tb,Dy,Ho,Er,T
m,Yb,及びLuのうちいずれか1つの元素を示
す。)に変換する工程とを有する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、成膜方法、半導体
装置及びその製造方法に関し、より詳しくは、強誘電体
膜の成膜方法、その成膜方法により作成された強誘電体
膜を備えた半導体装置及びその製造方法に関する。
【0002】
【従来の技術】近年、強誘電体膜をメモリ素子のゲート
絶縁膜等として用いた不揮発性メモリの需要が増大して
いる。このような不揮発性メモリでは、DRAM(Dyna
mic Random Access Memory)と異なり、電源を切ったと
きでも記憶が消えないだけでなく、他の不揮発性メモリ
と異なり、書き込み及び読み込み速度が速いという長所
がある。
【0003】この強誘電体膜を用いたメモリ素子の種類
として、強誘電体膜の自発分極を利用してソース/ドレ
イン電流をオン・オフするMFS(Metal/Ferroelectri
c/Semiconductor )−FETが、低電圧動作、高集積
化、高速動作の点で優れている。また、強誘電体膜とし
てイットリウム(Y)を含むYMnO3 膜がある。この
YMnO3 膜は、世の中で用いられているPZT(チタ
ン酸ジルコン酸鉛)やSBT(SrBi2Ta2O9)と比較して
誘電率が低いため、特に、高速化を必要とする様な用途
への適用が検討されている。
【0004】従来、YMnO3 膜を成膜する場合、スパ
ッタやレーザアブレーションが用いられている。また、
成膜されたYMnO3 膜を整形する場合、アルゴンによ
るミリングが用いられることが多い。
【0005】
【発明が解決しようとする課題】ところで、上記のYM
nO3 膜の成膜方法はスパッタが中心であり、成膜条件
や成膜についてのデータがほとんどないという現状であ
る。また、成膜の特性が安定していない。YMnO3
はスパッタやレーザアブレーションにより成膜されてい
るが、これらの成膜方法によれば、YMnO3 膜を凹凸
のある膜の上に形成することは困難である。
【0006】本発明は、上記の従来例の問題点に鑑みて
創作されたものであり、良好な膜質で、その膜質が安定
している成膜が得られ、かつ成膜の際の下地の凹凸の影
響を受けないXMnO3 膜(但し、XはSc,Y,L
a,Ce,Pr,Nd,Pm,Sm,Eu,Gd,T
b,Dy,Ho,Er,Tm,Yb,及びLuのうちい
ずれか1つの元素を示す。)の成膜方法、その成膜方法
により作成されたXMnO 3 膜を備えた半導体装置及び
その製造方法を提供するものである。
【0007】
【課題を解決するための手段】上記課題は、第1の発明
である、Sc,Y,La,Ce,Pr,Nd,Pm,S
m,Eu,Gd,Tb,Dy,Ho,Er,Tm,Y
b,及びLuのうちいずれか1つの元素と、Mnとを含
む電解溶液を電気分解して、前記Sc,Y,La,C
e,Pr,Nd,Pm,Sm,Eu,Gd,Tb,D
y,Ho,Er,Tm,Yb,及びLuのうちいずれか
1つの元素を含むMnO2 膜を基板上に形成する工程
と、前記MnO2 膜を加熱処理してXMnO3 膜(但
し、Xは前記Sc,Y,La,Ce,Pr,Nd,P
m,Sm,Eu,Gd,Tb,Dy,Ho,Er,T
m,Yb,及びLuのうちいずれか1つの元素を示
す。)に変換する工程とを有することを特徴とする成膜
方法によって解決され、第2の発明である、前記基板は
シリコン基板であることを特徴とする第1の発明に記載
の成膜方法によって解決され、第3の発明である、前記
基板はシリコン基板上に絶縁膜が形成されたものである
ことを特徴とする第1の発明に記載の成膜方法によって
解決され、第4の発明である、前記基板はシリコン基板
上にTiN膜が形成されたものであることを特徴とする
第1の発明に記載の成膜方法によって解決され、第5の
発明である、前記基板はシリコン基板上に絶縁膜を介し
てTiN膜が形成されたものであることを特徴とする第
1の発明に記載の成膜方法によって解決され、第6の発
明である、前記電解溶液は硫酸であることを特徴とする
第1乃至第5の発明のいずれかに記載の成膜方法によっ
て解決され、第7の発明である、前記MnO2 膜の加熱
処理の温度は550℃以上、950℃以下であることを
特徴とする第1乃至第6の発明のいずれかに記載の成膜
方法によって解決され、第8の発明である、第1乃至第
7の発明のいずれかに記載の成膜方法により基板上に前
記XMnO3 膜を形成する工程と、前記XMnO3 膜を
エッチング液を用いて選択的にエッチングし、除去する
工程とを有することを特徴とする半導体装置の製造方法
によって解決され、第9の発明である、前記エッチング
液はHCl+H2 2 +H2 O,H2 SO 4 +H2 2
+H2 O,又はHNO3 +H2 2 +H2 Oのうち何れ
か一の混合溶液であることを特徴とする第8の発明に記
載の半導体装置の製造方法によって解決され、第10の
発明である、基板上に膜を形成した後、該膜に溝又は開
口部を形成する工程と、第1乃至第6の発明のいずれか
に記載の成膜方法により前記溝又は開口部を覆って前記
XMnO3 膜を形成する工程と、前記XMnO3 膜を研
磨し、前記溝又は開口部に前記XMnO3 膜を埋め込む
工程とを有することを特徴とする半導体装置の製造方法
によって解決され、第11の発明である、第8乃至第1
0の発明のいずれかに記載の半導体装置の製造方法によ
り形成された前記XMnO3 膜を備えたことを特徴とす
る半導体装置によって解決される。
【0008】本願発明者は、実験により、 Sc,Y,La,Ce,Pr,Nd,Pm,Sm,E
u,Gd,Tb,Dy,Ho,Er,Tm,Yb,又は
Lu(これらのうちいずれか1つの元素をX元素と称す
る。)が硫酸に溶けること、 X3+とMn3+イオンを含んだ電解溶液を分解すると、
直流の場合は陽極にX元素を含んだMnO2 膜が析出す
ること、或いは交流の場合は両電極にX元素を含んだM
nO2 膜が析出すること、 X元素を含んだMnO2 膜を温度550℃〜950℃
で加熱処理すると、XMnO3 膜に変化する(X線回折
により確認できた)こと、 XMnO3 膜に電圧を印加した場合、自発分極してヒ
ステリシスを有することを見いだした。
【0009】本発明においては、電解法によりX元素を
含むMnO2 膜を成膜し、熱処理することでXMnO3
膜に変換している。このような成膜方法によれば、成膜
の際の下地の凹凸の影響をほとんど受けずに成膜するこ
とができ、良好な膜質で、その膜質が安定しているXM
nO3 膜を得ることができる。
【0010】さらに、エッチング液を用いてXMnO3
膜を整形している。このため、従来のミリングを行った
場合のような荷電粒子等のミリングによる物理的な衝撃
等に起因する成膜の劣化を抑制できる。また、基板上の
絶縁膜に溝或いは開口部を形成したのち、その溝或いは
開口部を覆って強誘電体膜を形成し、研磨方法によりそ
の溝或いは開口部内に強誘電体膜を残している。
【0011】即ち、選択的に強誘電体膜を形成するの
に、強誘電体膜をミリングする必要がないので、荷電粒
子等のミリングによる膜の劣化を抑制できる。
【0012】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら説明する。 (1)実施の形態に用いる電解装置及び被成膜用の基板
についての説明 図1は本発明の実施の形態に係る強誘電体膜の成膜方法
に用いられる電気分解装置について示す側面図である。
【0013】図1に示すように、電解溶液2が収納され
た電解槽1と、一方が陽極3で他方が陰極4である対の
電極と、直流電源5又は交流電源6とを有する。また、
電解溶液2を加熱するため、図示しないヒータが備えら
れている。直流電源5又は交流電源6が、陽極3及び陰
極4からなる対の電極間に接続される。基板11a〜1
1cは陽極3側に保持される。被成膜用の基板が導電性
であるか絶縁性であるかにより直流電源5又は交流電源
6を使い分ける。切り替えをスイッチ7により行うよう
になっている。
【0014】電極3,4の材料としてそれぞれTi,C
を用いる。また、電解溶液2としてイットリウム(Y)
とMnとを含む硫酸を用いる。電解溶液2の組成の一例
として、MnSO4 を0.5−1.2mol/lとし、
YSO4 を0.5−1.2mol/lとし、H2 SO4
2+を0.5−1.2mol/lとする。なお、Yの代わ
りに、Sc,La,Ce,Pr,Nd,Pm,Sm,E
u,Gd,Tb,Dy,Ho,Er,Tm,Yb,及び
Luのうちいずれか1つの元素を用いてもよい。
【0015】次に、図2(a)〜(d)を参照しながら
強誘電体膜を形成する被成膜用の基板について説明す
る。図2(a)〜(d)は断面図である。図2(a)は
シリコン基板からなる基板11aであり、シリコン基板
11a上に強誘電体膜12を直接成膜する場合に用い
る。この場合、電解用電源として直流電源5或いは交流
電源6を用い得る。
【0016】図2(b)はシリコン基板101及びシリ
コン酸化膜102からなる基板11bであり、シリコン
酸化膜102上に強誘電体膜12を成膜する場合に用い
る。この場合、電解用電源として交流電源6を用いる必
要がある。図2(c)は、シリコン基板101及びTi
N膜103からなる基板11cであり、TiN膜103
上に強誘電体膜12を成膜する場合に用いる。この場
合、電解用電源として直流電源5或いは交流電源6を用
い得る。
【0017】図2(d)はシリコン基板101、シリコ
ン酸化膜102及びTiN膜103からなる基板11d
であり、TiN膜103上に強誘電体膜12を成膜する
場合に用いる。この場合、電解用電源として直流電源5
或いは交流電源6を用い得る。成膜方法として下記する
ような第1及び第2の実施の形態の2つに大きく分けら
れる。図3,図4を参照しながら各成膜方法の概略につ
いて説明する。
【0018】(2)第1の実施の形態 図3(a)〜(d)は本発明の第1の実施の形態に係る
強誘電体膜の成膜方法について示す断面図である。強誘
電体膜の成膜に図1に示す電解装置を用いる。被成膜用
の基板11a〜11dとして図2(a)〜(d)に示す
いずれか一つを用いる。
【0019】第1の実施の形態の特徴は、電解法により
強誘電体膜を成膜した後、ホトリソグラフィにより整形
していることである。まず、イットリウム(Y)とMn
とを含む硫酸からなる電解溶液2を収納した、図1に示
す電気分解装置を用意し、陰極4に図3(a)に示す基
板11a〜11dのいずれかを保持する。
【0020】続いて、電解溶液2を加熱し、温度90〜
98℃に保持する。両電極3,4間に電流50〜120
A/m2 を流す。これにより、基板11a〜11d上
に、図3(b)に示すように、電解法によりYを含むM
nO2 膜(強誘電体膜)を形成する。続いて、温度70
0℃に加熱してYMnO3 膜12を形成する。次いで、
図3(c)に示すように、レジスト膜を形成した後、パ
ターニングし、所望の領域にレジスト膜13を残す。
【0021】このレジスト膜13をマスクとして、エッ
チング液によりYMnO3 膜12をエッチングし、除去
する。エッチング液として、HCl/H2 2 /H2
の混合比が10:10:80であるHCl+H2 2
2 Oの混合溶液を用いる。或いは、H2 SO4 +H2
2 +H2 O,又はHNO3 +H2 2 +H2 Oのいず
れか一の混合溶液でも同様の作用をする。
【0022】次に、従来のドライエッチングで、TiN
膜及びSiO2 膜をエッチングし、Si基板を露出させ
る。その後、レジスト膜13を除去すると、図3(d)
に示すように、基板11a〜11d上に選択的にYMn
3 膜12aを形成することができる。以上のように、
本発明の第1の実施の形態によれば、スパッタ法による
成膜とミリングによる加工という工程を採らずに、電解
法による成膜とウエット法によるエッチングという工程
を経てYMnO3 膜12aを選択的に形成することがで
きる。
【0023】このため、成膜の際の下地の凹凸の影響を
受けずに成膜することができ、良好な膜質で、その膜質
が安定しているYMnO3 膜12aを得ることができ
る。 (3)第2の実施の形態 図4(a)〜(e)は本発明の第2の実施の形態に係る
強誘電体膜の成膜方法について示す断面図である。強誘
電体膜の成膜に図1に示す電解装置を用いる。被成膜用
の基板11a〜11dとして図2(a)〜(d)に示す
いずれか一つを用いる。
【0024】第2の実施の形態の特徴は、絶縁膜に開口
部を形成した後、絶縁膜の開口部を覆って強誘電体膜を
成膜し、さらに研磨により絶縁膜の開口部に強誘電体膜
を残すことにより強誘電体膜を整形していることであ
る。即ち、強誘電体膜を選択形成するのにホトリソグラ
フィを用いなくてもよいことである。まず、イットリウ
ム(Y)とMn2+とを含む硫酸からなる電解溶液2を収
納した、図1に示す電解装置を用意し、陰極4に図4
(a)に示す基板11a〜11dのいずれかを保持す
る。
【0025】次いで、図4(b)に示すように、基板1
1a〜11d上にシリコン酸化膜(膜)14を形成した
後、開口部15を形成し、開口部15の底部にSi表面
を露出する。次に、図4(c)に示すように、基板11
a〜11dの後の開口部15以外のTiN膜又はSiO
2 膜をエッチングにより除去してSi表面を露出させ
る。
【0026】次いで、図4(d)に示すように、開口部
15を覆って電解により膜厚300nmのYを含むMn
2 膜を形成する。続いて、温度700℃に加熱してY
MnO3 膜16を形成する。次に、図4(e)に示すよ
うに、化学的機械的研磨法(CMP法)によりYMnO
3 膜16を研磨し、表面を平坦化して、開口部15内に
YMnO3 膜16aを埋め込む。これにより、YMnO
3 膜16aが選択的に形成される。
【0027】以上のように、本発明の第2の実施の形態
によれば、基板11a〜11d上のシリコン酸化膜14
に開口部15を形成したのち、その開口部15を覆って
YMnO3 膜16を形成し、さらに化学的物理的研磨方
法によりその開口部15内にYMnO3 膜16aを残
し、埋め込んでいる。即ち、選択的にYMnO3 膜16
aを形成するのに、YMnO3 膜16をエッチングする
必要がない。このため、荷電粒子等のエッチャントによ
る膜の劣化を抑制できる。
【0028】次に、実際の半導体装置に適用した例につ
いて以下の第3乃至第6の実施の形態により説明する。
強誘電体膜の成膜に図1に示す電解装置を用いる。 (4)第3の実施の形態 図5(a)〜(e)は本発明の第3の実施の形態に係る
強誘電体膜の成膜方法を用いた半導体装置の製造方法に
ついて示す断面図である。
【0029】まず、図5(a)に示すように、シリコン
基板(半導体基板)21の素子分離領域に選択的に溝を
形成した後、溝を覆ってシリコン酸化膜を堆積し、研磨
により表面を平坦化する。これにより、溝内にシリコン
酸化膜(STI:Sharrow Trench Insulator)22を埋
め込んで、平坦化された表面を有する基板を形成する。
以上が被成膜用の基板を構成する。
【0030】次いで、図5(b)に示すように、図1の
電解装置を用い、第1の実施の形態で説明した電解条件
により膜厚約100nmのYを含むMnO2 膜を形成す
る。Yを含むMnO2 膜の電解用の電流供給源として交
流電源6を用いる。Yを含むMnO2 膜は基板表面の全
面に形成される。続いて、温度700℃で加熱処理を行
って、Yを含むMnO2 膜をYMnO3膜(強誘電体
膜)23に変換する。
【0031】次に、図5(c)に示すように、スパッタ
によりYMnO3 膜23上に膜厚100〜200nmの
Ti膜24を形成する。次いで、図5(d)に示すよう
に、レジスト膜13をマスクとして、Arのスパッタに
よりTi膜24及びYMnO3 膜23をミリングし、加
工する。これにより、YMnO3 膜23aからなるゲー
ト絶縁膜と、ゲート絶縁膜上のTi膜24aからなるゲ
ート電極が形成される。
【0032】続いて、ゲート電極24aをマスクとして
シリコン基板21に不純物をイオン注入し、アニールし
て、ゲート電極24aの両側にS/D拡散領域25a,
25bを形成する。次に、通常の工程を経て、図5
(e)に示すように、層間絶縁膜26を形成し、さらに
S/D拡散領域25a,25b上にコンタクトホールを
形成する。続いて、コンタクトホールを通してS/D拡
散領域25a,25bと接続するS/D電極27a,2
7bを形成する。
【0033】以上のように、本発明の第3の実施の形態
においては、電解法によりYを含むMnO2 膜を成膜
し、熱処理することでYMnO3 膜23に変換してい
る。このような成膜方法によれば、成膜の際の下地の凹
凸の影響を受けずに成膜することができ、良好な膜質
で、その膜質が安定しているYMnO3 膜を得ることが
できる。
【0034】なお、第3の実施の形態では、Yを含むM
nO2 膜の電解用の電流供給源として交流電源6を用い
ているが、直流電源5を用いてもよい。 (5)第4の実施の形態 図6(a)〜(e)は本発明の第4の実施の形態に係る
強誘電体膜の成膜方法を用いた半導体装置の製造方法に
ついて示す断面図である。
【0035】第3の実施の形態と異なるところは、強誘
電体膜が基板上のシリコン酸化膜を介して形成されてい
ることである。強誘電体膜の電解用の電流供給源として
交流電源6を用いる。まず、図6(a)に示すように、
シリコン基板21の素子分離領域に選択的に溝を形成し
た後、溝を覆ってシリコン酸化膜を堆積し、研磨により
表面を平坦化する。これにより、溝内にシリコン酸化膜
(STI:Sharrow Trench Insulator)22を埋め込ん
で、平坦化された表面を有する基板を形成する。
【0036】次いで、素子分離領域の間の素子形成領域
のシリコン基板21表面に熱酸化により膜厚1.5nm
のシリコン酸化膜28を形成する。以上が被成膜用の基
板を構成する。次いで、図6(b)に示すように、図1
の電解装置を用い、第1の実施の形態で説明した電解条
件により基板全面に膜厚約100nmのYを含むMnO
2 膜を形成する。
【0037】続いて、温度700℃で加熱処理を行っ
て、Yを含むMnO2 膜をYMnO3膜(強誘電体膜)
29に変換する。次に、図6(c)に示すように、スパ
ッタによりYMnO3 膜29上に膜厚100〜200n
mのTi膜30を形成する。次いで、図6(d)に示す
ように、レジスト膜をマスクとして、Arスパッタによ
りTi膜30及びYMnO3 膜29をミリングし、加工
する。これにより、シリコン酸化膜からなる下部ゲート
絶縁膜28a及びYMnO3 膜からなる上部ゲート絶縁
膜29aと、上部ゲート絶縁膜29a上のTi膜からな
るゲート電極30aが形成される。
【0038】続いて、ゲート電極30aをマスクとして
シリコン基板21に不純物をイオン注入し、アニールし
て、ゲート電極30aの両側にS/D拡散領域31a,
31bを形成する。次に、通常の工程を経て、図6
(e)に示すように、シリコン酸化膜等からなる層間絶
縁膜32を形成し、さらにS/D拡散領域31a,31
b上にコンタクトホールを形成する。続いて、コンタク
トホールを通してS/D拡散領域31a,31bと接続
するS/D電極33a,33bを形成する。
【0039】以上のように、本発明の第4の実施の形態
においては、電解法によりYを含むMnO2 膜を成膜
し、熱処理することでYMnO3 膜29に変換してい
る。このような成膜方法によれば、成膜の際の下地の凹
凸の影響を受けずに成膜することができ、良好な膜質
で、その膜質が安定しているYMnO3 膜29を得るこ
とができる。
【0040】(6)第5の実施の形態 図7(a)〜(e)は本発明の第5の実施の形態に係る
強誘電体膜の成膜方法を用いた半導体装置の製造方法に
ついて示す断面図である。第3の実施の形態と異なると
ころは、強誘電体膜が基板上のシリコン酸化膜及びTi
N膜を介して形成されていることである。強誘電体膜の
電解用の電流供給源として交流電源6を用いる。
【0041】まず、図7(a)に示すように、シリコン
基板21の素子分離領域に選択的に溝を形成した後、溝
を覆ってシリコン酸化膜を堆積し、研磨により表面を平
坦化する。これにより、溝内にシリコン酸化膜(ST
I:Sharrow Trench Insulator)22を埋め込む。次い
で、素子分離領域の間の素子形成領域のシリコン基板2
1表面に熱酸化により膜厚約100nmのシリコン酸化
膜28を形成する。続いて、膜厚100nmのTiN膜
34を形成する。以上が被成膜用の基板を構成する。
【0042】次いで、図7(b)に示すように、図1の
電解装置を用い、第1の実施の形態で説明した電解条件
により基板全面に膜厚約100nmのYを含むMnO2
膜を形成する。続いて、温度700℃で加熱処理を行っ
て、Yを含むMnO2 膜をYMnO3膜(強誘電体膜)
35に変換する。
【0043】次に、図7(c)に示すように、スパッタ
によりYMnO3 膜35上に膜厚100nmのTi膜3
6を形成する。次いで、図7(d)に示すように、レジ
スト膜をマスクとして、ArスパッタによりTi膜36
及びYMnO3 膜35をミリングし、加工する。これに
より、シリコン酸化膜からなる下部ゲート絶縁膜28a
と、TiN膜34aからなる下部ゲート電極と、YMn
3 膜からなる上部ゲート絶縁膜35aと、上部ゲート
絶縁膜35a上のTi膜からなる上部ゲート電極36a
が形成される。
【0044】続いて、上部ゲート電極36aをマスクと
してシリコン基板21に不純物をイオン注入し、上部ゲ
ート電極36aの両側にS/D拡散領域37a,37b
を形成する。次に、通常の工程を経て、図7(e)に示
すように、シリコン酸化膜等からなる層間絶縁膜38を
形成し、さらにS/D拡散領域37a,37b上の層間
絶縁膜38にコンタクトホールを形成する。続いて、コ
ンタクトホールを通してS/D拡散領域37a,37b
と接続するS/D電極39a,39bを形成する。
【0045】以上のように、本発明の第5の実施の形態
においては、電解法によりYを含むMnO2 膜を成膜
し、加熱処理することでYMnO3 膜35に変換してい
る。このような成膜方法によれば、成膜の際の下地の凹
凸の影響を受けずに成膜することができ、良好な膜質
で、その膜質が安定しているYMnO3 膜35を得るこ
とができる。
【0046】(7)第6の実施の形態 図8(a)〜(e)は本発明の第6の実施の形態に係る
強誘電体膜の成膜方法を用いた半導体装置の製造方法に
ついて示す断面図である。DRAM等の容量絶縁膜を作
成する場合に適用した例について示す。第3の実施の形
態と異なるところは、強誘電体膜が基板上のTiN膜を
介して形成されていることである。強誘電体膜の電解用
の電流供給源として交流電源5を用いる。
【0047】まず、図8(a)に示すように、シリコン
基板21に不純物をイオン注入し、アニールを行ってS
/D拡散領域40を形成する。続いて、膜厚100nm
のTiN膜(下部電極)41を形成する。次いで、図8
(b)に示すように、CVD法により、シリコン酸化膜
からなる層間絶縁膜42を形成した後、層間絶縁膜42
をパターニングして開口部43を形成する。以上が被成
膜用の基板を構成する。
【0048】次に、図8(c)に示すように、図1の電
解装置を用い、第1の実施の形態で説明した電解条件に
より膜厚約100nmのYを含むMnO2 膜を形成す
る。この場合、交流電源6を用いているので、Yを含む
MnO2 膜は基板の表面全面に形成される。なお、強誘
電体膜の電解用の電流供給源として交流電源6を用いて
いるが、直流電源5を用いてもよい。直流電源5を用い
ることにより開口部43内にのみYMnO3 膜44を形
成することができる。このため、以下の工程の表面の平
坦化のための研磨が不要或いは簡単になる。
【0049】続いて、温度700℃で加熱処理を行っ
て、Yを含むMnO2 膜をYMnO3膜(強誘電体膜)
44に変換する。YMnO3 膜44が容量絶縁膜とな
る。次いで、図8(d)に示すように、CMP法により
YMnO3 膜44を研磨し、基板の表面を平坦にする。
これにより、開口部43にYMnO3 膜(容量絶縁膜)
44aを埋め込む。
【0050】次に、図8(e)に示すように、スパッタ
によりYMnO3 膜44上に膜厚100〜200nmの
Ti膜を形成したのち、パターニングし、YMnO3
44a上に上部電極45を形成する。これにより、下部
電極41と容量絶縁膜44aと上部電極45とからなる
キャパシタが形成される。以上のように、本発明の第6
の実施の形態においては、電解法によりYを含むMnO
2 膜を成膜し、熱処理することでYMnO3 膜44に変
換している。
【0051】このような成膜方法によれば、成膜の際の
下地の凹凸の影響を受けずに成膜することができ、良好
な膜質で、その膜質が安定しているYMnO3 膜44を
得ることができる。また、下部電極41上の層間絶縁膜
42に開口部43を形成したのち、その開口部43を覆
ってYMnO3 膜44を形成し、研磨方法によりその開
口部43内にYMnO3 膜44aを残している。
【0052】即ち、選択的にYMnO3 膜44aを形成
するのに、YMnO3 膜44をエッチングする必要がな
いので、荷電粒子等のエッチャントによる膜の劣化を抑
制できる。なお、上記実施の形態の具体的な記載をもと
に本願請求項に係る発明の範囲を縮減して解釈してはな
らない。本願発明の範囲は上記実施の形態の具体的な記
載の範囲に限定されるものではなく、請求項に係る発明
の技術的思想の範囲に含まれるものは全て本願発明の範
囲に含まれるものである。
【0053】例えば、上記第1乃至第6の実施の形態で
は、X元素を含むMnO2 膜をXMnO3 膜に変換する
ための加熱処理を温度700℃で行っているが、550
℃以上、950℃以下の温度範囲であればよく、好まし
くは700乃至800℃程度がよい。この場合、加熱処
温度を550℃以上、950℃以下の温度範囲とする理
由は、550℃より低い場合と950℃より高い場合
は、XMnO3 構造にならないためである。
【0054】また、YMnO3 膜のエッチング液とし
て、HCl/H2 2 /H2 Oの混合比が10:10:
80であるHCl+H2 2 +H2 Oの混合溶液を用い
ているが、HCl+H2 2 +H2 Oの混合溶液の混合
比をこれに限るものではない。また、HCl+H2 2
+H2 Oの混合溶液と異なる成分の混合溶液を用いても
よい。
【0055】さらに、上記第2及び第6の実施の形態で
は、絶縁膜に開口部を形成しているが、場合により開口
部を形成する代わりに溝を形成し、その溝に強誘電体膜
を埋め込むようにしてもよい。
【0056】
【発明の効果】以上のように、本発明においては、電解
法によりX元素(Sc,Y,La,Ce,Pr,Nd,
Pm,Sm,Eu,Gd,Tb,Dy,Ho,Er,T
m,Yb,及びLuのいずれか1つの元素を示す。)を
含むMnO2 膜を成膜し、これを加熱処理することでX
MnO3 膜に変換している。
【0057】このような成膜方法によれば、成膜の際の
下地の凹凸の影響を受けずに成膜することができ、良好
な膜質で、その膜質が安定しているXMnO3 膜を得る
ことができる。さらに、エッチング液を用いてXMnO
3 膜を整形している。このため、従来のドライエッチン
グを行った場合のような荷電粒子等のエッチャントによ
る物理的な衝撃等に起因する膜の劣化を抑制できる。
【0058】また、基板上の絶縁膜に溝或いは開口を形
成したのち、その開口部を覆って強誘電体膜を形成し、
研磨方法によりその開口部内に強誘電体膜を残してい
る。即ち、選択的に強誘電体膜を形成するのに、強誘電
体膜をエッチングする必要がないので、荷電粒子等のエ
ッチャントによる膜の劣化を抑制できる。
【図面の簡単な説明】
【図1】図1は、本発明の実施の形態に係る成膜方法に
用いられる電解装置の構成について示す側面図である。
【図2】図2(a)〜(d)は、本発明の実施の形態に
係る成膜方法により強誘電体膜が形成される被成膜基板
を示す断面図である。
【図3】図3(a)〜(d)は、本発明の第1の実施の
形態に係る成膜方法について示す断面図である。
【図4】図4(a)〜(e)は、本発明の第2の実施の
形態に係る成膜方法について示す断面図である。
【図5】図5(a)〜(e)は、本発明の第3の実施の
形態に係る成膜方法について示す断面図である。
【図6】図6(a)〜(e)は、本発明の第4の実施の
形態に係る成膜方法について示す断面図である。
【図7】図7(a)〜(e)は、本発明の第5の実施の
形態に係る成膜方法について示す断面図である。
【図8】図8(a)〜(e)は、本発明の第6の実施の
形態に係る成膜方法について示す断面図である。
【符号の説明】
11a〜11d 基板、 12,12a,16,16a 強誘電体膜、 14 シリコン酸化膜(膜)、 15 開口部、 21 シリコン基板(半導体基板)、 22 STI(フィールド絶縁膜)、 23,29,35,44 YMnO3 膜(強誘電体
膜)、 23a,29a ゲート絶縁膜、 24,30,36 Ti膜、 24a,30a ゲート電極、 25a,25b,31a,31b,37a,37b S
/D拡散領域、 26,32,38,42 層間絶縁膜、 27a,27b,33a,33b,39a,39b S
/D電極、 28 シリコン酸化膜、 28a 下部ゲート絶縁膜、 29a,35a 上部ゲート絶縁膜、 34 TiN膜、 34a 下部ゲート電極、 36a 上部ゲート電極、 41 TiN膜(下部電極)、 43 開口部、 44a 容量絶縁膜、 45 上部電極、 101 半導体基板、 102 酸化膜、 103 TiN膜。

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 Sc,Y,La,Ce,Pr,Nd,P
    m,Sm,Eu,Gd,Tb,Dy,Ho,Er,T
    m,Yb,及びLuのうちいずれか1つの元素と、Mn
    とを含む電解溶液を電気分解して、前記Sc,Y,L
    a,Ce,Pr,Nd,Pm,Sm,Eu,Gd,T
    b,Dy,Ho,Er,Tm,Yb,及びLuのうちい
    ずれか1つの元素を含むMnO2 膜を基板上に形成する
    工程と、 前記MnO2 膜を加熱処理してXMnO3 膜(但し、X
    は前記Sc,Y,La,Ce,Pr,Nd,Pm,S
    m,Eu,Gd,Tb,Dy,Ho,Er,Tm,Y
    b,及びLuのうちいずれか1つの元素を示す。)に変
    換する工程とを有することを特徴とする成膜方法。
  2. 【請求項2】 前記基板はシリコン基板であることを特
    徴とする請求項1に記載の成膜方法。
  3. 【請求項3】 前記基板はシリコン基板上に絶縁膜が形
    成されたものであることを特徴とする請求項1に記載の
    成膜方法。
  4. 【請求項4】 前記基板はシリコン基板上にTiN膜が
    形成されたものであることを特徴とする請求項1に記載
    の成膜方法。
  5. 【請求項5】 前記基板はシリコン基板上に絶縁膜を介
    してTiN膜が形成されたものであることを特徴とする
    請求項1に記載の成膜方法。
  6. 【請求項6】 前記電解溶液は硫酸であることを特徴と
    する請求項1乃至請求項5のいずれかに記載の成膜方
    法。
  7. 【請求項7】 前記MnO2 膜の加熱処理の温度は55
    0℃以上、950℃以下であることを特徴とする請求項
    1乃至請求項6のいずれかに記載の成膜方法。
  8. 【請求項8】 請求項1乃至請求項7のいずれかに記載
    の成膜方法により基板上に前記XMnO3 膜を形成する
    工程と、 前記XMnO3 膜をエッチング液を用いて選択的にエッ
    チングし、除去する工程とを有することを特徴とする半
    導体装置の製造方法。
  9. 【請求項9】 前記エッチング液はHCl+H2 2
    2 O,H2 SO4+H2 2 +H2 O,又はHNO3
    +H2 2 +H2 Oのうち何れか一の混合溶液であるこ
    とを特徴とする請求項8に記載の成膜方法。
  10. 【請求項10】 基板上に膜を形成した後、該膜に溝又
    は開口部を形成する工程と、 請求項1乃至請求項6のいずれかに記載の成膜方法によ
    り前記溝又は開口部を覆って前記XMnO3 膜を形成す
    る工程と、 前記XMnO3 膜を研磨し、前記溝又は開口部に前記X
    MnO3 膜を埋め込む工程とを有することを特徴とする
    半導体装置の製造方法。
  11. 【請求項11】 請求項8乃至請求項10のいずれかに
    記載の半導体装置の製造方法により形成された前記XM
    nO3 膜を備えたことを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100680144B1 (ko) 2006-04-03 2007-02-08 재단법인서울대학교산학협력재단 다강체 막, 이를 포함하는 구조물, 및 상기 막 및 구조물의제조 방법
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* Cited by examiner, † Cited by third party
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WO2007114561A1 (en) * 2006-04-03 2007-10-11 Seoul National University Industry Foundation Multiferroic layer, structure including the layer, and methods of forming the layer and the structure
JP2009532324A (ja) * 2006-04-03 2009-09-10 ソウル ナショナル ユニバーシティ アールアンドディビー ファウンデーション 多強体膜、これを含む構造物、及び上記膜及び構造物の製造方法
US8231979B2 (en) 2006-04-03 2012-07-31 Seoul National University R & Db Foundation Multiferroic layer, structure including the layer, and methods of forming the layer and the structure

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