JPH11345826A - 半導体装置、半導体装置の製造方法及び半導体装置の実装方法 - Google Patents
半導体装置、半導体装置の製造方法及び半導体装置の実装方法Info
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- JPH11345826A JPH11345826A JP9410199A JP9410199A JPH11345826A JP H11345826 A JPH11345826 A JP H11345826A JP 9410199 A JP9410199 A JP 9410199A JP 9410199 A JP9410199 A JP 9410199A JP H11345826 A JPH11345826 A JP H11345826A
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- Electric Connection Of Electric Components To Printed Circuits (AREA)
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Abstract
(57)【要約】
【課題】 半導体装置を外部回路基板に実装する際に、
ボイドの発生を抑制することのできる半導体装置、及び
このような半導体装置を製造できる方法、および実装方
法を提供すること。 【解決手段】 半導体素子１０が搭載されて、半導体素
子１０と電気接続された配線基板１２と、配線基板１２
に配された電極部１４と、電極部１４に配置された外部
接続のための突起電極１６とを備えた半導体装置８にお
いて、突起電極１６にみぞ部２０を形成した。
ボイドの発生を抑制することのできる半導体装置、及び
このような半導体装置を製造できる方法、および実装方
法を提供すること。 【解決手段】 半導体素子１０が搭載されて、半導体素
子１０と電気接続された配線基板１２と、配線基板１２
に配された電極部１４と、電極部１４に配置された外部
接続のための突起電極１６とを備えた半導体装置８にお
いて、突起電極１６にみぞ部２０を形成した。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、半導体
装置の製造方法及び半導体装置の実装方法に関する。
装置の製造方法及び半導体装置の実装方法に関する。
【０００２】
【従来の技術】電子機器の小型化、軽量化、多機能化に
伴い、それに用いられる電子部品も同様に小型化、軽量
化、多機能化されてきている。特に、配線基板に半導体
素子を搭載し、その配線基板の電極に突起電極を形成し
た半導体装置や半導体素子に配した電極に突起電極を形
成した半導体装置は、通常ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ
Ａｒｒａｙ）と呼ばれている。このＢＧＡは、ＱＦＰ
（Ｑｕａｄ ＦｌａｔＰａｃｋａｇｅ）を用いてプリン
ト配線基板に接続された半導体装置と比較して、半導体
装置の省スペース化、多端子化が図られ、小型化が可能
となっている。
伴い、それに用いられる電子部品も同様に小型化、軽量
化、多機能化されてきている。特に、配線基板に半導体
素子を搭載し、その配線基板の電極に突起電極を形成し
た半導体装置や半導体素子に配した電極に突起電極を形
成した半導体装置は、通常ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ
Ａｒｒａｙ）と呼ばれている。このＢＧＡは、ＱＦＰ
（Ｑｕａｄ ＦｌａｔＰａｃｋａｇｅ）を用いてプリン
ト配線基板に接続された半導体装置と比較して、半導体
装置の省スペース化、多端子化が図られ、小型化が可能
となっている。
【０００３】上記半導体装置の突起電極は、フラックス
を配した配線基板へ電導体ボールを搭載する工程、電導
体ボール及びフラックスを溶融する（溶融しはんだ付け
することをリフローと言う、以下リフローと称す）工
程、及び冷却により電導体ボールを固定する工程をこの
順序で実施して形成される。または、配線基板上にペー
スト状はんだを配置する工程、そのペースト状はんだを
リフロー工程でボール状に形成する工程をこの順序で実
施して形成される。
を配した配線基板へ電導体ボールを搭載する工程、電導
体ボール及びフラックスを溶融する（溶融しはんだ付け
することをリフローと言う、以下リフローと称す）工
程、及び冷却により電導体ボールを固定する工程をこの
順序で実施して形成される。または、配線基板上にペー
スト状はんだを配置する工程、そのペースト状はんだを
リフロー工程でボール状に形成する工程をこの順序で実
施して形成される。
【０００４】
【発明が解決しようとする課題】上記のように形成した
突起電極を配した前記半導体装置を、外部回路基板上に
実装する方法としては２通り有る。その一つの方法は、
外部回路基板に配された電極上にペースト状はんだ又は
フラックスを配置する工程と、前記ペースト状はんだ又
はフラックスを配置された外部回路基板上に半導体装置
を搭載する工程と、突起電極とペースト状はんだ又はフ
ラックスとを溶融させて固定するリフロー工程と、をこ
の順序で実施される実装方法である。もう一つの方法
は、前記半導体装置の突起電極にみぞ部を設け、そのみ
ぞ部にペースト状はんだ又はフラックスを配置する工程
と、前記ペースト状はんだ又はフラックスを突起電極上
に配した半導体装置を外部回路基板上に搭載する工程
と、該突起電極とペースト状はんだ又はフラックスとを
溶融させて固定するリフロー工程と、をこの順序で実施
される実装方法である。このどちらの方法でも、リフロ
ー時に、ペースト状はんだ又はフラックスからの揮発ガ
スが発生し、突起電極内に気泡として取り込まれ、ボイ
ドが形成されることがある。そして、このボイドは、用
途によっては信頼性低下の原因となることが有り好まし
くない。
突起電極を配した前記半導体装置を、外部回路基板上に
実装する方法としては２通り有る。その一つの方法は、
外部回路基板に配された電極上にペースト状はんだ又は
フラックスを配置する工程と、前記ペースト状はんだ又
はフラックスを配置された外部回路基板上に半導体装置
を搭載する工程と、突起電極とペースト状はんだ又はフ
ラックスとを溶融させて固定するリフロー工程と、をこ
の順序で実施される実装方法である。もう一つの方法
は、前記半導体装置の突起電極にみぞ部を設け、そのみ
ぞ部にペースト状はんだ又はフラックスを配置する工程
と、前記ペースト状はんだ又はフラックスを突起電極上
に配した半導体装置を外部回路基板上に搭載する工程
と、該突起電極とペースト状はんだ又はフラックスとを
溶融させて固定するリフロー工程と、をこの順序で実施
される実装方法である。このどちらの方法でも、リフロ
ー時に、ペースト状はんだ又はフラックスからの揮発ガ
スが発生し、突起電極内に気泡として取り込まれ、ボイ
ドが形成されることがある。そして、このボイドは、用
途によっては信頼性低下の原因となることが有り好まし
くない。
【０００５】この様なボイドの除去対策として、特開平
３−２０８３４６号公報には、はんだバンプが溶融して
いる状態で、このはんだバンプに針を刺し、このはんだ
バンプのボイドからガスを抜くことにより、このボイド
を消滅させる方法が提案されている。しかし、この方法
では、半導体装置単体でのボイドは除去できるが、外部
回路基板に実装する際には、外部回路基板上にペースト
状はんだ又はフラックスを配置して、半導体装置を搭載
しリフロー炉に通すため、リフロー時にペースト状はん
だ又はフラックスから発生する揮発ガスを突起電極内に
新たに取り込むことになり、上述の課題を解決できな
い。
３−２０８３４６号公報には、はんだバンプが溶融して
いる状態で、このはんだバンプに針を刺し、このはんだ
バンプのボイドからガスを抜くことにより、このボイド
を消滅させる方法が提案されている。しかし、この方法
では、半導体装置単体でのボイドは除去できるが、外部
回路基板に実装する際には、外部回路基板上にペースト
状はんだ又はフラックスを配置して、半導体装置を搭載
しリフロー炉に通すため、リフロー時にペースト状はん
だ又はフラックスから発生する揮発ガスを突起電極内に
新たに取り込むことになり、上述の課題を解決できな
い。
【０００６】そこで、本発明は、上記の様な課題を解決
するためになされたものであり、その目的は、半導体装
置を外部回路基板に実装する際に、ボイドの発生を抑制
することのできる半導体装置、及びこのような半導体装
置を製造できる方法、および実装方法を提供することに
ある。
するためになされたものであり、その目的は、半導体装
置を外部回路基板に実装する際に、ボイドの発生を抑制
することのできる半導体装置、及びこのような半導体装
置を製造できる方法、および実装方法を提供することに
ある。
【０００７】
【課題を解決するための手段】請求項１記載の半導体装
置は、外部接続のための突起電極を有する半導体装置に
おいて、前記突起電極には、みぞ部が形成されてなるこ
とを特徴とする。これにより、前記半導体装置を外部回
路基板上に実装する際のリフロー工程において、外部回
路基板上に配置したペースト状はんだ又はフラックスか
ら揮発ガスが発生しても、ペースト状はんだ又はフラッ
クスと突起電極の間に構成されたみぞ部に沿ってその揮
発ガスを逃がすことができ、突起電極内に揮発ガスを気
泡として取り込まないため、ボイドの発生を効果的に抑
制することができる。したがって、信頼性を向上させる
ことができる。外部回路基板とは、回路を組み込んだ基
板の総称である。基板の材料としては、ガラス繊維の入
ったガラスエポキシ基板が一般的であるが、アルミナ配
線基板、窒化珪素配線基板等のセラミックス基板、ポリ
イミドフレキシブル配線基板等の有機基板、シリコン基
板ガラス配線基板等の基板も含まれる。また、突起電極
を構成する材料としては、はんだボール、はんだメッキ
を施した銅ボール等を用いることができる。ここで、は
んだとは、電気接合に供される合金材料の総称であり、
通常のすず−鉛合金の他に、金、銀、銅、亜鉛、ビスマ
ス、アンチモン等の材料による合金も含まれる。
置は、外部接続のための突起電極を有する半導体装置に
おいて、前記突起電極には、みぞ部が形成されてなるこ
とを特徴とする。これにより、前記半導体装置を外部回
路基板上に実装する際のリフロー工程において、外部回
路基板上に配置したペースト状はんだ又はフラックスか
ら揮発ガスが発生しても、ペースト状はんだ又はフラッ
クスと突起電極の間に構成されたみぞ部に沿ってその揮
発ガスを逃がすことができ、突起電極内に揮発ガスを気
泡として取り込まないため、ボイドの発生を効果的に抑
制することができる。したがって、信頼性を向上させる
ことができる。外部回路基板とは、回路を組み込んだ基
板の総称である。基板の材料としては、ガラス繊維の入
ったガラスエポキシ基板が一般的であるが、アルミナ配
線基板、窒化珪素配線基板等のセラミックス基板、ポリ
イミドフレキシブル配線基板等の有機基板、シリコン基
板ガラス配線基板等の基板も含まれる。また、突起電極
を構成する材料としては、はんだボール、はんだメッキ
を施した銅ボール等を用いることができる。ここで、は
んだとは、電気接合に供される合金材料の総称であり、
通常のすず−鉛合金の他に、金、銀、銅、亜鉛、ビスマ
ス、アンチモン等の材料による合金も含まれる。
【０００８】請求項２記載の半導体装置は、半導体素子
が搭載されて、前記半導体素子と電気接続された配線基
板と、この配線基板に配された電極部と、この電極部に
配置された突起電極とを備えた半導体装置において、前
記突起電極にはみぞ部が形成されてなることを特徴とす
る。これにより、前記半導体装置を外部回路基板上に実
装する際のリフロー工程において、外部回路基板上に配
置したペースト状はんだ又はフラックスから揮発ガスが
発生しても、ペースト状はんだ又はフラックスと突起電
極の間に構成されたみぞ部に沿ってその揮発ガスを逃が
すことができ、突起電極内に揮発ガスを気泡として取り
込まないため、ボイドの発生を効果的に抑制することが
できる。したがって、信頼性を向上させることができ
る。
が搭載されて、前記半導体素子と電気接続された配線基
板と、この配線基板に配された電極部と、この電極部に
配置された突起電極とを備えた半導体装置において、前
記突起電極にはみぞ部が形成されてなることを特徴とす
る。これにより、前記半導体装置を外部回路基板上に実
装する際のリフロー工程において、外部回路基板上に配
置したペースト状はんだ又はフラックスから揮発ガスが
発生しても、ペースト状はんだ又はフラックスと突起電
極の間に構成されたみぞ部に沿ってその揮発ガスを逃が
すことができ、突起電極内に揮発ガスを気泡として取り
込まないため、ボイドの発生を効果的に抑制することが
できる。したがって、信頼性を向上させることができ
る。
【０００９】請求項３記載の半導体装置は、半導体素子
と、この半導体素子に形成された電極部と、この電極部
に配置された突起電極とを備えた半導体装置において、
前記突起電極にはみぞ部が形成されてなることを特徴と
する。これにより、前記半導体装置を外部回路基板上に
実装する際のリフロー工程において、外部回路基板上に
配置したペースト状はんだ又はフラックスから発生する
揮発性のフラックス・溶剤等が気化しても、ペースト状
はんだ又はフラックスと突起電極の間に構成されたみぞ
部に沿ってその揮発ガスを逃がすことができ、突起電極
内に揮発ガスを気泡として取り込まないため、ボイドの
発生を効果的に抑制することができる。したがって、信
頼性を向上させることができる。さらに、前記半導体装
置を外部回路基板上に位置合わせを行い載置する際に、
突起電極部にみぞ部を形成することにより、みぞ部を視
認し位置合わせを行うことができるために半導体装置
と、外部回路基板と、の位置合わせ精度を向上すること
が可能となる請求項４記載の半導体装置は、請求項１乃
至請求項３のいずれかに記載の半導体装置において、前
記みぞ部は、該突起電極の配置された方から見て、該突
起電極のほぼ中央部に形成されてなることを特徴とす
る。これにより、前記半導体装置を外部回路基板上に実
装する際のリフロー工程において、外部回路基板上に配
置したペースト状はんだ又はフラックスから揮発ガスが
発生しても、ペースト状はんだ又はフラックスと、突起
電極の間に構成されたみぞ部に沿って揮発ガスを逃がす
ことができる。この時、みぞ部が突起電極のほぼ中央部
に形成されているため、発生した揮発ガスを、突起電極
の周辺に偏りなく、均一に逃がすことができる。そのた
め、突起電極内に揮発ガスを気泡として取り込まず、ボ
イドの発生を効果的に抑制することができる。したがっ
て、信頼性を向上させることができる。
と、この半導体素子に形成された電極部と、この電極部
に配置された突起電極とを備えた半導体装置において、
前記突起電極にはみぞ部が形成されてなることを特徴と
する。これにより、前記半導体装置を外部回路基板上に
実装する際のリフロー工程において、外部回路基板上に
配置したペースト状はんだ又はフラックスから発生する
揮発性のフラックス・溶剤等が気化しても、ペースト状
はんだ又はフラックスと突起電極の間に構成されたみぞ
部に沿ってその揮発ガスを逃がすことができ、突起電極
内に揮発ガスを気泡として取り込まないため、ボイドの
発生を効果的に抑制することができる。したがって、信
頼性を向上させることができる。さらに、前記半導体装
置を外部回路基板上に位置合わせを行い載置する際に、
突起電極部にみぞ部を形成することにより、みぞ部を視
認し位置合わせを行うことができるために半導体装置
と、外部回路基板と、の位置合わせ精度を向上すること
が可能となる請求項４記載の半導体装置は、請求項１乃
至請求項３のいずれかに記載の半導体装置において、前
記みぞ部は、該突起電極の配置された方から見て、該突
起電極のほぼ中央部に形成されてなることを特徴とす
る。これにより、前記半導体装置を外部回路基板上に実
装する際のリフロー工程において、外部回路基板上に配
置したペースト状はんだ又はフラックスから揮発ガスが
発生しても、ペースト状はんだ又はフラックスと、突起
電極の間に構成されたみぞ部に沿って揮発ガスを逃がす
ことができる。この時、みぞ部が突起電極のほぼ中央部
に形成されているため、発生した揮発ガスを、突起電極
の周辺に偏りなく、均一に逃がすことができる。そのた
め、突起電極内に揮発ガスを気泡として取り込まず、ボ
イドの発生を効果的に抑制することができる。したがっ
て、信頼性を向上させることができる。
【００１０】請求項５記載の半導体装置は、請求項１乃
至請求項３のいずれかに記載の半導体装置において、前
記みぞ部は、該突起電極の配置された方から見て、該突
起電極のほぼ中央部を中心とした放射状の形状を有して
いることを特徴とする。これにより、前記半導体装置を
外部回路基板上に実装する際のリフロー工程において、
外部回路基板上に配置したペースト状はんだ又はフラッ
クスから揮発ガスが発生しても、ペースト状はんだ又は
フラックスと、突起電極の間に構成されたみぞ部に沿っ
て揮発ガスを逃がすことができる。この時、上方に向か
ってなる放射状のみぞ部に沿って揮発ガスを逃がすた
め、突起電極内に揮発ガスを気泡として取り込まず、ボ
イドの発生を効果的に抑制することができる。したがっ
て、信頼性を向上させることができる。放射状に形成さ
れてなるとは、突起電極のほぼ中央部から突起電極の外
形を上方に向かって伸びるように形成されてなることを
言う。また、みぞの本数は２本以上６本以下が好まし
い。この理由は、突起電極を構成しているボール径が小
さい場合に、みぞの本数を増やしてしまうと、ボール形
状に変形をもたらしてしまうからである。
至請求項３のいずれかに記載の半導体装置において、前
記みぞ部は、該突起電極の配置された方から見て、該突
起電極のほぼ中央部を中心とした放射状の形状を有して
いることを特徴とする。これにより、前記半導体装置を
外部回路基板上に実装する際のリフロー工程において、
外部回路基板上に配置したペースト状はんだ又はフラッ
クスから揮発ガスが発生しても、ペースト状はんだ又は
フラックスと、突起電極の間に構成されたみぞ部に沿っ
て揮発ガスを逃がすことができる。この時、上方に向か
ってなる放射状のみぞ部に沿って揮発ガスを逃がすた
め、突起電極内に揮発ガスを気泡として取り込まず、ボ
イドの発生を効果的に抑制することができる。したがっ
て、信頼性を向上させることができる。放射状に形成さ
れてなるとは、突起電極のほぼ中央部から突起電極の外
形を上方に向かって伸びるように形成されてなることを
言う。また、みぞの本数は２本以上６本以下が好まし
い。この理由は、突起電極を構成しているボール径が小
さい場合に、みぞの本数を増やしてしまうと、ボール形
状に変形をもたらしてしまうからである。
【００１１】請求項６記載の半導体装置は、請求項１乃
至請求項３のいずれかに記載の半導体装置において、該
突起電極の配置された方から見て、該突起電極のほぼ中
央部には前記みぞ部が形成され、そのみぞ部の交差部
に、突起部が形成されてなることを特徴とする。これに
より、前記半導体装置を外部回路基板上に実装する際の
リフロー工程において、外部回路基板上に配置したペー
スト状はんだ又はフラックスから揮発ガスが発生して
も、ペースト状はんだ又はフラックスと、突起電極の間
に構成されたみぞ部に沿って揮発ガスを逃がすことがで
きる。この時、みぞ部の交差部に突起部があることによ
り、揮発ガスを、突起電極の放射状みぞ部の中心部に留
まらせることなく突起電極の周辺に逃がすことができ
る。そのため、突起電極内に揮発ガスを気泡として取り
込まず、ボイドの発生を効果的に抑制することができ
る。したがって、信頼性を向上させることができる。突
起部とは、突起電極の中央部のみぞ部の交差部に形成さ
れる半球状の突起を言う。
至請求項３のいずれかに記載の半導体装置において、該
突起電極の配置された方から見て、該突起電極のほぼ中
央部には前記みぞ部が形成され、そのみぞ部の交差部
に、突起部が形成されてなることを特徴とする。これに
より、前記半導体装置を外部回路基板上に実装する際の
リフロー工程において、外部回路基板上に配置したペー
スト状はんだ又はフラックスから揮発ガスが発生して
も、ペースト状はんだ又はフラックスと、突起電極の間
に構成されたみぞ部に沿って揮発ガスを逃がすことがで
きる。この時、みぞ部の交差部に突起部があることによ
り、揮発ガスを、突起電極の放射状みぞ部の中心部に留
まらせることなく突起電極の周辺に逃がすことができ
る。そのため、突起電極内に揮発ガスを気泡として取り
込まず、ボイドの発生を効果的に抑制することができ
る。したがって、信頼性を向上させることができる。突
起部とは、突起電極の中央部のみぞ部の交差部に形成さ
れる半球状の突起を言う。
【００１２】請求項７記載の半導体装置は、請求項１乃
至請求項３のいずれかに記載の半導体装置において、前
記みぞ部のみぞ長さ寸法は前記突起電極の幅寸法の２０
分の１以上かつ４分の１以下の寸法に形成されることを
特徴とする。２０分の１以上とすることにより、揮発ガ
スを効果的に突起電極の周辺に逃がすことができるよう
になる。また、４分の１以下とすることにより、みぞ形
成における突起電極形状の変形をもたらすことがないた
めに、接続時の信頼性を向上することが可能となる。
至請求項３のいずれかに記載の半導体装置において、前
記みぞ部のみぞ長さ寸法は前記突起電極の幅寸法の２０
分の１以上かつ４分の１以下の寸法に形成されることを
特徴とする。２０分の１以上とすることにより、揮発ガ
スを効果的に突起電極の周辺に逃がすことができるよう
になる。また、４分の１以下とすることにより、みぞ形
成における突起電極形状の変形をもたらすことがないた
めに、接続時の信頼性を向上することが可能となる。
【００１３】請求項８記載の半導体装置は、請求項１乃
至請求項３のいずれかに記載の半導体装置において、突
起電極の配置された方から見てほぼ中央部の、前記みぞ
部を含む範囲にペースト状はんだが配置されてなること
を特徴とする。これにより、みぞ部を含む範囲にペース
ト状はんだが配置でき、リフロー時にペースト状はんだ
から揮発ガスが発生しても、前記揮発ガスがみぞ部に沿
って逃げるため、ボイドの発生を効果的に抑制すること
ができる。さらに、突起電極が比較的大きく形成されて
いる場合には、ペースト状はんだはみぞ部の内壁を含む
範囲に配置可能なため、ペースト状はんだ量を多く配置
可能となる。ペースト状はんだ量が多く配置可能となる
ことで、接続時の信頼性を向上することが可能となる。
至請求項３のいずれかに記載の半導体装置において、突
起電極の配置された方から見てほぼ中央部の、前記みぞ
部を含む範囲にペースト状はんだが配置されてなること
を特徴とする。これにより、みぞ部を含む範囲にペース
ト状はんだが配置でき、リフロー時にペースト状はんだ
から揮発ガスが発生しても、前記揮発ガスがみぞ部に沿
って逃げるため、ボイドの発生を効果的に抑制すること
ができる。さらに、突起電極が比較的大きく形成されて
いる場合には、ペースト状はんだはみぞ部の内壁を含む
範囲に配置可能なため、ペースト状はんだ量を多く配置
可能となる。ペースト状はんだ量が多く配置可能となる
ことで、接続時の信頼性を向上することが可能となる。
【００１４】請求項９記載の半導体装置は、請求項１乃
至請求項３のいずれかに記載の半導体装置において、突
起電極の配置された方から見てほぼ中央部の、前記みぞ
部を含む範囲にフラックスが配置されてなることを特徴
とする。これにより、みぞ部を含む範囲にフラックスが
配置でき、リフロー時にフラックスから揮発ガスが発生
しても、前記揮発ガスがみぞ部に沿って逃げるため、ボ
イドの発生を効果的に抑制することができる。さらに、
突起電極が比較的大きく形成されている場合には、フラ
ックスはみぞ部の内壁を含む範囲に配置可能なため、フ
ラックス量を多く配置可能となる。フラックス量が多く
配置可能となることで、接続時の信頼性を向上すること
が可能となる。
至請求項３のいずれかに記載の半導体装置において、突
起電極の配置された方から見てほぼ中央部の、前記みぞ
部を含む範囲にフラックスが配置されてなることを特徴
とする。これにより、みぞ部を含む範囲にフラックスが
配置でき、リフロー時にフラックスから揮発ガスが発生
しても、前記揮発ガスがみぞ部に沿って逃げるため、ボ
イドの発生を効果的に抑制することができる。さらに、
突起電極が比較的大きく形成されている場合には、フラ
ックスはみぞ部の内壁を含む範囲に配置可能なため、フ
ラックス量を多く配置可能となる。フラックス量が多く
配置可能となることで、接続時の信頼性を向上すること
が可能となる。
【００１５】請求項１０記載の半導体装置の製造方法
は、請求項１乃至請求項３のいずれかに記載の半導体装
置を製造するための半導体装置の製造方法であって、該
突起電極の配置された方から見て、該突起電極のほぼ中
央部を中心とした放射状の形状をしているみぞ部を形成
する工程を有することを特徴とする。これにより、突起
電極のほぼ中央部を中心とした放射状の形状をしたみぞ
部を形成することができるため、前記のようにボイドの
発生を効果的に抑制することができる。
は、請求項１乃至請求項３のいずれかに記載の半導体装
置を製造するための半導体装置の製造方法であって、該
突起電極の配置された方から見て、該突起電極のほぼ中
央部を中心とした放射状の形状をしているみぞ部を形成
する工程を有することを特徴とする。これにより、突起
電極のほぼ中央部を中心とした放射状の形状をしたみぞ
部を形成することができるため、前記のようにボイドの
発生を効果的に抑制することができる。
【００１６】請求項１１記載の半導体装置の製造方法
は、請求項１乃至請求項３のいずれかに記載の半導体装
置を製造するための半導体装置の製造方法であって、み
ぞの形成されていない突起電極を温度軟化点直前まで上
昇させる工程と、みぞ部の形状を反転された形状からな
る形成端子を該突起電極に押し付け転写する工程と、前
記突起電極を冷却する工程と、をこの順序で行うことに
よって、前記みぞ部形成工程を実施することを特徴とす
る。これにより、放射状のみぞ部を、短時間に、多くの
該突起電極のほぼ中央部に形成することができる。この
みぞ部の形成により、前記のようにボイドの発生を効果
的に抑制することができる。
は、請求項１乃至請求項３のいずれかに記載の半導体装
置を製造するための半導体装置の製造方法であって、み
ぞの形成されていない突起電極を温度軟化点直前まで上
昇させる工程と、みぞ部の形状を反転された形状からな
る形成端子を該突起電極に押し付け転写する工程と、前
記突起電極を冷却する工程と、をこの順序で行うことに
よって、前記みぞ部形成工程を実施することを特徴とす
る。これにより、放射状のみぞ部を、短時間に、多くの
該突起電極のほぼ中央部に形成することができる。この
みぞ部の形成により、前記のようにボイドの発生を効果
的に抑制することができる。
【００１７】請求項１２の半導体装置の実装方法は、請
求項１乃至請求項３のいずれかに記載の半導体装置を、
前記半導体装置の突起電極に対応した電極を有する外部
回路基板に実装する、半導体装置の実装方法であって、
前記突起電極の融点より低い融点を持つペースト状はん
だ又はフラックスを電極上に配した外部回路基板を用い
ることを特徴とする。これにより、前記半導体装置を前
記外部回路基板に実装する際のリフロー工程において、
突起電極より融点の低いペースト状はんだ又はフラック
スは突起電極の溶融前に溶融するため、ペースト状はん
だ又はフラックスより発生する揮発ガスは突起電極に形
成されたみぞ部に沿って逃げることができる。このた
め、突起電極内に揮発ガスを取り込まず、ボイドの発生
を効果的に抑制することができる。
求項１乃至請求項３のいずれかに記載の半導体装置を、
前記半導体装置の突起電極に対応した電極を有する外部
回路基板に実装する、半導体装置の実装方法であって、
前記突起電極の融点より低い融点を持つペースト状はん
だ又はフラックスを電極上に配した外部回路基板を用い
ることを特徴とする。これにより、前記半導体装置を前
記外部回路基板に実装する際のリフロー工程において、
突起電極より融点の低いペースト状はんだ又はフラック
スは突起電極の溶融前に溶融するため、ペースト状はん
だ又はフラックスより発生する揮発ガスは突起電極に形
成されたみぞ部に沿って逃げることができる。このた
め、突起電極内に揮発ガスを取り込まず、ボイドの発生
を効果的に抑制することができる。
【００１８】
【発明の実施の形態】本発明の半導体装置およびその製
造方法、ならびにその半導体装置の実装方法の好適な例
について、実施例に基づいて詳細に説明する。
造方法、ならびにその半導体装置の実装方法の好適な例
について、実施例に基づいて詳細に説明する。
【００１９】（実施例１）図１は、本発明の実施例１の
半導体装置８の構造を示す断面図である。
半導体装置８の構造を示す断面図である。
【００２０】半導体装置８は、半導体素子１０と配線基
板１２と電極部１４と突起電極１６とを有している。半
導体素子１０は、配線基板１２に搭載され、それぞれの
配線が接続される。また、配線基板１２に配された電極
部１４には、突起電極１６が配置され接続される。そし
て、この突起電極１６にはみぞ部２０が形成されてい
る。
板１２と電極部１４と突起電極１６とを有している。半
導体素子１０は、配線基板１２に搭載され、それぞれの
配線が接続される。また、配線基板１２に配された電極
部１４には、突起電極１６が配置され接続される。そし
て、この突起電極１６にはみぞ部２０が形成されてい
る。
【００２１】突起電極に形成されるみぞ部は、突起電極
の配置された方から見て、突起電極のほぼ中央部を中心
とした放射状の形状で、突起電極のほぼ中央部に形成す
ることが望ましい。そして、みぞ部の交差部には、半球
状の突起部を形成することもできる。
の配置された方から見て、突起電極のほぼ中央部を中心
とした放射状の形状で、突起電極のほぼ中央部に形成す
ることが望ましい。そして、みぞ部の交差部には、半球
状の突起部を形成することもできる。
【００２２】突起電極を構成する材料としては、はんだ
ボール、はんだメッキを施した銅ボール等を用いること
ができる。ここで、はんだとは、電気接合に供される合
金材料の総称であり、通常のすず−鉛合金の他に、金、
銀、銅、亜鉛、ビスマス、アンチモン等の材料による合
金も含まれる。
ボール、はんだメッキを施した銅ボール等を用いること
ができる。ここで、はんだとは、電気接合に供される合
金材料の総称であり、通常のすず−鉛合金の他に、金、
銀、銅、亜鉛、ビスマス、アンチモン等の材料による合
金も含まれる。
【００２３】このように、実施例１の半導体装置によれ
ば、この半導体装置を外部回路基板上に実装する際に、
リフロー工程において、外部回路基板上に配置したペー
スト状はんだ又はフラックスから揮発ガスが発生して
も、ペースト状はんだ又はフラックスと突起電極の間に
構成されたみぞ部に沿ってその揮発ガスを逃がすことが
できる。この時、みぞ部が、突起電極のほぼ中央部に形
成されていることで、発生した揮発ガスを、突起電極の
周辺に偏りなく、均一に逃がすことができる。このた
め、突起電極内に揮発ガスを気泡として取り込むことが
なく、ボイドの発生を効果的に抑制することができる。
したがって、信頼性を向上させることができる。
ば、この半導体装置を外部回路基板上に実装する際に、
リフロー工程において、外部回路基板上に配置したペー
スト状はんだ又はフラックスから揮発ガスが発生して
も、ペースト状はんだ又はフラックスと突起電極の間に
構成されたみぞ部に沿ってその揮発ガスを逃がすことが
できる。この時、みぞ部が、突起電極のほぼ中央部に形
成されていることで、発生した揮発ガスを、突起電極の
周辺に偏りなく、均一に逃がすことができる。このた
め、突起電極内に揮発ガスを気泡として取り込むことが
なく、ボイドの発生を効果的に抑制することができる。
したがって、信頼性を向上させることができる。
【００２４】（実施例２）図２は、本発明の実施例２の
半導体装置９の構造を示す断面図である。
半導体装置９の構造を示す断面図である。
【００２５】半導体装置９は、実施例１の半導体装置８
に対して、配線基板１２が無く、半導体素子１０と電極
部１４と突起電極１６とを有している。電極部１４は半
導体素子１０に配されており、その電極部１４に突起電
極１６が配置されて電気接続されている。そして、この
突起電極１６にはみぞ部２０が形成されている。
に対して、配線基板１２が無く、半導体素子１０と電極
部１４と突起電極１６とを有している。電極部１４は半
導体素子１０に配されており、その電極部１４に突起電
極１６が配置されて電気接続されている。そして、この
突起電極１６にはみぞ部２０が形成されている。
【００２６】このように、実施例２の半導体装置によれ
ば、この半導体装置を外部回路基板上に実装する際に、
リフロー工程において、外部回路基板上に配置したペー
スト状はんだ又はフラックスから揮発ガスが発生して
も、ペースト状はんだ又はフラックスと突起電極の間に
構成されたみぞ部に沿ってその揮発ガスを逃がすことが
でき、突起電極内に揮発ガスを気泡として取り込まない
ため、ボイドの発生を効果的に抑制することができる。
したがって、信頼性を向上させることができる。
ば、この半導体装置を外部回路基板上に実装する際に、
リフロー工程において、外部回路基板上に配置したペー
スト状はんだ又はフラックスから揮発ガスが発生して
も、ペースト状はんだ又はフラックスと突起電極の間に
構成されたみぞ部に沿ってその揮発ガスを逃がすことが
でき、突起電極内に揮発ガスを気泡として取り込まない
ため、ボイドの発生を効果的に抑制することができる。
したがって、信頼性を向上させることができる。
【００２７】さらに、半導体装置９を外部回路基板上に
位置合わせを行い載置する際に、突起電極部１６にみぞ
部２０を形成することにより、従来照明装置の配置角度
や、照明照度等によって反射光位置が変化したり照明光
度によって突起電極部の位置合わせが困難であった状況
を、突起電極部にみぞ部を形成することで、みぞ部２０
を視認し位置合わせを行うことができるために半導体装
置９と、外部回路基板と、の位置合わせ精度を向上する
ことが可能となる （実施例３）図３に、本発明の実施例１、２の半導体装
置における、突起電極のみぞ部の形成方法を示す。図３
（ａ）、（ｂ）はみぞ部の断面図、図３（ｃ）はみぞ部
の下面図である。
位置合わせを行い載置する際に、突起電極部１６にみぞ
部２０を形成することにより、従来照明装置の配置角度
や、照明照度等によって反射光位置が変化したり照明光
度によって突起電極部の位置合わせが困難であった状況
を、突起電極部にみぞ部を形成することで、みぞ部２０
を視認し位置合わせを行うことができるために半導体装
置９と、外部回路基板と、の位置合わせ精度を向上する
ことが可能となる （実施例３）図３に、本発明の実施例１、２の半導体装
置における、突起電極のみぞ部の形成方法を示す。図３
（ａ）、（ｂ）はみぞ部の断面図、図３（ｃ）はみぞ部
の下面図である。
【００２８】みぞ部２０の形成方法は、まず、プリヒー
ト工程として、突起電極１６を配した半導体装置８、９
を軟化点直前まで上昇させる（図３（ａ））。次に、プ
レス工程として、突起部２２を含むみぞ部２０の形状を
反転させた形状を持つツール端子を、突起電極１６に一
定の圧力でプレスして、ツール端子の形状を突起電極１
６に転写する（図３（ｂ））。この時、ツール端子の形
状は、みぞ部２０が、断面形状を２等辺三角形として、
突起電極１６のほぼ中心部から放射状に９０°ずつの角
度をなして４本形成されるように形成して転写する。最
後に、冷却工程として、半導体装置８、９を冷却して、
突起部２２を含むみぞ部２０形状を固着する（図３
（ｃ））。
ト工程として、突起電極１６を配した半導体装置８、９
を軟化点直前まで上昇させる（図３（ａ））。次に、プ
レス工程として、突起部２２を含むみぞ部２０の形状を
反転させた形状を持つツール端子を、突起電極１６に一
定の圧力でプレスして、ツール端子の形状を突起電極１
６に転写する（図３（ｂ））。この時、ツール端子の形
状は、みぞ部２０が、断面形状を２等辺三角形として、
突起電極１６のほぼ中心部から放射状に９０°ずつの角
度をなして４本形成されるように形成して転写する。最
後に、冷却工程として、半導体装置８、９を冷却して、
突起部２２を含むみぞ部２０形状を固着する（図３
（ｃ））。
【００２９】本実施例では、みぞ部２０の断面形状は２
等辺三角形としたが、他にも、長方形、台形、半円形、
半楕円形でも可能である。
等辺三角形としたが、他にも、長方形、台形、半円形、
半楕円形でも可能である。
【００３０】また、本実施例においては、みぞ部２０
は、突起電極１６のほぼ中心部から９０°ずつの角度を
なして４本形成したが、他の形状でも形成することがで
きる。
は、突起電極１６のほぼ中心部から９０°ずつの角度を
なして４本形成したが、他の形状でも形成することがで
きる。
【００３１】図４に、本発明の実施例１、２の半導体装
置における、突起電極のみぞ部の他の形状の下面図を示
す。
置における、突起電極のみぞ部の他の形状の下面図を示
す。
【００３２】他の形状としては、突起電極１６のほぼ中
心部から１２０°ずつの角度をなして３本のみぞ部２０
を形成することもできるし（図４（ｄ））、突起電極１
６のほぼ中心部から７２°ずつの角度をなして５本のみ
ぞ部２０を形成することもできる（図４（ｅ））。この
みぞ部の形成にあたっては、突起電極を構成しているボ
ール径が小さい場合、みぞ部２０の本数を増やしてしま
うと、ボール形状に変形をもたらすため、６本以内で形
成することが好ましい。また、みぞ部２０の深さは、こ
のみぞ部をペースト状はんだ、又はフラックスで埋めて
しまわないよう、このみぞ部２０に配置されるペースト
状はんだ、又はフラックスの厚み以上とすることが好ま
しいが、深くしすぎた場合にはボール形状の変形をもた
らすため、ボール径の４分の１以下とすることが好まし
い。
心部から１２０°ずつの角度をなして３本のみぞ部２０
を形成することもできるし（図４（ｄ））、突起電極１
６のほぼ中心部から７２°ずつの角度をなして５本のみ
ぞ部２０を形成することもできる（図４（ｅ））。この
みぞ部の形成にあたっては、突起電極を構成しているボ
ール径が小さい場合、みぞ部２０の本数を増やしてしま
うと、ボール形状に変形をもたらすため、６本以内で形
成することが好ましい。また、みぞ部２０の深さは、こ
のみぞ部をペースト状はんだ、又はフラックスで埋めて
しまわないよう、このみぞ部２０に配置されるペースト
状はんだ、又はフラックスの厚み以上とすることが好ま
しいが、深くしすぎた場合にはボール形状の変形をもた
らすため、ボール径の４分の１以下とすることが好まし
い。
【００３３】図５は、本発明の実施例１、２の半導体装
置における、突起電極のみぞ部を形成するツール端子形
状を示す概略図である。図５（ａ）は上面図、図５
（ｂ）は側断面図である。
置における、突起電極のみぞ部を形成するツール端子形
状を示す概略図である。図５（ａ）は上面図、図５
（ｂ）は側断面図である。
【００３４】図５は、みぞ部２０を、突起電極１６のほ
ぼ中心部から９０°ずつの角度をなして４本形成した例
で示した。みぞ部２０の形成方法として、プリヒート工
程終了後、プレス工程として、突起電極１６のほぼ中央
部から放射状に形成される突起部２２を含むみぞ部２０
の形状を反転させた形状を持つツール端子１００を、突
起電極１６に一定の圧力で押し当てる。すると、ツール
端子１００のほぼ中心部から９０°ずつ４本の稜線部１
０２が、突起電極１６の中央部のみぞ部２０として転写
され、ツール端子１００の中心の穴部１０４が、突起電
極１６のみぞ部２０の中心部に突起部２２として転写さ
れる。
ぼ中心部から９０°ずつの角度をなして４本形成した例
で示した。みぞ部２０の形成方法として、プリヒート工
程終了後、プレス工程として、突起電極１６のほぼ中央
部から放射状に形成される突起部２２を含むみぞ部２０
の形状を反転させた形状を持つツール端子１００を、突
起電極１６に一定の圧力で押し当てる。すると、ツール
端子１００のほぼ中心部から９０°ずつ４本の稜線部１
０２が、突起電極１６の中央部のみぞ部２０として転写
され、ツール端子１００の中心の穴部１０４が、突起電
極１６のみぞ部２０の中心部に突起部２２として転写さ
れる。
【００３５】このように、実施例３のみぞの形成方法に
よれば、突起電極のほぼ中央部を中心とした放射状の形
状をしたみぞ部を、プリヒート工程、プレス工程、冷却
工程によって形成することで、短時間に形成でき、ま
た、ボイドの発生を効果的に抑制することができる。
よれば、突起電極のほぼ中央部を中心とした放射状の形
状をしたみぞ部を、プリヒート工程、プレス工程、冷却
工程によって形成することで、短時間に形成でき、ま
た、ボイドの発生を効果的に抑制することができる。
【００３６】（実施例４）図６は、突起電極にみぞ部の
形成された半導体装置を、外部回路基板へ実装する実装
方法を示す概略図である。
形成された半導体装置を、外部回路基板へ実装する実装
方法を示す概略図である。
【００３７】半導体装置８を搭載する外部回路基板３０
には、半導体装置８の突起電極１６に対応した電極３２
が配されている（図６（ａ））。
には、半導体装置８の突起電極１６に対応した電極３２
が配されている（図６（ａ））。
【００３８】半導体装置８を外部回路基板３０に実装す
る方法は、まず、外部回路基板３０に配された電極３２
に、突起電極の融点より低い融点を持つペースト状はん
だ３４を配置する（図６（ｂ））。
る方法は、まず、外部回路基板３０に配された電極３２
に、突起電極の融点より低い融点を持つペースト状はん
だ３４を配置する（図６（ｂ））。
【００３９】次に、突起電極１６にみぞ部２０の形成さ
れた半導体装置８を、半導体装置８の突起電極１６に対
応した外部回路基板３０の電極３２に対して位置合わせ
を行い、外部回路基板３０のペースト状はんだ３４上に
搭載する（図６（ｃ））。
れた半導体装置８を、半導体装置８の突起電極１６に対
応した外部回路基板３０の電極３２に対して位置合わせ
を行い、外部回路基板３０のペースト状はんだ３４上に
搭載する（図６（ｃ））。
【００４０】そして、半導体装置８を搭載した外部回路
基板３０を、リフロー工程に通す（図６（ｄ））。この
リフロー工程で、ペースト状はんだ３４が溶融する際に
発生する揮発ガスは、突起電極のみぞ部２０と突起部２
２（図示せず）に沿って放出されるため、突起電極１６
に取り込まれない。その後、ペーストはんだ３４より融
点の高い突起電極１６が溶融し、最後に冷却工程を経て
外部回路基板３０に半導体装置８が固定される。
基板３０を、リフロー工程に通す（図６（ｄ））。この
リフロー工程で、ペースト状はんだ３４が溶融する際に
発生する揮発ガスは、突起電極のみぞ部２０と突起部２
２（図示せず）に沿って放出されるため、突起電極１６
に取り込まれない。その後、ペーストはんだ３４より融
点の高い突起電極１６が溶融し、最後に冷却工程を経て
外部回路基板３０に半導体装置８が固定される。
【００４１】外部回路基板とは、回路を組み込んだ基板
の総称である。基板の材料としては、ガラス繊維の入っ
たガラスエポキシ基板が一般的であるが、アルミナ配線
基板、窒化珪素配線基板等のセラミックス基板、ポリイ
ミドフレキシブル配線基板等の有機基板、シリコン基板
ガラス配線基板等の基板も含まれる。
の総称である。基板の材料としては、ガラス繊維の入っ
たガラスエポキシ基板が一般的であるが、アルミナ配線
基板、窒化珪素配線基板等のセラミックス基板、ポリイ
ミドフレキシブル配線基板等の有機基板、シリコン基板
ガラス配線基板等の基板も含まれる。
【００４２】本実施例では、外部回路基板と突起電極の
接合に供する材料にペースト状はんだを用いたが、突起
電極の融点より低い融点を持つフラックスでも同様に好
適に用いることができる。
接合に供する材料にペースト状はんだを用いたが、突起
電極の融点より低い融点を持つフラックスでも同様に好
適に用いることができる。
【００４３】（実施例５）図７は、突起電極にみぞ部の
形成された半導体装置を、外部回路基板へ実装する実装
方法を示す概略図である。
形成された半導体装置を、外部回路基板へ実装する実装
方法を示す概略図である。
【００４４】外部回路基板３０に搭載する半導体装置８
は、外部回路基板３０に配された電極３２に対応した突
起電極１６が配されている（図７（ａ））。
は、外部回路基板３０に配された電極３２に対応した突
起電極１６が配されている（図７（ａ））。
【００４５】半導体装置８を外部回路基板３０に実装す
る方法は、まず、半導体装置８に配された突起電極１６
に、突起電極の融点より低い融点を持つペースト状はん
だ３４を配置する（図７（ｂ））。
る方法は、まず、半導体装置８に配された突起電極１６
に、突起電極の融点より低い融点を持つペースト状はん
だ３４を配置する（図７（ｂ））。
【００４６】次に、突起電極１６にペースト状状はんだ
３４を配置された半導体装置８を、半導体装置８の突起
電極１６に対応した外部回路基板３０の電極３２（図７
（ｃ））に対して位置合わせを行い、外部回路基板３０
の電極３２上に搭載する（図７（ｄ））。
３４を配置された半導体装置８を、半導体装置８の突起
電極１６に対応した外部回路基板３０の電極３２（図７
（ｃ））に対して位置合わせを行い、外部回路基板３０
の電極３２上に搭載する（図７（ｄ））。
【００４７】そして、半導体装置８を搭載した外部回路
基板３０を、リフロー工程に通す（図７（ｅ））。この
リフロー工程で、ペースト状はんだ３４が溶融する際に
発生する揮発ガスは、突起電極のみぞ部２０と突起部２
２（図示せず）に沿って放出されるため、突起電極１６
に取り込まれない。その後、ペースト状はんだ３４より
融点の高い突起電極１６が溶融し、最後に冷却工程を経
て外部回路基板３０に半導体装置８が固定される。
基板３０を、リフロー工程に通す（図７（ｅ））。この
リフロー工程で、ペースト状はんだ３４が溶融する際に
発生する揮発ガスは、突起電極のみぞ部２０と突起部２
２（図示せず）に沿って放出されるため、突起電極１６
に取り込まれない。その後、ペースト状はんだ３４より
融点の高い突起電極１６が溶融し、最後に冷却工程を経
て外部回路基板３０に半導体装置８が固定される。
【００４８】本実施例では、外部回路基板と突起電極の
接合に供する材料にペースト状はんだを用いたが、突起
電極の融点より低い融点を持つフラックスでも同様に好
適に用いることができる。
接合に供する材料にペースト状はんだを用いたが、突起
電極の融点より低い融点を持つフラックスでも同様に好
適に用いることができる。
【００４９】このように、実施例５の実装方法によれ
ば、半導体装置を外部回路基板に実装する際のリフロー
工程において、突起電極より融点の低いペースト状はん
だ又はフラックスは突起電極の溶融前に溶融するため、
ペースト状はんだ又はフラックスより発生する揮発ガス
は、突起電極に形成されたみぞ部に沿って逃げることが
できる。これにより、突起電極内に揮発ガスを取り込ま
ず、ボイドの発生を効果的に抑制することができる。
ば、半導体装置を外部回路基板に実装する際のリフロー
工程において、突起電極より融点の低いペースト状はん
だ又はフラックスは突起電極の溶融前に溶融するため、
ペースト状はんだ又はフラックスより発生する揮発ガス
は、突起電極に形成されたみぞ部に沿って逃げることが
できる。これにより、突起電極内に揮発ガスを取り込ま
ず、ボイドの発生を効果的に抑制することができる。
【図１】 実施例１の半導体装置の構造を示す断面図。
【図２】 実施例２の半導体装置の構造を示す断面図。
【図３】 実施例１、２の半導体装置における、突起電
極のみぞ部の形成方法を示す概略図。
極のみぞ部の形成方法を示す概略図。
【図４】 実施例１、２の半導体装置における、突起電
極のみぞ部の他の形状の下面図。
極のみぞ部の他の形状の下面図。
【図５】 実施例１、２の半導体装置における、突起電
極のみぞ部を形成するツール端子形状を示す概略図。
極のみぞ部を形成するツール端子形状を示す概略図。
【図６】 実施例４の半導体装置を外部回路基板へ実装
する実装方法を示す概略図である。
する実装方法を示す概略図である。
【図７】 実施例５の半導体装置を外部回路基板へ実装
する実装方法を示す概略図である。
する実装方法を示す概略図である。
８ 半導体装置 ９ 半導体装置 １０ 半導体素子 １２ 配線基板 １４ 電極部 １６ 突起電極 ２０ みぞ部 ２２ 突起部 ３０ 外部回路基板 ３２ 電極部 ３４ ペースト状はんだ １００ ツール端子 １０２ 稜線部 １０４ 中心穴部
Claims (12)
- 【請求項１】外部接続のための突起電極を有する半導体
装置において、前記突起電極には、みぞ部が形成されて
なることを特徴とする半導体装置。 - 【請求項２】半導体素子が搭載されて、前記半導体素子
と電気接続された配線基板と、この配線基板に配された
電極部と、この電極部に配置された突起電極とを備えた
半導体装置において、前記突起電極にはみぞ部が形成さ
れてなることを特徴とする半導体装置。 - 【請求項３】半導体素子と、この半導体素子に形成され
た電極部と、この電極部に配置された突起電極とを備え
た半導体装置において、前記突起電極にはみぞ部が形成
されてなることを特徴とする半導体装置。 - 【請求項４】請求項１乃至請求項３のいずれかに記載の
半導体装置において、前記みぞ部は、該突起電極の配置
された方から見て、該突起電極のほぼ中央部に形成され
てなることを特徴とする半導体装置。 - 【請求項５】請求項１乃至請求項３のいずれかに記載の
半導体装置において、前記みぞ部は、該突起電極の配置
された方から見て、該突起電極のほぼ中央部を中心とし
た放射状の形状を有していることを特徴とする半導体装
置。 - 【請求項６】請求項１乃至請求項３のいずれかに記載の
半導体装置において、該突起電極の配置された方から見
て、該突起電極のほぼ中央部には前記みぞ部が形成さ
れ、そのみぞ部の交差部に、突起部が形成されてなるこ
とを特徴とする半導体装置。 - 【請求項７】請求項１乃至請求項３のいずれかに記載の
半導体装置において、前記みぞ部のみぞ長さ寸法は前記
突起電極の幅寸法の２０分の１以上かつ４分の１以下の
寸法に形成されることを特徴とする半導体装置。 - 【請求項８】請求項１乃至請求項３のいずれかに記載の
半導体装置において、該突起電極の配置された方から見
て、ほぼ中央部の前記みぞ部を含む範囲に、ペースト状
はんだが配置されてなることを特徴とする半導体装置。 - 【請求項９】請求項１乃至請求項３のいずれかに記載の
半導体装置において、該突起電極の配置された方から見
て、ほぼ中央部の前記みぞ部を含む範囲に、フラックス
が配置されてなることを特徴とする半導体装置。 - 【請求項１０】請求項１乃至請求項３のいずれかに記載
の半導体装置を製造するための半導体装置の製造方法で
あって、該突起電極の配置された方から見て、該突起電
極のほぼ中央部を中心とした放射状の形状をしているみ
ぞ部を形成する工程を有することを特徴とする半導体装
置の製造方法。 - 【請求項１１】請求項１乃至請求項３のいずれかに記載
の半導体装置を製造するための半導体装置の製造方法で
あって、みぞ部の形成されていない突起電極を温度軟化
点直前まで上昇させる工程と、みぞ部の形状を反転され
た形状からなる形成端子を該突起電極に押し付け転写す
る工程と、前記突起電極を冷却する工程と、をこの順序
で行うことによって、前記みぞ部の形成を行うことを特
徴とする半導体装置の製造方法。 - 【請求項１２】請求項１乃至請求項３のいずれかに記載
の半導体装置を、前記半導体装置の突起電極に対応した
電極を有する外部回路基板に実装する半導体装置の実装
方法であって、前記突起電極の融点より低い融点を持つ
ペースト状はんだ又はフラックスを電極上に配した外部
回路基板を用いることを特徴とする半導体装置の実装方
法。
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| JP10-85990 | 1998-03-31 | ||
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Cited By (6)
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|---|---|---|---|---|
| WO2002034019A1 (en) * | 2000-10-20 | 2002-04-25 | Silverbrook Research Pty. Ltd. | Method of manufacturing an integrated circuit carrier |
| WO2002034020A1 (en) * | 2000-10-20 | 2002-04-25 | Silverbrook Research Pty. Ltd. | An integrated circuit carrier |
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| JP2007214322A (ja) * | 2006-02-09 | 2007-08-23 | Fujitsu Ltd | 電極、電子部品及び基板 |
| JP2007317957A (ja) * | 2006-05-26 | 2007-12-06 | Sony Corp | はんだボール、半導体装置及びはんだボールの製造方法 |
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-
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Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7247941B2 (en) | 2000-10-20 | 2007-07-24 | Silverbrook Research Pty Ltd | Printed circuit board assembly with strain-alleviating structures |
| US7154172B2 (en) | 2000-10-20 | 2006-12-26 | Silverbrook Research Pty Ltd | Integrated circuit carrier |
| US6710457B1 (en) | 2000-10-20 | 2004-03-23 | Silverbrook Research Pty Ltd | Integrated circuit carrier |
| US6775906B1 (en) | 2000-10-20 | 2004-08-17 | Silverbrook Research Pty Ltd | Method of manufacturing an integrated circuit carrier |
| US7705452B2 (en) | 2000-10-20 | 2010-04-27 | Silverbrook Research Pty Ltd | Carrier assembly for an integrated circuit |
| WO2002034019A1 (en) * | 2000-10-20 | 2002-04-25 | Silverbrook Research Pty. Ltd. | Method of manufacturing an integrated circuit carrier |
| WO2002034020A1 (en) * | 2000-10-20 | 2002-04-25 | Silverbrook Research Pty. Ltd. | An integrated circuit carrier |
| US7187086B2 (en) | 2000-10-20 | 2007-03-06 | Silverbrook Research Pty Ltd | Integrated circuit arrangement |
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