JPH1131795A

JPH1131795A - 半導体装置およびその製造方法

Info

Publication number: JPH1131795A
Application number: JP9188622A
Authority: JP
Inventors: Takashi Miyanaga; 隆史宮永
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-05-12
Filing date: 1997-07-14
Publication date: 1999-02-02

Abstract

(57)【要約】【課題】ＤＲＡＭの限られたセル面積内で、基体の表
面段差を増大させることなく、キャパシタの蓄積容量を
増大させる。【解決手段】中空シリンダ型キャパシタの記憶ノード
電極１２の側壁面に、波状凹凸９を設けてその表面積を
拡大し、蓄積容量を増大させる。この波状凹凸９は、フ
ォトリソグラフィの定在波効果を利用して意図的に側壁
面に波状凹凸を発生させたレジスト・パターンの開口に
ＳＯＧ膜を埋め込んで犠牲層１０ａとし、レジスト・パ
ターンを除去した後にこの犠牲層１０ａを被覆するポリ
シリコン膜をエッチバックすることで、自己整合的に形
成できる。あるいは、犠牲層を多孔質シリカ膜を用いて
形成し、この膜の細孔のパターンをポリシリコン膜に転
写すして微小突起を形成することにより、記憶ノード電
極の表面積を増大させてもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャパシタへの電
荷蓄積にもとづいて記憶保持を行う半導体装置とその製
造方法に関し、特にＤＲＡＭ（ダイナミック・ランダム
・アクセス・メモリ）のキャパシタの高さを抑えながら
高容量化を図ることを可能とする構造、およびその製造
工程におけるプロセス・マージンと歩留りの改善に関す
る。

【０００２】

【従来の技術】近年、ＶＬＳＩあるいはＵＬＳＩにみら
れるように半導体装置の高集積化が進展するに伴い、そ
の内部に形成されるパターンの微細化と高密度化も進行
している。こうした半導体装置の中でも、ＤＲＡＭは１
ビットの情報を格納するメモリ・セルをトランジスタ１
個＋キャパシタ（容量素子）１個という少ない素子数で
形成できるため大容量化に適し、しかも不良解析も比較
的容易であることから、その時代の最先端のプロセス技
術や設計技術が投入されるテクノロジ・ドライバとして
の役割を果たしてきた。

【０００３】ＤＲＡＭは世代ごとに記憶容量が４倍に増
大される一方で、メモリセル面積が１／３ずつ縮小され
ており、１ＧビットＤＲＡＭではわずか０．５μｍ²以
下になるものと予測されている。しかし、キャパシタに
おける蓄積電荷の有無を情報の“０”と“１”に対応さ
せているＤＲＡＭでは、センスアンプによる読み出しを
可能とし、かつα線による誤動作（ソフトエラー）の影
響を避けるために、セル面積が縮小されても十分に大き
な蓄積容量を確保することが不可欠である。

【０００４】ＤＲＡＭの読み出し性能は、電荷の通り道
であるビット線の寄生容量Ｃｂと記憶ノード電極（蓄積
電極）の蓄積容量Ｃｓとの比Ｃ_ratio（＝Ｃｂ／Ｃｓ）
で決まる。１６ＭＤＲＡＭの世代までは蓄積容量Ｃｓは
一般に２０〜３０ｆＦ，ビット線容量Ｃｂは２００〜３
００ｆＦであり、Ｃ_ratioとしては１０前後の値が確保
されていた。ところが、高集積化が進んでメモリ・セル
が微細化されると、この値を維持することは次第に難し
くなる。これは、ビット線の上にキャパシタが積層され
るＣＯＢ（キャパシタ・オン・ビットライン）型のレイ
アウトが主流となっていることもあって、上記ビット線
容量Ｃｂは余り変化しない一方で、記憶ノード電極とプ
レート電極の対向面積が減少するために蓄積容量Ｃｓの
低下が避けられないからである。

【０００５】誘電体の比誘電率をε、真空の誘電率
ε₀、この誘電体を挟む両電極の対向面積をＳ、これら
両電極間の距離をｄとすると、一般に静電容量Ｃは次式Ｃ＝（ε×ε₀×Ｓ）／ｄで表される。このため、誘電体を高誘電率化したり、あ
るいはこれを挟む両電極の対向面積を増加させること
で、必要な蓄積容量Ｃｓを確保することが種々行われて
いる。高い比誘電率εを有する誘電体としては、酸化タ
ンタルＴａ₂Ｏ₅（ε＝２０〜２５）やチタン酸バリウ
ム・ストロンチウムＢＳＴ（ＢａＴｉＯ₃とＳｒＴｉＯ
₃の固溶体；ε＝２００〜５００）が提案されている。

【０００６】一方、誘電体を挟む両電極とはＤＲＡＭの
場合、記憶ノード電極とプレート電極であり、両電極の
対向面積の増加は下層側の記憶ノード電極の構造を立体
化したり複雑化することで行われている。たとえば、中
空シリンダ型キャパシタをＣＯＢ型のレイアウトで作成
したＤＲＡＭの断面構造を図２２に示す。このＤＲＡＭ
は、フィールド酸化膜（ＳｉＯ₂）５２と拡散層５４が
形成された基板（Ｓｉ）５１上に、１層目ポリサイド膜
（1-polycide) よりなるワード線５３、２層目ポリサイ
ド膜(2-polycide)よりなるビット線５６、中空シリンダ
型のキャパシタ６２、および１層目メタル膜(1-metal)
よりなる上層配線６７が、それぞれ層間絶縁膜５５，層
間絶縁膜５７，ＳｉＮ膜５８および層間絶縁膜６３を介
して垂直方向に積層された構造を有する。なお、上記ビ
ット線５６は上記キャパシタ６２とは通常は３次元的に
ズレた位置（紙面の手前と奥）にレイアウトされるの
で、実際には基板コンタクト部までも含めてこれらが同
一断面上に現れることはないが、図２２では説明の便宜
上、これらを同一断面上に表示している。

【０００７】上記ビット線５６は、拡散層５４に臨むコ
ンタクトホールをポリシリコン膜で埋め込んだ複数箇所
のビット線コンタクト５６ｃにより、該拡散層５４にオ
ーミック接続されている。上記キャパシタ６２は、ポリ
シリコン膜(polySi)よりなる中空シリンダ型の記憶ノー
ド電極５９と、これをコンフォーマルに被覆するＳｉＯ
ｘ／ＳｉＮ積層膜よりなるキャパシタ絶縁膜６０と、さ
らにこれをコンフォーマルに被覆するポリシリコン膜(p
olySi)よりなるプレート電極６１の積層構造を有する。
つまり、シリンダの外壁と内壁の双方を両電極の対向面
とすることで、上記の対向面積Ｓを増大させており、こ
れ以前の単純スタック型キャパシタに比べて大容量化を
図ることができる。このキャパシタ６２は、拡散層５４
に臨むコンタクトホールをポリシリコン膜で埋め込んだ
複数箇所の記憶ノード・コンタクト５９ｃにより、該拡
散層５４にオーミック接続されている。

【０００８】上層配線６７を構成する１層目メタル膜(1
-metal) は、たとえばチタン（Ｔｉ）系バリヤメタルと
タングステン（Ｗ）膜の積層膜より構成され、プレート
電極６１，基板５１，ワード線５３，ビット線５６への
給電線の全体またはその一部として用いられる他、ワー
ド線５３の裏打ち配線，フィールド酸化膜５２上で引き
回される局所配線，拡散層５４の抵抗化層等の様々な用
途を持っている。図２２ではこれらの用途の一例とし
て、プレート取出し電極６８，拡散層取出し電極６９，
およびワード線取出し電極７０を図示しており、これら
は各々対プレート電極コンタクトホール６４、対拡散層
コンタクトホール６５、対ワード線コンタクトホール６
６を埋め込む形で形成されている。

【０００９】一方、別の例としてフィン型のキャパシタ
を有するＤＲＡＭを図２３に示す。このＤＲＡＭは、フ
ィールド酸化膜（ＳｉＯ₂）７２と拡散層７４が形成さ
れた基板（Ｓｉ）７１上に、１層目ポリサイド膜（1-po
lycide) 膜よりなるワード線７３、２層目ポリサイド膜
(2-polycide)膜よりなるビット線７６、フィン型キャパ
シタ８１、および１層目メタル膜(1-metal) よりなる上
層配線８３が、それぞれ層間絶縁膜７５、ＳｉＮ膜７７
および層間絶縁膜８２を介して垂直方向に積層された構
造を有する。上記フィン型キャパシタ８１は、ポリシリ
コン膜(polySi)よりなるフィン型の記憶ノード電極７８
と、これをコンフォーマルに被覆するＳｉＯｘ／ＳｉＮ
積層膜よりなるキャパシタ絶縁膜７９と、さらにこれを
コンフォーマルに被覆するポリシリコン膜(polySi)より
なるプレート電極８０の積層構造を有する。図示される
例では、フィンの積層段数は２段である。すなわち、記
憶ノード電極の表面形状に深いヒダを設けることによ
り、その表面積を広く確保しているのである。このフィ
ン型キャパシタ８１は、拡散層７４にコンタクトされる
と共に、ビット線７６の上方へ延在されることによりこ
れをシールドする機能も果たしている。

【００１０】さらに、記憶ノード電極の表面を粗面化す
ることによりその表面積を増大させる試みも行われてい
る。たとえば、月刊セミコンダクターワールド１９９３
年７月号ｐ．６９〜７３には、中空シリンダ型の記憶ノ
ード電極をポリシリコン膜を用いて形成した後、その表
面に高真空チャンバ内でＳｉ₂Ｈ₆ガスを用いて５７０
℃で減圧ＣＶＤを行うことにより、半球状のシリコン粒
子を成長させる方法が記載されている。

【００１１】

【発明が解決しようとする課題】しかしながら、上述の
ような従来のキャパシタの高容量化には、解決すべき課
題も多い。まず、従来より高誘電率材料として提案され
ている酸化タンタルＴａ₂Ｏ₅やチタン酸バリウム・ス
トロンチウムＢＳＴは、リーク電流が大きかったり、熱
安定性に劣る等の問題があり、未だ実用化には至ってい
ない。

【００１２】また、記憶ノード電極の立体化および形状
の複雑化については、まだ現状の高容量化に対する要求
を満たし切れていない。キャパシタの蓄積容量をさらに
増大させるためには、中空シリンダ型キャパシタについ
てはシリンダの高さを増大させ、フィン型キャパシタに
ついてはフィンの積層段数を増やすことが考えられる。
しかしこのような対策は、ＤＲＡＭのメモリ・セル領域
とそれ以外の領域、すなわちセンスアンプ等を含む周辺
回路領域との間の段差を増大させるので、フォトリソグ
ラフィにおける焦点深度が減少している現状では、キャ
パシタ形成以降に行われるフォトリソグラフィにおいて
均一な解像をますます困難とする原因となる。

【００１３】表面段差に起因する解像度の劣化を防止す
るために、たとえば前掲の図２２にもみられるように、
ＣＭＰ（化学機械研磨法）等の平坦化技術を用いて層間
絶縁膜を平坦化することも提案されている。しかし、こ
れでは周辺回路領域の絶縁膜の膜厚が大きくなりすぎ、
この絶縁膜を加工してコンタクトホールやビアホールを
形成することが技術的に困難となる。特にＣＯＢ型のレ
イアウトを採用した場合には絶縁膜が厚くなるため、コ
ンタクトホールやビアホールのアスペクト比が極端に高
くなりやすく、ドライエッチングによる加工が困難とな
る。したがって、キャパシタの高さは一定の水準に抑え
ざるを得ない。また、ポリシリコンからなる記憶ノード
電極の表面を粗面化する技術については、粒子形状や寸
法の温度依存性が大きく、減圧ＣＶＤにおける基板温度
の管理が難しいという問題がある。

【００１４】このように、従来の技術ではセル面積とキ
ャパシタの高さに関する制約がある中で、十分な高容量
化を図り、また十分なプロセス・マージンや製造歩留り
を確保することが難しい。そこで本発明は、これらの問
題を改善し、十分なキャパシタの高容量化を図ると共
に、プロセス・マージンや製造歩留りも良好なレベルに
維持することを可能とする半導体装置、およびその効率
的な製造方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明の半導体装置は、
記憶ノード電極と前記プレート電極との対向面がキャパ
シタの高さ方向に沿った領域に波状凹凸を設けること
で、上述の目的を達成しようとするものである。このと
きのキャパシタの全体形状は、中空シリンダ型であるこ
とが実用上特に好適である。あるいは本発明の半導体装
置は、記憶ノード電極の表面が多孔質材料の細孔の形が
転写された形状の微小突起を有する構造とされても良
い。このときのキャパシタの全体形状は、中空シリンダ
型またはフィン型のいずれかとすることが実用上有効で
ある。

【００１６】かかる半導体装置を製造するために本発明
では、犠牲層、すなわちプロセス途中では所定のパター
ンを形成するための支持体として必要であるが、プロセ
ス終了後には選択的に除去されて最終的な半導体装置の
構成要素とはならない層を巧みに利用し、この犠牲層の
表面に意図的に形成させたかあるいは本来的に存在する
微小な凹凸を、記憶ノード電極の少なくとも一部を構成
する電極膜へ転写する。記憶ノード電極がこのように形
成されれば、これを覆う薄い誘電体膜にもその微小凹凸
が反映され、さらにはこの誘電体膜を被覆して形成され
るプレート電極と該誘電体膜との界面にも微小凹凸が反
映される。つまり、記憶ノード電極とプレート電極との
対向面が、前記キャパシタの高さ方向に沿った領域にお
いて微小な凹凸を備えることになり、これによって対向
面の面積が拡大され、キャパシタの蓄積容量が増大す
る。

【００１７】上記犠牲層の表面に意図的に形成される微
小な凹凸としては、フォトリソグラフィにおける定在波
効果を利用して形成された波状凹凸を利用することがで
きる。この波状凹凸は、元来はフォトレジスト膜の開口
部の側壁面に形成されるものなので、この開口に流動性
を有する犠牲層材料膜を埋め込み、この後にフォトレジ
スト膜を除去することにより、犠牲層を形成する。つま
り、フォトレジスト・パターンの断面形状を自己整合的
に犠牲層に転写するのである。定在波効果はフォトレジ
スト膜の膜厚方向における露光強度の強弱として現れる
ので、上記波状凹凸は原理的にキャパシタの高さ方向に
沿って発生することになる。

【００１８】なお、定在波効果は、フォトレジスト膜の
表面や下層側の材料膜との界面からの反射光同士が干渉
することにより生ずる。したがって、フォトレジスト膜
の下層側に露光光の反射膜を設けて反射光強度を高めれ
ば、定在波効果を強調することができ、高低差の大きい
波状凹凸を形成することができる。また、フォトレジス
ト・パターンの断面形状を犠牲層に転写する場合、この
犠牲層はフォトレジスト膜の開口部に隅々まで埋め込ま
れることによって初めてその断面形状を正確に反映する
ことが可能となる。したがって、犠牲層材料膜としては
流動性に優れるスピン・オン・グラス（ＳＯＧ）膜を用
いることが特に好適である。このような波状凹凸により
対向面の面積が増大されるキャパシタの全体形状を中空
シリンダ型とする場合には、犠牲層を被覆する電極膜の
異方性エッチバックを行って記憶ノード電極の側壁部を
形成すればよい。

【００１９】一方、上記犠牲層の表面に本来的に存在す
る微小な凹凸としては、多孔質シリカ膜の細孔のパター
ンを利用することができる。このような犠牲層を電極膜
で被覆すると、細孔が電極膜の鋳型となるので、この電
極膜をパターニングした後に犠牲層を選択的に除去する
と、細孔の形状を反映した微小突起を表面に有する記憶
ノード電極が形成されることになる。ここで、多孔質シ
リカ膜からなる犠牲層を電極膜で被覆する前に、該多孔
質シリカ膜のウェットエッチングを行い、表面に露出し
た細孔の孔径を拡大すれば、記憶ノード電極の表面に最
終的に形成される微小突起の寸法を大きくすることがで
きる。

【００２０】このような微小突起により対向面の面積が
増大されるキャパシタの全体形状を中空シリンダ型とす
る場合には、犠牲層を被覆する電極膜の異方性エッチバ
ックを行って記憶ノード電極の側壁部を形成すればよ
い。また、キャパシタの全体形状をフィン型とする場合
には、上述のような犠牲層の形成と電極膜の形成とを複
数回繰り返した後に、これら電極膜と犠牲層とを一括し
てパターニングすればよい。

【００２１】

【発明の実施の形態】本発明では、記憶ノード電極の表
面に波状凹凸または微小突起を設けてその表面積を増大
させることにより、これらの表面性状を持たない同じ高
さのキャパシタに比べて蓄積容量を増大させることがで
きる。したがって、限られたセル面積中で無理にキャパ
シタの高さを増大させる必要がなくなり、これにより層
間絶縁膜の膜厚も相対的に減少させ、特にメモリセル領
域と周辺回路領域との間の表面段差を緩和することがで
きる。この結果、キャパシタ形成工程以降に行われるフ
ォトリソグラフィ、およびコンタクトホールやビアホー
ルを開口するためのドライエッチングのプロセス・マー
ジンを拡大することができ、半導体装置の製造歩留りを
改善することができる。

【００２２】上記波状凹凸をフォトリソグラフィの定在
波効果を利用して形成する場合は、レジスト・パターン
→犠牲層→記憶ノード電極の順に凹凸を転写することに
なるので、当然、定在波効果を顕在化させ得る条件で露
光を行う必要がある。そもそも定在波効果によるレジス
ト・パターン側壁面の波状凹凸は、フォトレジスト膜の
表面や下層側の材料膜の界面からの反射光同士の干渉に
より、フォトレジスト膜の膜厚方向に露光光強度の周期
的な強弱が発生し、これに対応してフォトレジスト膜の
膜厚方向に現像液に対する溶解速度の遅い層が周期的に
形成されることに起因する。ポジ型フォトレジスト材料
を用いた場合、現像液は露光量が少なく光分解反応が十
分に進行していない領域を突破しながら露光領域を溶解
してゆくことになるため、この突破を行うたびに横方向
の現像が過剰に進み、これによってレジスト・パターン
側壁面が周期的に窪むのである。

【００２３】近年のフォトリソグラフィでは、露光光の
主流がコヒーレンスの高い単色光であることも手伝って
定在波効果が生じやすいため、通常は解像度を向上させ
るために定在波効果を抑えるための様々な工夫が施され
ている。たとえばｇ線リソグラフィ世代までの通常のノ
ボラック系レジスト材料を用いる場合には、露光後ベー
キング（ＰＥＢ）を行って感光した感光剤と未感光の感
光剤の分布を熱拡散で均一化している。また、解像原理
上どうしてもＰＥＢが不可欠なＫｒＦエキシマ・レーザ
・リソグラフィ用の化学増幅系レジスト材料を用いる場
合には、フォトレジスト膜の上面または下面に屈折率や
膜厚を最適化した反射防止膜を設け、不要な反射光を互
いに逆位相かつ同等の振幅で重ね合わせることによりキ
ャンセルしている。

【００２４】しかし、本発明ではこれらの工夫は不要で
ある。むしろ、フォトレジスト膜の下層側に露光光の反
射膜を設けて反射光強度を高め、定在波効果を強調する
ことが好適である。この反射膜としては、当然のことな
がらその下側の材料膜よりも反射率の高い材料膜を選択
して用いる必要がある。中空シリンダ型キャパシタの記
憶ノード電極の形成プロセスでは通常、基板内に形成さ
れる拡散層にコンタクトをとるためのシリンダ底面と表
面積を稼ぐためのシリンダ側壁面とが別工程で加工さ
れ、上記のフォトリソグラフィはシリンダ底面を形成す
る材料の上で行われる。したがって、シリンダ底面をた
とえばポリシリコン膜で作成する場合には、露光波長域
においてポリシリコン膜よりも高い反射率を有する材料
膜が反射膜となり得る。通常の半導体装置の製造プロセ
スで採用される露光域では、タングステン（Ｗ）やアル
ミニウム（Ａｌ）を用いることが好適である。

【００２５】上述のようにして波状凹凸が形成されたフ
ォトレジスト・パターンの開口内に埋め込まれる犠牲層
材料膜としてＳＯＧ膜を用いる場合、該ＳＯＧ膜として
は耐熱性の高い無機ＳＯＧ膜が特に好適である。ただ
し、…−Ｓｉ−Ｏ−Ｓｉ−…のようなシロキサン結合の
みで構成されたＳＯＧは、０．３μｍ程度の膜厚までし
かクラック耐性を示さないため、これでは約０．３μｍ
までの高さのシリンダ側壁面しか形成できないことにな
ってしまう。そこで、ＳＯＧ膜中にＳｉ−Ｈ結合による
終端部やＳｉ−Ｎ結合の少なくとも一方を若干導入し、
クラック耐性を向上させることが特に望ましい。Ｓｉ−
Ｈ結合を含むＳＯＧ材料、あるいはＳｉ−Ｈ結合とＳｉ
−Ｎ結合の双方を含むＳＯＧ材料は、市販品の中から選
択可能であり、これによって膜厚１μｍ程度までのクラ
ック耐性を確保することができる。

【００２６】

【実施例】以下、本発明の具体的な実施例について説明
する。実施例１ここでは、中空シリンダ型キャパシタの記憶ノード電極
の側壁部に波状凹凸が形成されることにより蓄積容量が
増大が図られたＤＲＡＭの構成例について、図８を参照
しながら説明する。なお図８は、前掲の図２２に示した
ようなＣＯＢ型のレイアウトを前提としているが、図示
を簡略化するためにビット線は省略してある。

【００２７】このＤＲＡＭは、フィールド酸化膜（Ｓｉ
Ｏ₂）２と拡散層４が形成された基板（Ｓｉ）１上に、
１層目ポリサイド膜（1-polycide) 膜よりなるワード線
３と中空シリンダ型キャパシタ１５とが、層間絶縁膜５
とＳｉＮ膜６とを介して積層された構造を有する。上記
中空シリンダ型キャパシタ１５は、ポリシリコン膜(pol
ySi)よりなる中空シリンダ型の記憶ノード電極１２と、
これをコンフォーマルに被覆するＳｉＯｘ／ＳｉＮ積層
膜よりなるキャパシタ絶縁膜１３と、さらにこれをコン
フォーマルに被覆するポリシリコン膜(polySi)よりなる
プレート電極１４の積層構造を有し、このうち上記記憶
ノード電極１２が拡散層４にオーミック接続されてい
る。このオーミック接続は、上記層間絶縁膜５に開口さ
れたコンタクト・ホールをポリシリコン・プラグで埋め
込んだ記憶ノード・コンタクト７ｃにより達成されてい
る。

【００２８】上記記憶ノード電極１２は、１層目ポリシ
リコン膜(1-polySi)よりなる円形のキャパシタ底部電極
７ｂと、波状凹凸９を有する円筒型の記憶ノード側壁電
極１１ｓとから構成されている。この波状凹凸９による
表面積の増大が本発明の特色のひとつであり、これによ
りたとえば前掲の図２２に示したような従来の中空シリ
ンダ型キャパシタとシリンダの直径や高さが同一であっ
ても、より大きな蓄積容量Ｃｓを確保することができ
る。この中空シリンダ型キャパシタ１５をさらに絶縁膜
で被覆し、プレート・コンタクト、拡散層コンタクト、
ビット線コンタクト、ワード線コンタクト、その他の上
層配線を形成すれば、ＤＲＡＭが完成される。

【００２９】次に、フォトリソグラフィの定在波効果を
利用したレジスト断面形状の転写により上記の波状凹凸
９を形成するＤＲＡＭの製造プロセスについて、図１な
いし図８を参照しながら説明する。図１は、記憶ノード
底部電極膜７(1-polySi)上にレジスト・パターン８が形
成された状態を示している。ここまでの工程は、概略以
下のとおりである。まず基板１（Ｓｉ）に対してたとえ
ばパイロジェニック酸化を行うことによりフィールド酸
化膜２（ＳｉＯ₂）およびゲート酸化膜（図示せず。）
を形成した。次に、基体の全面にたとえば不純物含有ポ
リシリコン膜とタングステン・シリサイド（ＷＳｉｘ）
膜とをたとえばＣＶＤ法により順次積層して１層目ポリ
サイド膜（1-polycide）膜を形成し、この膜をパターニ
ングしてワード線３を形成した。さらに、このワード線
３をマスクとするイオン注入により、基板１の表層部に
拡散層４を形成した。

【００３０】次に、基体の全面をたとえばＣＶＤ法によ
りシリコン酸化膜（ＳｉＯｘ）を堆積させて層間絶縁膜
５をほぼ平坦に形成した。なお、この層間絶縁膜５は実
際にはさらに複数の層間絶縁膜に分かれており、途中で
２層目ポリシリコン膜(2-polySi)によるビット線の形成
や、このビット線を拡散層４へコンタクトさせるための
ビット線コンタクトの形成が行われるが、ここでは図示
を省略する。

【００３１】上記層間絶縁膜５の上には、さらにたとえ
ばＣＶＤ法によりＳｉＮ膜６を形成し、さらにこれら層
間絶縁膜５とＳｉＮ膜６とをパターニングして記憶ノー
ド・コンタクトを形成するためのコンタクト・ホールを
拡散層４に臨んで開口した。さらに、基体の全面に１層
目ポリシリコン膜(1-polySi)を上記コンタクト・ホール
を埋め込むごとく堆積させ、記憶ノード・コンタクト７
ｃと記憶ノード底部電極膜７を形成した。この１層目ポ
リシリコン膜には、たとえば７５０〜８５０℃における
固層拡散によりリンが拡散されており、シート抵抗は数
百Ω／□とされている。なお、記憶ノード・コンタクト
７ｃと記憶ノード底部電極膜７とは別のポリシリコン膜
で形成してもよい。すなわち、コンタクト・ホールを埋
め込むプラグ部のみを別のポリシリコン膜の全面堆積お
よびエッチバックにより先に形成して基体の表面を平坦
化しておき、その後に記憶ノード底部電極膜７を成膜す
ることもできる。

【００３２】次に、この基体の全面に厚さ約０．６μｍ
のポジ型化学増幅系レジスト材料からなるフォトレジス
ト膜を形成し、９０〜１００℃におけるプリベークを経
た後、ＫｒＦエキシマ・レーザ・ステッパ（λ＝２４８
ｎｍ）を用いて２００ｍＪ／ｃｍ²のエネルギーで露光
を行った。続いて、１１０〜１２０℃における露光後ベ
ーク（ＰＥＢ）、アルカリ現像、１２０℃におけるレジ
スト硬化用のベーキングを行い、図１に示されるように
直径約０．４μｍ、高さ約０．６μｍの開口８ａを有す
るレジスト・パターン８を形成した。上記露光中には、
フォトレジスト膜と下地の記憶ノード底部電極膜７との
界面からの反射光とフォトレジスト膜表面からの反射光
との干渉により、フォトレジスト膜の膜厚方向にλ／２
ｎ（ｎは使用したフォトレジスト材料の屈折率ｎ）のピ
ッチを有する定在波が発生し、露光光量が周期的に変化
する。ポジ型フォトレジストの場合、露光光量が十分な
領域は現像液に対する溶解速度が速く、不十分な領域は
遅い。上記のように膜厚方向に光量ムラがある場合、現
像液は露光量不足で現像速度の遅い領域を突破しながら
露光光量の十分な領域を溶解してゆくため、この突破を
行うたびに横方向の現像が過剰に進み、これによってレ
ジスト・パターン側壁面が周期的に窪む。

【００３３】次に、図２に示されるように、基体の全面
にＳＯＧ膜１０をスピンコート法により塗布した。ＳＯ
Ｇ膜１０は、成膜時は流動性に優れるため、開口８ａを
隙間なく埋め込んだ。ここで、上記ＳＯＧ膜１０の構成
材料としては、Ｓｉ−Ｈ結合とＳｉ−Ｎ結合を含む無機
ＳＯＧ膜（商品名ＴＣＰＳ：東京応化工業社製）を用い
た。この材料は、膜厚１μｍ程度までのクラック耐性を
有し、上記のレジスト・パターン８に形成された深さ
０．６μｍの開口８ａを埋め込む程度の厚さであれば、
何らクラックを生ずることなく利用できるものである。
塗布後は、１２０℃のホットプレート上でＳＯＧ膜１０
のベーキングを行った。上記の温度は、レジスト・パタ
ーン８の耐熱温度以下である。

【００３４】次に、図３に示されるように、上記ＳＯＧ
膜１０をレジスト・パターン８の上表面が露出するまで
エッチバックし、犠牲層１０ａを形成した。このときの
エッチバックは、一例として下記の条件で行った。装置アノード・カップル型平行平板型ＲＩＥ装置圧力２Ｐａｃ−Ｃ₄Ｆ₈流量５０ＳＣＣＭＲＦ電力１２００Ｗ（１３．５６ＭＨｚ）

【００３５】次に、図４に示されるように、レジスト・
パターン８をアッシングにより除去した。このときのア
ッシングは、一例として下記の条件で行った。装置ＲＦホローカソード型アッシング装置圧力１０ＰａＯ₂流量１００ＳＣＣＭＲＦ電力２００Ｗ（１３．５６ＭＨｚ）基板温度１２０ ℃ これにより、上記開口８ａの側壁面の波状凹凸９が、犠
牲層１０ａの側壁面に正確に転写された。

【００３６】次に、上記犠牲層１０ａの膜強度を高める
ために、たとえばＮ₂雰囲気中、４００℃，６０分の熱
処理を行った。この時点では、レジスト・パターン８ａ
が既に除去されているので、上述のような高温域で熱処
理を行うことができる。このように膜強度を高めるの
は、次工程においてこの犠牲層１０ａが記憶ノード底部
電極膜７のエッチング・マスクとして用いられるからで
ある。

【００３７】次に、図５に示されるように、上記犠牲層
を１０ａをマスクとして記憶ノード底部電極膜７をドラ
イエッチングすることにより、記憶ノード底部電極７ｂ
を形成した。このときのエッチング条件は、一例として
次のとおりである。装置誘導結合型プラズマ・エッチング装置圧力１ＰａＨＢｒ流量１００ＳＣＣＭＯ₂流量１０ＳＣＣＭソース電力４００Ｗ（１３．５６ＭＨｚ）ＲＦバイアス電力１００Ｗ（１３．５６ＭＨｚ）基板温度６０ ℃ さらに、このような基体の全面に、２層目ポリシリコン
膜(2-polySi)である厚さ約０．１μｍの記憶ノード側壁
電極膜１１をコンフォーマルに堆積させた。この膜には
たとえば固層拡散によりリンが含有され、そのシート抵
抗は数百Ω／□程度に低下されている。

【００３８】次に、図６に示されるように、上記記憶ノ
ード側壁電極膜１１を異方的にエッチバックした。この
結果、犠牲層１０ａの周囲に記憶ノード側壁電極１１ｓ
がサイドウォール状に形成された。この記憶ノード側壁
電極１１ｓの断面形状は、最初に形成されたレジスト・
パターン８ａの側壁面の波状凹凸９を受け継いでおり、
先に形成された記憶ノード底部電極７ｂと共に表面積の
拡大された記憶ノード電極１２を構成することになる。

【００３９】次に、図７に示されるように、希フッ酸溶
液（ＨＦ：Ｈ₂Ｏ＝１：２０）を用いたウェット処理を
行って犠牲層１０ａを除去した。このフッ酸処理は、犠
牲層１０ａやＳｉＮ膜６に対して２０以上の選択比を持
つ。さらに、このようにして基体の表面に現れた記憶ノ
ード電極１２を、厚さ約８ｎｍのキャパシタ絶縁膜１３
と、厚さ約０．１μｍの３層目ポリシリコン膜(3-polyS
i)膜からなるプレート電極１４とで順次コンフォーマル
に被覆した。なお、ここでは上記キャパシタ絶縁膜１３
の構成材料としてＳｉＯｘ膜とＳｉＮ膜の積層膜を用い
たが、酸化タンタル（Ｔａ₂Ｏ₅）等の高誘電率膜を用
いても良い。

【００４０】この後、図示される領域外でプレート電極
１４、キャパシタ絶縁膜１３、ＳｉＮ膜６とを共通マス
クによりパターニングすることにより、図８に示される
ような中空シリンダ型キャパシタ１５を形成した。この
ようにして形成された中空シリンダ型キャパシタ１５の
蓄積容量Ｃｓは、同じ直径と高さを有し側壁面の平坦な
従来の中空シリンダ型キャパシタ１５に比べて約１０〜
２０％増大していた。

【００４１】実施例２本実施例では、実施例１で述べたＤＲＡＭの製造に際
し、記憶ノード底部電極膜７の上にさらに反射膜を設け
て定在波効果を強調し、波状凹凸９による表面積の増大
効果を高めた。この製造プロセスを、図９ないし図１２
を参照しながら説明する。

【００４２】図９は、側壁面に波状凹凸９を有するレジ
スト・パターン８が形成された状態を示す図である。前
掲の図１と異なるところは、記憶ノード底部電極膜７の
上に厚さ約０．１μｍの反射膜１６が設けられている点
である。この反射膜１６の構成材料は、フォトリソグラ
フィの露光波長において記憶ノード底部電極膜７を構成
する１層目ポリシリコン膜よりも高い光反射率を有する
材料であれば良い。ここでは一例として、下記の条件に
よる熱ＣＶＤ法で形成されたタングステン（Ｗ）膜を用
いた。ＷＦ₆流量７５ＳＣＣＭＨ₂流量５００ＳＣＣＭＡｒ流量２８００ＳＣＣＭ圧力１０６４０Ｐａ成膜温度４５０ ℃ なお、ＫｒＦエキシマ・レーザ波長における反射率は、
ポリシリコン膜が４５％、Ｗ膜が５１％である。

【００４３】かかる反射膜１６の上で実施例１と同様の
フォトリソグラフィを行ったところ、形成されたレジス
ト・パターン８の側壁面には実施例１よりも高低差の強
調された波状凹凸９が形成された。これは、フォトレジ
スト膜と反射膜１６との界面からの反射光強度が増大し
たためである。この後は、ＳＯＧ膜１０の全面成膜とエ
ッチバックを行って図１０に示されるような犠牲層１０
ａを形成し、次に図１１に示されるように犠牲層１０ａ
を除去した。

【００４４】次に、中空シリンダ型の記憶ノード電極１
２の内部に残存する反射膜１６を過酸化水素水（Ｈ₂Ｏ
₂）を用いた等方的なウェットエッチングで除去し、図
１２に示されるような記憶ノード電極１２を完成させ
た。これ以降、キャパシタ絶縁膜１３とプレート電極１
４を実施例１と同様に形成して中空シリンダ型キャパシ
タ１５を形成し、さらに絶縁膜形成、コンタクト形成、
上層配線形成を経てＤＲＡＭを完成させた。本実施例で
形成された中空シリンダ型キャパシタ１５の蓄積容量Ｃ
ｓは、実施例１に比べてさらに増大していた。

【００４５】実施例３ここでは、中空シリンダ型キャパシタの記憶ノード電極
の側壁部に多孔質材料の細孔が転写された形状の微細凹
凸が形成されることにより蓄積容量が増大が図られたＤ
ＲＡＭの構成例について、図１７を参照しながら説明す
る。このＤＲＡＭが前掲の図８に示されるＤＲＡＭと異
なるところは、中空シリンダ型キャパシタ２３の記憶ノ
ード電極２０の形状、特に記憶ノード側壁電極１９ｓの
形状である。すなわち、図８に示される記憶ノード側壁
電極１１ｓが波状凹凸９を有していたのに対し、図１７
に示される本実施例の記憶ノード側壁電極１９ｓの内壁
面には、略々球形の一部をなすような微小突起１９ｐが
一面に形成されている。これは、後述するように多孔質
材料からなる犠牲層から転写されたものである。この微
小突起１９ｐによる表面積の拡大に起因して、上記中空
シリンダ型キャパシタの蓄積容量Ｃｓは、同じシリンダ
直径と高さを有する従来の中空シリンダ型キャパシタに
比べて増大されている。

【００４６】次に、多孔質材料の細孔形状の転写を利用
して上記記憶ノード側壁電極１９ｓを形成するＤＲＡＭ
の製造プロセスについて、図１３ないし図１７を参照し
ながら説明する。図１３は、記憶ノード底部電極膜７上
に厚さ約０．６μｍの多孔質シリカ膜１７を成膜した状
態を示している。記憶ノード底部電極膜７の成膜工程ま
では、実施例１で前述したとおりである。

【００４７】上記多孔質シリカ膜１７の成膜方法につい
ては、たとえば１９９７年ＤＵＭＩＣ(Dielectrics for
ULSI Multilevel Interconnection Conference)抄録集
ｐ．１０６〜１１３にゾルゲル法による方法が詳細に記
載されているが、概略以下のとおりである。多孔質シリ
カ膜１７の前駆体としては、通常のＳＯＧ膜に使用され
るものでよく、テトラエトキシシラン（ＴＥＯＳ）やメ
チルトリエトキシシラン（ＭＴＥＯＳ）等のアルコキシ
シランを用いる。この前駆体をアルコール系溶媒に溶解
し、空気中で基体上にスピンコートした後、５０〜１５
０℃でエージングを行い、１００℃以上で乾燥させた
後、３００℃以上でアニールする。この間に、加水分
解、エステル転位反応、脱水縮合、脱アルコール縮合が
順次進行して、多孔質シリカ膜１７が形成される。この
多孔質シリカ膜１７には、直径数ｎｍ〜２０ｎｍの細孔
１８が多数形成されている。

【００４８】次に、上記多孔質シリカ膜１７の上に図示
されないレジスト・パターンを形成し、これをマスクと
して該多孔質シリカ膜１７のドライエッチングを一例と
して下記の条件で行った。装置アノード・カップル型平行平板型ＲＩＥ装置ｃ−Ｃ₄Ｆ₈流量５０ＳＣＣＭ圧力２ＰａＲＦ電力１２００Ｗ（１３．５６ＭＨｚ）これにより、図１４に示されるような犠牲層１７ａを形
成した。

【００４９】次に、一例としてドライエッチング条件を
下記のように切り替え、記憶ノード底部電極膜７をエッ
チングした。装置誘導結合型プラズマ・エッチング装置ＨＢｒ流量１００ＳＣＣＭＯ₂流量１０ＳＣＣＭ圧力１．３Ｐａソース電力８５０Ｗ（１３．５６ＭＨｚ）ＲＦバイアス電力１５０Ｗ（１３．５６ＭＨｚ）これにより、図１４に示されるような記憶ノード底部電
極７ｂを形成した。

【００５０】なお、エッチング・マスクとして用いた図
示されないレジスト・パターンは、一例として下記の条
件でアッシングをすることにより除去した。装置バレル型プラズマ・アッシング装置Ｏ₂流量３．７５ＳＬＭＮ₂流量０．３７５ＳＬＭ圧力２６６ＰａＲＦ電力１０００Ｗ（１３．５６ＭＨｚ）基板温度１８０ ℃

【００５１】次に、実施例１と同様にして基体の全面に
２層目ポリシリコン膜(2-polySi)をを成膜し、これを異
方的にエッチバックして図１５に示されるような記憶ノ
ード側壁電極１９ｓを形成した。この記憶ノード側壁電
極１９ｓは、先に形成された記憶ノード底部電極７ｂと
共に記憶ノード電極２０を構成するものである。この
後、たとえば希フッ酸処理により犠牲層１７ａを除去す
ると、図１６に示されるように、残された記憶ノード側
壁電極１９ｓの内壁面には、犠牲層１７ａの細孔の形状
を反映した微小突起１９ｐが一面に多数形成されてい
た。この微細な表面凹凸により記憶ノード電極２０の表
面積が増大し、蓄積容量Ｃｓが増大される。

【００５２】この後、基体の全面をキャパシタ絶縁膜２
１とプレート電極２２とで順次被覆し、図１７に示され
るような中空シリンダ型キャパシタ２３を形成した。こ
れ以降のプレート電極２２，キャパシタ絶縁膜２１，Ｓ
ｉＮ膜６のパターニング、コンタクト形成、上層配線形
成については、実施例１で述べたとおりである。上記中
空シリンダ型キャパシタ２３の蓄積容量Ｃｓは、同じ直
径と高さを有し側壁面が平坦な従来の中空シリンダ型キ
ャパシタに比べて、約１０〜２０％増大していた。

【００５３】実施例４ここでは、実施例３で述べたような多孔質シリカ膜を犠
牲層として用いるプロセスにおいて、この多孔質シリカ
膜に対して希フッ酸処理を施して細孔１８の寸法を拡大
することにより、微小突起１９ｐの寸法を大きくするプ
ロセスについて説明する。すなわち、前掲の図１４に示
されるように多孔質シリカ膜からなる犠牲層１７ａが形
成された段階で、希フッ酸溶液（ＨＦ：Ｈ₂Ｏ＝１：１
００）を用いたウェット処理を行い、細孔１８の直径を
１００ｎｍ程度に拡大した。このことにより、図１６に
示した記憶ノード側壁電極１９ｓの内壁面に形成される
微小突起１９ｐの大きさを拡大することができ、結果的
に中空シリンダ型キャパシタ２３の蓄積容量Ｃｓを実施
例３よりもさらに増大させることができた。

【００５４】実施例５本実施例では、フィン型キャパシタの記憶ノード電極の
表面に微小突起が形成されることにより蓄積容量が増大
が図られたＤＲＡＭの構成例について、図２１を参照し
ながら説明する。このＤＲＡＭは、１層目ポリサイド膜
(1-polycide)よりなるワード線３３、２層目ポリサイド
膜(2-polycide)膜よりなるビット線３６、フィン型キャ
パシタ４８が、それぞれ層間絶縁膜３５とＳｉＮ膜３７
とを介して積層された構造を有する。

【００５５】上記フィン型キャパシタ４８は、１層目ポ
リシリコン膜(1-polySi)および２層目ポリシリコン膜(2
-polySi)よりなるフィン型の記憶ノード電極４４と、こ
れをコンフォーマルに被覆するＳｉＯｘ／ＳｉＮ積層膜
よりなるキャパシタ絶縁膜４６と、さらにこれをコンフ
ォーマルに被覆する３層目ポリシリコン膜(3-polySi)よ
りなるプレート電極４７が積層されたものである。図示
される例では、フィンの積層段数は２段である。このフ
ィン型キャパシタ４８は、拡散層３４にコンタクトされ
ると共に、ビット線３６の上方へ延在されることにより
これをシールドする機能も果たしている。フィン型キャ
パシタ４８は元来、その記憶ノード電極４４の断面形状
に深いヒダを与えることで蓄積容量Ｃｓの増大が図られ
たものであるが、本発明では１枚１枚のフィンの表面が
さらに微小突起４４ｐを備えることで、同じ面積内でよ
り高い蓄積容量Ｃｓを確保できるようにしたものであ
る。この微小突起４４ｐは、後述するように多孔質材料
からなる犠牲層から転写されたものである。

【００５６】次に、このようなＤＲＡＭの製造プロセス
を、図１８ないし図２１を参照しながら説明する。図１
８は、犠牲層となる多孔質シリカ膜の形成が終了し、２
段目のフィンの形成に先立って拡散層３４に臨む記憶ノ
ードコンタクト窓４２が形成された状態を示している。
ここまでの工程は、概略以下のとおりである。まず基板
３１（Ｓｉ）に対してたとえばパイロジェニック酸化を
行うことによりフィールド酸化膜３２（ＳｉＯ₂）およ
びゲート酸化膜（図示せず。）を形成した。次に、基体
の全面に１層目ポリサイド膜（1-polycide）膜を形成
し、この膜をパターニングしてワード線３３を形成し
た。さらに、このワード線３３をマスクとするイオン注
入により、基板３１の表層部に拡散層３４を形成した。

【００５７】次に、基体の全面にたとえばＣＶＤ法によ
りシリコン酸化膜（ＳｉＯｘ）で被堆積させて層間絶縁
膜３５（ＳｉＯｘ）を形成した後、この膜をパターニン
グし、拡散層３４に臨んで開口するコンタクト・ホール
を形成した。次に、基体の全面に２層目ポリサイド膜(2
-polycide)を形成し、この膜をパターニングしてビット
線３６を形成した。次に、基体の全面に厚さ約０．２μ
ｍの１層目多孔質シリカ膜３８、厚さ約０．２μｍの１
層目ポリシリコン膜(1-polySi)よりなる１層目記憶ノー
ド電極膜３９、厚さ約０．２μｍの２層目多孔質シリカ
膜４０を順次積層した。上記１層目および２層目多孔質
シリカ膜３８，４０の形成方法は実施例３で前述したと
おりであり、直径数ｎｍ〜２０ｎｍの細孔４１を多数含
んでいる。次に、２層目多孔質シリカ膜４０，１層目記
憶ノード電極膜３９，１層目多孔質シリカ膜３８，Ｓｉ
Ｎ膜３７，層間絶縁膜３５を共通パターンにて順次ドラ
イエッチングすることにより、拡散層３４に臨む記憶ノ
ード・コンタクト窓４２を形成した。

【００５８】次に、図１９に示されるように、基体の全
面に２層目ポリシリコン膜(2-polySi) よりなる２層目
記憶ノード電極膜４３を成膜した。この２層目記憶ノー
ド電極膜４３は記憶ノード・コンタクト窓４２の側壁面
において１層目記憶ノード電極膜３９と接続され、これ
らが一体となって記憶ノード電極４４を構成する。続い
て、２層目記憶ノード電極膜４３，２層目多孔質シリカ
膜４０，１層目記憶ノード電極膜３９を共通パターンに
て順次ドライエッチングすることにより、記憶ノード電
極４４を各メモリセルごとに独立させた。したがって、
２層目シリカ膜４０の残膜４０ａと１層目シリカ膜３８
とが、犠牲層４５となる。

【００５９】次に、図２０に示されるように、希フッ酸
処理を行って犠牲層４５を除去した。これにより、記憶
ノード電極４４のフィン部の下面には、１層目および２
層目多孔質シリカ膜３８，４０の細孔４１を形状を反映
した微小突起４４ｐが形成された。この後、基体の全面
をキャパシタ絶縁膜４６とプレート電極４７とで順次被
覆し、図２１に示されるようなフィン型キャパシタ４８
を形成した。これ以降は、常法にしたがって絶縁膜によ
る基体表面の平坦化、コンタクト形成、上層配線形成を
行い、ＤＲＡＭを完成させた。上記フィン型キャパシタ
４８の蓄積容量Ｃｓは、同じフィン枚数とフィン形成領
域の面積を有する従来のフィン型キャパシタに比べて、
約１０〜２０％増大していた。

【００６０】なお、上記のようなフィン型キャパシタ４
８の形成においても、実施例４で前述したように多孔質
シリカ膜の細孔４１を希フッ酸処理で拡大しておくこと
により、微小突起４４ｐの寸法を大きくすることができ
る。すなわち、１層目多孔質シリカ膜３８を成膜した段
階で希フッ酸溶液（ＨＦ：Ｈ₂Ｏ＝１：１００）を用い
たウェット処理を行うことにより、細孔４１の直径を１
００ｎｍ程度に拡大してから１層目記憶ノード電極膜３
９を積層し、同様に２層目多孔質シリカ膜４０を成膜し
た段階で同じく希フッ酸処理を行ってから２層目記憶ノ
ード電極膜４３を積層するとよい。かかる処理により、
フィン型キャパシタ４８の蓄積容量Ｃｓをさらに増大さ
せることができる。

【００６１】以上、本発明を５例の具体的な実施例にも
とづいて説明したが、本発明はこれらの実施例に何ら限
定されるものではなく、ＤＲＡＭの断面構造、あるいは
ＣＶＤ，ドライエッチング，ウェット処理等の各プロセ
ス条件の細部については、適宜変更、選択、組み合わせ
が可能である。

【００６２】

【発明の効果】以上の説明からも明らかなように、本発
明の半導体装置においては、記憶ノード電極とプレート
電極との対向面にキャパシタの高さ方向に沿った波状凹
凸を設けるので、かかる表面形状を持たずに高さや形成
領域の面積が等しいキャパシタに比べ、蓄積容量Ｃｓを
大きく確保することができる。特に、中空シリンダ型キ
ャパシタにかかる構造を適用した場合に、基体の表面段
差を増大させずに済むため、ＤＲＡＭの微細化、高集積
化、高信頼化を図ることが可能となる。あるいは、本発
明の半導体装置の別の構成として、記憶ノード電極の表
面に多孔質材料の細孔が転写された形状の微小突起を設
けた場合にも、蓄積容量Ｃｓを大きく確保することがで
きる。特に、中空シリンダ型キャパシタやフィン型キャ
パシタにかかる構造を適用した場合に、基体の表面段差
を増大させずに済むため、ＤＲＡＭの微細化、高集積
化、高信頼化を図ることが可能となる。

【００６３】上述のような記憶ノード電極構造は、犠牲
層の表面形状を転写することにより、既存のプロセスと
整合性の高い操作により極めて精密かつ容易に形成する
ことができるので、十分なプロセス・マージンと製造歩
留りを確保できるようになる。上記波状凹凸を形成する
場合は、定在波効果を利用してレジスト・パターンの開
口に発生させた波状凹凸を犠牲層に転写し、さらにこれ
を被覆する記憶ノード電極膜に転写する方法をとるの
で、一連の転写をすべて自己整合的かつ容易に行うこと
ができる。この波状凹凸は、フォトレジスト膜の下層側
に反射膜を設けることにより強調され、蓄積容量Ｃｓの
増大に寄与する。また、犠牲層材料膜としてＳＯＧ膜を
採用することにより、転写が正確かつ容易に行われる。
この波状凹凸は、中空シリンダ型キャパシタの記憶ノー
ド電極の蓄積容量Ｃｓの増大に有効である。

【００６４】上記微小突起を形成する場合は、多孔質シ
リカ膜の細孔のパターンを記憶ノード電極膜に転写する
方法をとるので、やはり転写は自己整合的となり、しか
も容易である。この細孔の孔径をウェットエッチングで
拡大すれば、これを鋳型として形成される微小突起の寸
法を大きくすることができ、蓄積容量Ｃｓを一層増大さ
せることができる。この微小突起は、中空シリンダ型キ
ャパシタやフィン型キャパシタの記憶ノード電極の蓄積
容量Ｃｓの増大に有効である。

【図面の簡単な説明】

【図１】本発明を中空シリンダ型キャパシタを有するＤ
ＲＡＭの製造に適用したプロセス例において、定在波効
果を利用してレジスト・パターニングを行い、側壁面に
波状凹凸のある開口を形成した状態を示す模式的断面図
である。

【図２】図１の開口をＳＯＧ膜で埋め込んだ状態を示す
模式的断面図である。

【図３】図３のＳＯＧ膜をエッチバックした状態を示す
模式的断面図である。

【図４】図３のレジスト・パターンを除去し、ＳＯＧ膜
からなる犠牲層を形成した状態を示す模式的断面図であ
る。

【図５】図４の記憶ノード底部電極膜をパターニングし
て記憶ノード底部電極を形成し、さらに基体の全面を記
憶ノード側壁電極膜で被覆した状態を示す模式的断面図
である。

【図６】図５の記憶ノード側壁電極膜をエッチバックし
て記憶ノード側壁電極を形成した状態を示す模式的断面
図である。

【図７】図６の犠牲層を除去した状態を示す模式的断面
図である。

【図８】図７の基体の全面をキャパシタ絶縁膜とプレー
ト電極で順次被覆し、中空シリンダ型キャパシタを完成
させた状態を示す模式的断面図である。

【図９】本発明を中空シリンダ型キャパシタを有するＤ
ＲＡＭの製造に適用した他のプロセス例において、反射
膜で定在波効果を強調しながらレジスト・パターニング
を行った状態を示す模式的断面図である。

【図１０】図９の開口をＳＯＧ膜で埋め込み、エッチバ
ックを経てレジスト・パターンを除去することにより犠
牲層を形成した状態を示す模式的断面図である。

【図１１】記憶ノード底部電極膜のパターニングを経て
記憶ノード側壁電極を形成した状態を示す模式的断面図
である。

【図１２】図１１の反射膜を除去した状態を示す模式的
断面図である。

【図１３】本発明を中空シリンダ型キャパシタを有する
ＤＲＡＭの製造に適用したさらに他のプロセス例におい
て、記憶ノード底部電極膜の上に多孔質シリカ膜を成膜
した状態を示す模式的断面図である。

【図１４】図１３の多孔質シリカ膜と記憶ノード底部電
極膜とをパターニングして、犠牲層と記憶ノード底部電
極を形成した状態を示す模式的断面図である。

【図１５】図１４の犠牲層の側壁面に記憶ノード側壁電
極を形成した状態を示す模式的断面図である。

【図１６】図１５の犠牲層を除去した状態を示す模式的
断面図である。

【図１７】図１６の基体の全面をキャパシタ絶縁膜とプ
レート電極で順次被覆し、中空シリンダ型キャパシタを
完成させた状態を示す模式的断面図である。

【図１８】本発明をフィン型キャパシタを有するＤＲＡ
Ｍの製造に適用したプロセス例において、多孔質シリカ
膜と１層目記憶ノード電極膜の積層膜をパターニングし
て記憶ノード・コンタクト窓を開口した状態を示す模式
的断面図である。

【図１９】図１８の基体の全面を２層目記憶ノード電極
膜で被覆した後、パターニングを行って記憶ノード電極
を形成した状態を示す模式的断面図である。

【図２０】図１９の犠牲層を除去した状態を示す模式的
断面図である。

【図２１】図２０の記憶ノード電極をキャパシタ絶縁膜
とプレート電極とで順次被覆し、フィン型キャパシタを
完成させた状態を示す模式的断面図である。

【図２２】ＣＯＢ型のレイアウトにて中空シリンダ型キ
ャパシタを有する従来のＤＲＡＭの構成例を示す模式的
断面図である。

【図２３】フィン型キャパシタを有する従来のＤＲＡＭ
の構成例を示す模式的断面図である。

【符号の説明】

７ｂ…記憶ノード底部電極８…レジスト・パターン
８ａ…開口９…波状凹凸１０…ＳＯＧ膜１０ａ，
１７ａ，４５…犠牲層１１ｓ，１９ｓ…記憶ノード側
壁電極１２，２０，４４…記憶ノード電極１３，２
１，４６…キャパシタ絶縁膜１４，２２，４７…プレ
ート電極１５，２３…中空シリンダ型キャパシタ１
６…反射膜１７…多孔質シリカ膜１８，４１…細孔
３８…１層目多孔質シリカ膜３９…１層目記憶ノー
ド電極膜４０…２層目多孔質シリカ膜４３…２層目
記憶ノード電極膜４８…フィン型キャパシタ

Claims

【特許請求の範囲】

【請求項１】誘電体膜を挟んで記憶ノード電極とプレ
ート電極とが対向されてなるキャパシタへの電荷蓄積に
もとづいて記憶保持を行う半導体装置であって、前記記憶ノード電極と前記プレート電極との対向面が前
記キャパシタの高さ方向に沿った領域において波状凹凸
を有することを特徴とする半導体装置。
【請求項２】前記キャパシタの全体形状が中空シリン
ダ型であることを特徴とする請求項２記載の半導体装
置。
【請求項３】誘電体膜を挟んで記憶ノード電極とプレ
ート電極とが対向されてなるキャパシタへの電荷蓄積に
もとづいて記憶保持を行う半導体装置であって、前記記憶ノード電極の表面が多孔質材料の細孔が転写さ
れた形状の微小突起を有することを特徴とする半導体装
置。
【請求項４】前記キャパシタの全体形状が中空シリン
ダ型もしくはフィン型であることを特徴とする請求項３
記載の半導体装置。
【請求項５】表面の少なくとも一部に微小な凹凸を有
する犠牲層を基体上のキャパシタ形成領域に形成する犠
牲層形成工程と、前記犠牲層を電極膜で被覆する電極膜形成工程と、少なくとも前記電極膜を加工して記憶ノード電極の少な
くとも一部を形成する電極膜加工工程と、前記犠牲層をエッチングで選択的に除去することによ
り、該犠牲層の表面の微小凹凸が転写された記憶ノード
電極を形成する記憶ノード電極形成工程と、前記記憶ノード電極を誘電体膜とプレート電極とで順次
被覆してキャパシタを形成するキャパシタ形成工程とを
有することを特徴とする半導体装置の製造方法。
【請求項６】前記犠牲層形成工程では、基体上にフォトレジスト膜を形成する第１工程と、前記フォトレジスト膜を定在波効果が顕在化する条件で
露光する第２工程と、前記フォトレジスト膜を現像し、側壁面に波状凹凸を有
する開口を前記キャパシタ形成領域に形成する第３工程
と、流動性を有する犠牲層材料膜を前記開口に埋め込む第４
工程と、前記フォトレジスト膜を除去する第５工程とを経ること
により、キャパシタの高さ方向に沿って波状凹凸を有す
る犠牲層を形成することを特徴とする請求項５記載の半
導体装置の製造方法。
【請求項７】前記第１工程では、前記フォトレジスト
膜の下層側に露光光の反射膜を設けることを特徴とする
請求項６記載の半導体装置の製造方法。
【請求項８】前記犠牲層材料膜がスピン・オン・グラ
ス膜であることを特徴とする請求項６記載の半導体装置
の製造方法。
【請求項９】前記電極膜加工工程では前記電極膜の異
方性エッチバックを行って中空シリンダ型の記憶ノード
電極を形成することにより、前記キャパシタの全体形状
を中空シリンダ型とすることを特徴とする請求項６記載
の半導体装置の製造方法。
【請求項１０】前記犠牲層形成工程では多孔質シリカ
膜をパターニングして前記犠牲層を形成することによ
り、該多孔質シリカの細孔の形状を反映した微小突起を
前記記憶ノード電極の表面の前記微小凹凸として形成す
ることを特徴とする請求項５記載の半導体装置の製造方
法。
【請求項１１】前記犠牲層形成工程と前記電極膜形成
工程との間で、前記多孔質シリカ膜のウェットエッチン
グを行うことにより、該多孔質シリカ膜の表面に露出し
た前記細孔の孔径を拡大することを特徴とする請求項１
０記載の半導体装置の製造方法。
【請求項１２】前記電極膜加工工程では前記電極膜の
異方性エッチバックを行って中空シリンダ型の記憶ノー
ド電極を形成することにより、前記キャパシタの全体形
状を中空シリンダ型とすることを特徴とする請求項１０
記載の半導体装置の製造方法。
【請求項１３】前記犠牲層形成工程と前記電極膜形成
工程とを複数回繰り返した後に、前記電極膜加工工程に
おいて前記電極膜と前記犠牲層とを一括してパターニン
グすることにより、前記キャパシタの全体形状をフィン
型とすることを特徴とする請求項１０記載の半導体装置
の製造方法。