JPH11282399A - ドットクロック再生装置 - Google Patents
ドットクロック再生装置Info
- Publication number
- JPH11282399A JPH11282399A JP10080865A JP8086598A JPH11282399A JP H11282399 A JPH11282399 A JP H11282399A JP 10080865 A JP10080865 A JP 10080865A JP 8086598 A JP8086598 A JP 8086598A JP H11282399 A JPH11282399 A JP H11282399A
- Authority
- JP
- Japan
- Prior art keywords
- dot clock
- phase
- circuit
- difference
- accumulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Liquid Crystal Display Device Control (AREA)
- Synchronizing For Television (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】 映像信号のドットクロックが出力されないコ
ンピュータに接続されマトリクス表示装置等において、
映像信号源の伝送路等で生じるドットクロックの位相差
を、高い精度で自動調整する。 【解決手段】 再生しようとするドットクロックで入力
信号をサンプリングし、異なったサンプル間でのサンプ
ル値の差の絶対値を累算した結果を平滑処理した結果が
最大となる位相にドットクロックの位相を調整する。
ンピュータに接続されマトリクス表示装置等において、
映像信号源の伝送路等で生じるドットクロックの位相差
を、高い精度で自動調整する。 【解決手段】 再生しようとするドットクロックで入力
信号をサンプリングし、異なったサンプル間でのサンプ
ル値の差の絶対値を累算した結果を平滑処理した結果が
最大となる位相にドットクロックの位相を調整する。
Description
【０００１】
【発明の属する技術分野】本発明は、映像信号のドット
クロックが出力されないコンピュータ(IBMPC等)に接続
される液晶等のマトリクス表示装置、走査変換装置に関
する。
クロックが出力されないコンピュータ(IBMPC等)に接続
される液晶等のマトリクス表示装置、走査変換装置に関
する。
【０００２】
【従来の技術】パソコンやＥＷＳ等の映像信号は、水平
同期信号よりも短い一定の周期（以下ドット周期）で信
号レベルが変化しており、液晶などのマトリクス表示装
置に表示する場合や、メモリへ書き込んで信号処理を行
う場合にドット周期に一致したクロック（以後、ドット
クロック）が必要となる。しかし、ドットクロックを出
力しているパソコンなどは少ないため、画像表示装置の
方でＰＬＬ回路を組み水平同期信号をてい倍してドット
クロックを再生している。
同期信号よりも短い一定の周期（以下ドット周期）で信
号レベルが変化しており、液晶などのマトリクス表示装
置に表示する場合や、メモリへ書き込んで信号処理を行
う場合にドット周期に一致したクロック（以後、ドット
クロック）が必要となる。しかし、ドットクロックを出
力しているパソコンなどは少ないため、画像表示装置の
方でＰＬＬ回路を組み水平同期信号をてい倍してドット
クロックを再生している。
【０００３】ところが、映像信号源（コンピュータ）の
発生する同期信号と映像信号そのものが持つ位相差や、
伝送経路の差による位相ずれ等があるためにドットクロ
ックの位相まで完全に再生復元することは非常に困難で
ある。そのため、従来のドットクロック再生装置を用い
て作られた多くのディスプレイでは、ユーザーが映像信
号を見ながら、ＰＬＬ回路の位相を手動で調整するよう
になっている。上記した調整について、ドットクロック
自動再生の一例として、当社では先に特願平９−５１３
０６号公報にドットクロック再生装置を提案している。
発生する同期信号と映像信号そのものが持つ位相差や、
伝送経路の差による位相ずれ等があるためにドットクロ
ックの位相まで完全に再生復元することは非常に困難で
ある。そのため、従来のドットクロック再生装置を用い
て作られた多くのディスプレイでは、ユーザーが映像信
号を見ながら、ＰＬＬ回路の位相を手動で調整するよう
になっている。上記した調整について、ドットクロック
自動再生の一例として、当社では先に特願平９−５１３
０６号公報にドットクロック再生装置を提案している。
【０００４】図３、図４を用いて従来のドットクロック
再生装置を説明する。図３において符号501は、入力信
号として例えば、コンピューターの出力する映像信号と
した時、その同期信号に同期したドットクロックを再生
し、またそのドットクロックの位相も制御可能なＰＬＬ
回路である。502は前記ドットクロックをサンプリング
クロックとして前記映像信号をサンプリングし、デジタ
ル信号に変換するＡ／Ｄ変換器である。503はＡ／Ｄ変
換器502が出力するジタル信号を前記サンプリングクロ
ックの1周期遅らせるラッチ回路、504は隣り合うサンプ
ル間でののサンプル値の差を求めるために前記ラッチ回
路の入力と出力との２つの信号を受け取り差を出力する
差分回路、505は差分回路504の出力の絶対値を出力する
絶対値回路、506は絶対値回路705の出力を逐次累算して
いく累算回路である。507は絶対値回路505の出力を１垂
直周期でラッチするラッチ回路である。累算回路506は
ラッチ回路507がラッチした後クリアされるようにクリ
アパルスが入力されており、結果として後述する制御回
路508には1垂直周期ごとの累算結果が入力されるように
なっている。508はラッチ回路507の出力を受け取り前記
ドットクロックの位相を制御する位相制御信号を発生す
る制御回路である。
再生装置を説明する。図３において符号501は、入力信
号として例えば、コンピューターの出力する映像信号と
した時、その同期信号に同期したドットクロックを再生
し、またそのドットクロックの位相も制御可能なＰＬＬ
回路である。502は前記ドットクロックをサンプリング
クロックとして前記映像信号をサンプリングし、デジタ
ル信号に変換するＡ／Ｄ変換器である。503はＡ／Ｄ変
換器502が出力するジタル信号を前記サンプリングクロ
ックの1周期遅らせるラッチ回路、504は隣り合うサンプ
ル間でののサンプル値の差を求めるために前記ラッチ回
路の入力と出力との２つの信号を受け取り差を出力する
差分回路、505は差分回路504の出力の絶対値を出力する
絶対値回路、506は絶対値回路705の出力を逐次累算して
いく累算回路である。507は絶対値回路505の出力を１垂
直周期でラッチするラッチ回路である。累算回路506は
ラッチ回路507がラッチした後クリアされるようにクリ
アパルスが入力されており、結果として後述する制御回
路508には1垂直周期ごとの累算結果が入力されるように
なっている。508はラッチ回路507の出力を受け取り前記
ドットクロックの位相を制御する位相制御信号を発生す
る制御回路である。
【０００５】図４は前記映像信号の例と前記ドットクロ
ックによるＡ／Ｄ変換器がサンプリングする様子を示し
たものである。映像信号は図４で示すようにドットクロ
ック周期で波形高が変化しているが、ドットクロックの
位相によってきちんとサンプリングできたりできなかっ
たりすることがわかる。映像信号の１垂直期間にわずか
でも変化点があれば差分回路504によりその変化量が、
そして絶対値回路505を通して累算回路506により累算さ
れるのでドットクロックの位相状態を判断することが可
能となる。図５は横軸に位相、縦軸に累算回路の値をプ
ロットしたサンプルである。図５においてaは累算結
果、bは目視で判断した画質レベルであり0が最も画質が
良く位相が合っていると思われる状態であり、5は画質
が悪く位相ずれが最も大きい状態を表している。
ックによるＡ／Ｄ変換器がサンプリングする様子を示し
たものである。映像信号は図４で示すようにドットクロ
ック周期で波形高が変化しているが、ドットクロックの
位相によってきちんとサンプリングできたりできなかっ
たりすることがわかる。映像信号の１垂直期間にわずか
でも変化点があれば差分回路504によりその変化量が、
そして絶対値回路505を通して累算回路506により累算さ
れるのでドットクロックの位相状態を判断することが可
能となる。図５は横軸に位相、縦軸に累算回路の値をプ
ロットしたサンプルである。図５においてaは累算結
果、bは目視で判断した画質レベルであり0が最も画質が
良く位相が合っていると思われる状態であり、5は画質
が悪く位相ずれが最も大きい状態を表している。
【０００６】位相の自動調整を行なうアルゴリズムの例
を説明する。累算回路506の値が最も小さくなるような
位相を調べ基準位相とする。前記基準位相ではドットク
ロックの立ち上がりと映像信号のエッジが完全に一致し
ている時であり、この位相状態でサンプリングされた映
像信号は画面に表示したばあい最もめりはりのない画像
となってしまう。図５のbのグラフ系列の目視で5となっ
ている部分である。したがって、前記基準位相より所定
の位相差になるように例えば、映像信号の変化点と変化
点の中間、つまりドットクロックが180度になるように
位相をあわせば映像信号をきちんとサンプリングできる
ようにすることができる。言い替えると累算回路506の
値が最も小さくなる位相間の中間に位相を合わせれば良
い。
を説明する。累算回路506の値が最も小さくなるような
位相を調べ基準位相とする。前記基準位相ではドットク
ロックの立ち上がりと映像信号のエッジが完全に一致し
ている時であり、この位相状態でサンプリングされた映
像信号は画面に表示したばあい最もめりはりのない画像
となってしまう。図５のbのグラフ系列の目視で5となっ
ている部分である。したがって、前記基準位相より所定
の位相差になるように例えば、映像信号の変化点と変化
点の中間、つまりドットクロックが180度になるように
位相をあわせば映像信号をきちんとサンプリングできる
ようにすることができる。言い替えると累算回路506の
値が最も小さくなる位相間の中間に位相を合わせれば良
い。
【０００７】
【発明が解決しようとする課題】図５のサンプルに示し
たようにプロットしたグラフの形は入力信号の波形の影
響を受けてしまっており、入力されている映像信号のパ
ターンやノイズ、映像信号の歪み、A/D変換器502に入力
される映像信号の入力レベルやクランプレベル等の要因
により必ずしも累算回路506の値が最も小さくなる位相
がドットクロックの立ち上がりと映像信号のエッジが一
致する位相となるわけではなく誤差を生じる。だからと
いって最も累算結果の大きい位相に合わせるとしてもや
はり同様に、入力されている映像信号の影響があり、必
ずしもベストとなるわけでなく誤差を生じる。
たようにプロットしたグラフの形は入力信号の波形の影
響を受けてしまっており、入力されている映像信号のパ
ターンやノイズ、映像信号の歪み、A/D変換器502に入力
される映像信号の入力レベルやクランプレベル等の要因
により必ずしも累算回路506の値が最も小さくなる位相
がドットクロックの立ち上がりと映像信号のエッジが一
致する位相となるわけではなく誤差を生じる。だからと
いって最も累算結果の大きい位相に合わせるとしてもや
はり同様に、入力されている映像信号の影響があり、必
ずしもベストとなるわけでなく誤差を生じる。
【０００８】また、累算結果の変化の最も少ない位相に
合わせても、やはり同様である。つまり、従来のドット
クロック再生装置では、入力信号の波形の影響を受けて
しまい、入力されている映像信号のパターンやノイズ、
映像信号の歪み、A/D変換器502に入力される映像信号の
入力レベルやクランプレベル等の要因により精度が落ち
るという課題があった。
合わせても、やはり同様である。つまり、従来のドット
クロック再生装置では、入力信号の波形の影響を受けて
しまい、入力されている映像信号のパターンやノイズ、
映像信号の歪み、A/D変換器502に入力される映像信号の
入力レベルやクランプレベル等の要因により精度が落ち
るという課題があった。
【０００９】本発明は前記問題点に鑑み、精度の高い位
相調整を自動的に行なうドットクロック再生装置を提供
することを目的とする。
相調整を自動的に行なうドットクロック再生装置を提供
することを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明のドットクロック再生装置は、再生しようと
するドットクロックで入力信号をサンプリングし、隣り
合うサンプル間でのサンプル値の差の絶対値を累算した
結果をもちいて前記ドットクロックの位相を自動調整す
るドットクロック再生装置において、前記位相に対する
前記累算結果に平滑処理を施した値が最大となる位相に
自動調整するように構成したものである。
に、本発明のドットクロック再生装置は、再生しようと
するドットクロックで入力信号をサンプリングし、隣り
合うサンプル間でのサンプル値の差の絶対値を累算した
結果をもちいて前記ドットクロックの位相を自動調整す
るドットクロック再生装置において、前記位相に対する
前記累算結果に平滑処理を施した値が最大となる位相に
自動調整するように構成したものである。
【００１１】これにより、映像信号源のドットクロック
再生を自動で得ることが可能となる。
再生を自動で得ることが可能となる。
【００１２】
【発明の実施の形態】本発明の請求項１に記載の発明
は、再生しようとするドットクロックで入力信号をサン
プリングし、隣り合うサンプル間でのサンプル値の差の
絶対値を累算した結果をもちいて前記ドットクロックの
位相を自動調整するドットクロック再生装置において、
前記位相に対する前記累算結果に平滑処理を施した値が
最大となる位相に自動調整するドットクロック再生装置
であり、ドットクロックの位相を調整しサンプル点が変
化したときの隣り合うサンプル間でのサンプル値の差の
累算結果を平滑処理することで、入力されている映像信
号のパターンやノイズ、映像信号の歪み等の影響の少な
い精度の高い自動位相調整を行なうという作用を有す
る。
は、再生しようとするドットクロックで入力信号をサン
プリングし、隣り合うサンプル間でのサンプル値の差の
絶対値を累算した結果をもちいて前記ドットクロックの
位相を自動調整するドットクロック再生装置において、
前記位相に対する前記累算結果に平滑処理を施した値が
最大となる位相に自動調整するドットクロック再生装置
であり、ドットクロックの位相を調整しサンプル点が変
化したときの隣り合うサンプル間でのサンプル値の差の
累算結果を平滑処理することで、入力されている映像信
号のパターンやノイズ、映像信号の歪み等の影響の少な
い精度の高い自動位相調整を行なうという作用を有す
る。
【００１３】本発明の請求項２に記載の発明は、 再生
したドットクロックをサンプリングクロックとして入力
信号をデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ
／Ｄ変換後のデジタル信号を１サンプル周期遅らせるラ
ッチ回路と、前記ラッチ回路の出力と前記Ａ／Ｄ変換器
の出力の差を出力する差分回路と、前記差分回路の出力
の絶対値を出力する絶対値回路と、前記絶対値回路の出
力を逐次累算していく累算回路と、前記累算回路の出力
する累算結果を受け取り前記ドットクロックの位相を制
御する制御回路とを設けたドットクロック再生装置にお
いて、前記制御回路の制御に 1. ドットクロック位相を任意の値p0にして、その時の
累算結果r(p0)を記憶する。
したドットクロックをサンプリングクロックとして入力
信号をデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ
／Ｄ変換後のデジタル信号を１サンプル周期遅らせるラ
ッチ回路と、前記ラッチ回路の出力と前記Ａ／Ｄ変換器
の出力の差を出力する差分回路と、前記差分回路の出力
の絶対値を出力する絶対値回路と、前記絶対値回路の出
力を逐次累算していく累算回路と、前記累算回路の出力
する累算結果を受け取り前記ドットクロックの位相を制
御する制御回路とを設けたドットクロック再生装置にお
いて、前記制御回路の制御に 1. ドットクロック位相を任意の値p0にして、その時の
累算結果r(p0)を記憶する。
【００１４】2. ドットクロックの位相を微小量δずら
し累算結果を記憶する。 3. 前記ステップ2をn回繰り返す。ただしn回繰り返した
時のドットクロックの位相をpn=p0+n*δと表記し、その
時の累算結果をr(pn)と表記する。
し累算結果を記憶する。 3. 前記ステップ2をn回繰り返す。ただしn回繰り返した
時のドットクロックの位相をpn=p0+n*δと表記し、その
時の累算結果をr(pn)と表記する。
【００１５】4. 前記ステップ1..3により記憶した各ド
ットクロックの位相{p0,p1,...,pn}に対する累算結果
{r(p0),r(p1), ... ,r(pn)}を平滑処理する。
ットクロックの位相{p0,p1,...,pn}に対する累算結果
{r(p0),r(p1), ... ,r(pn)}を平滑処理する。
【００１６】ただし、平滑処理の結果を{f(r(p0)),f(r
(p1)),...,f(r(pn))}と表記する。 5. {f(r(p0)),f(r(p1)),...,f(r(pn))}の最大値f(r(p
k))を求める。
(p1)),...,f(r(pn))}と表記する。 5. {f(r(p0)),f(r(p1)),...,f(r(pn))}の最大値f(r(p
k))を求める。
【００１７】6. 前記最大値f(r(pk))よりpkをドットク
ロックの位相とする。のステップを有することを特徴と
するドットクロック再生装置であり、ドットクロックの
位相を調整しサンプル点が変化したときの隣り合うサン
プル間でのサンプル値の差の累算結果を平滑処理するこ
とで、入力されている映像信号のパターンやノイズ、映
像信号の歪み等の影響の少ない精度の高い自動位相調整
を行なうという作用を有する。 （実施の形態１）以下に本発明の請求項１及び請求項２
に記載された発明の実施の形態について図1、図2を用い
て説明する。なお、制御回路8での制御ステップが本発
明の主要部分であるためハードウエアのブロック図は従
来例を示した図３を流用する。
ロックの位相とする。のステップを有することを特徴と
するドットクロック再生装置であり、ドットクロックの
位相を調整しサンプル点が変化したときの隣り合うサン
プル間でのサンプル値の差の累算結果を平滑処理するこ
とで、入力されている映像信号のパターンやノイズ、映
像信号の歪み等の影響の少ない精度の高い自動位相調整
を行なうという作用を有する。 （実施の形態１）以下に本発明の請求項１及び請求項２
に記載された発明の実施の形態について図1、図2を用い
て説明する。なお、制御回路8での制御ステップが本発
明の主要部分であるためハードウエアのブロック図は従
来例を示した図３を流用する。
【００１８】図1は本実施例のフローチャートを示した
ものである。図1において1は、ドットクロック位相を任
意の初期値p0にしてその時の累算回路506の出力を配列
に保存し、次にドットクロック位相を微小量δ変化させ
同様に累算回路506の出力を配列に保存することをn回繰
り返す処理を行なうステップを示したものである。2
は、配列に保存した累算結果を平滑処理するステップで
ある。3は、平滑処理後の値が最大となる位相を求める
ステップである。4は、求めた位相を出力するステップ
である。図2は各ステップでの配列のデータをグラフ化
したものである。図において、曲線aは累算結果の配列r
esult[]のデータのグラフである。曲線bは平滑処理の結
果の配列filter[]のデータのグラフである。符号dに示
した区間はデータの周期である。
ものである。図1において1は、ドットクロック位相を任
意の初期値p0にしてその時の累算回路506の出力を配列
に保存し、次にドットクロック位相を微小量δ変化させ
同様に累算回路506の出力を配列に保存することをn回繰
り返す処理を行なうステップを示したものである。2
は、配列に保存した累算結果を平滑処理するステップで
ある。3は、平滑処理後の値が最大となる位相を求める
ステップである。4は、求めた位相を出力するステップ
である。図2は各ステップでの配列のデータをグラフ化
したものである。図において、曲線aは累算結果の配列r
esult[]のデータのグラフである。曲線bは平滑処理の結
果の配列filter[]のデータのグラフである。符号dに示
した区間はデータの周期である。
【００１９】平滑処理は映像信号に含まれるドットクロ
ックの基本波成分を取り出すのが目的である。従って、
そのカットオフ周期はaのグラフの周期dになるべく一致
させるのが良い。また、直線位相特性でなければならな
い。最も簡単なフィルターの例は以下のようなFIRデジ
タルフィルターをソフトウエア的に構成することであ
る。 Hm(z) = 1/m(z^-1 + z^-2 + ... + z^-(n-1)) ただし m = 2k+1 (k=0,1,2,3,... ) 本発明の実施者はカットオフ点が周期dと一致するよう
にmを実装すれば良い。
ックの基本波成分を取り出すのが目的である。従って、
そのカットオフ周期はaのグラフの周期dになるべく一致
させるのが良い。また、直線位相特性でなければならな
い。最も簡単なフィルターの例は以下のようなFIRデジ
タルフィルターをソフトウエア的に構成することであ
る。 Hm(z) = 1/m(z^-1 + z^-2 + ... + z^-(n-1)) ただし m = 2k+1 (k=0,1,2,3,... ) 本発明の実施者はカットオフ点が周期dと一致するよう
にmを実装すれば良い。
【００２０】以上のような平滑処理によって映像信号に
含まれるドットクロックの基本波成分を取り出すことが
できその最大値となる位相にドットクロック位相を合わ
せれば自動位相調整が可能となる。なお、図1において
ステップ1とステップ2ステップ3を別々のループにて実
現させたが同一のループとしドットクロック位相をずら
して累算結果を測定しながら平滑処理を行ない最大値判
定を行なえば実行時間を短くすることが可能であるのは
いうまでもない。また、ドットクロック位相をずらす幅
δを大きくして累算結果測定の分解能を減らし平滑処理
のところで補間する処理を行なって補正の分解能を向上
させ実行時間を短縮することが可能であるのはいうまで
もない。
含まれるドットクロックの基本波成分を取り出すことが
できその最大値となる位相にドットクロック位相を合わ
せれば自動位相調整が可能となる。なお、図1において
ステップ1とステップ2ステップ3を別々のループにて実
現させたが同一のループとしドットクロック位相をずら
して累算結果を測定しながら平滑処理を行ない最大値判
定を行なえば実行時間を短くすることが可能であるのは
いうまでもない。また、ドットクロック位相をずらす幅
δを大きくして累算結果測定の分解能を減らし平滑処理
のところで補間する処理を行なって補正の分解能を向上
させ実行時間を短縮することが可能であるのはいうまで
もない。
【００２１】
【発明の効果】以上のように本発明によれば、映像信号
のパターンやノイズ、映像信号の歪み等の影響のすくな
い精度の高い自動位相調整が実現できるという有利な効
果が得られる。
のパターンやノイズ、映像信号の歪み等の影響のすくな
い精度の高い自動位相調整が実現できるという有利な効
果が得られる。
【図１】本発明の実施の形態1におけるドットクロック
再生装置のフローチャート
再生装置のフローチャート
【図２】図１の累算結果と平滑処理結果の特性図
【図３】従来のドットクロック再生装置のブロック構成
図
図
【図４】従来のドットクロック再生装置の動作説明図
【図５】従来のドットクロック再生装置の累算結果と目
視での画像レベルの特性図
視での画像レベルの特性図
１ 累算回路506の出力を配列に保存するステップ ２ 累算結果を平滑処理するステップ ３ 平滑処理後の値が最大となる位相を求めるステップ ４ 求めた位相を出力するステップ ７０１ ＰＬＬ回路 ７０２ Ａ／Ｄ変換器 ７０３ ラッチ回路 ７０４ 差分回路 ７０５ 絶対値回路 ７０６ 累算回路 ７０７ ラッチ回路 ７０８ 制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ // Ｈ０３Ｌ 7/00 Ｈ０３Ｌ 7/00 Ａ
Claims (2)
- 【請求項１】 再生しようとするドットクロックで入力
信号をサンプリングし、隣り合うサンプル間でのサンプ
ル値の差の絶対値を累算した結果を用い前記ドットクロ
ックの位相を自動調整するドットクロック再生装置にお
いて、前記位相に対する前記累算結果に平滑処理を施し
た値が最大となる位相に自動調整するドットクロック再
生装置。 - 【請求項２】 再生したドットクロックをサンプリング
クロックとして入力信号をデジタル信号に変換するＡ／
Ｄ変換器と、前記Ａ／Ｄ変換後のデジタル信号を１サン
プル周期遅らせるラッチ回路と、前記ラッチ回路の出力
と前記Ａ／Ｄ変換器の出力の差を出力する差分回路と、
前記差分回路の出力の絶対値を出力する絶対値回路と、
前記絶対値回路の出力を逐次累算していく累算回路と、
前記累算回路の出力する累算結果を受け取り前記ドット
クロックの位相を制御する制御回路とを設けたドットク
ロック再生装置において、前記制御回路の制御に 1. ドットクロック位相を任意の値p0にして、その時の
累算結果r(p0)を記憶する。 2. ドットクロックの位相を微小量δずらし累算結果を
記憶する。 3. 前記ステップ2をn回繰り返す。ただしn回繰り返した
時のドットクロックの位相をpn=p0+n*δと表記し、その
時の累算結果をr(pn)と表記する。 4. 前記ステップ1..3により記憶した各ドットクロック
の位相{p0,p1,...,pn}に対する累算結果 {r(p0),r(p1),
... ,r(pn)}を平滑処理する。ただし、平滑処理の結果
を{f(r(p0)),f(r(p1)),...,f(r(pn))}と表記する。 5. {f(r(p0)),f(r(p1)),...,f(r(pn))}の最大値f(r(p
k))を求める。 6. 前記最大値f(r(pk))よりpkをドットクロックの位相
とする。のステップを有することを特徴とするドットク
ロック再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10080865A JPH11282399A (ja) | 1998-03-27 | 1998-03-27 | ドットクロック再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10080865A JPH11282399A (ja) | 1998-03-27 | 1998-03-27 | ドットクロック再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11282399A true JPH11282399A (ja) | 1999-10-15 |
Family
ID=13730247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10080865A Pending JPH11282399A (ja) | 1998-03-27 | 1998-03-27 | ドットクロック再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11282399A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001249637A (ja) * | 2000-03-02 | 2001-09-14 | Nec Mitsubishi Denki Visual Systems Kk | 表示装置 |
| JP2001356729A (ja) * | 2000-06-15 | 2001-12-26 | Nec Mitsubishi Denki Visual Systems Kk | 画像表示装置 |
| JP2002006792A (ja) * | 2000-06-27 | 2002-01-11 | Nec Mitsubishi Denki Visual Systems Kk | サンプリングクロックの自動位相調整方法及び表示装置 |
| CN100447855C (zh) * | 2004-06-15 | 2008-12-31 | 联发科技股份有限公司 | 取样时钟脉冲相位选取方法与装置 |
-
1998
- 1998-03-27 JP JP10080865A patent/JPH11282399A/ja active Pending
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| JP4603130B2 (ja) * | 2000-06-27 | 2010-12-22 | Ｎｅｃディスプレイソリューションズ株式会社 | サンプリングクロックの自動位相調整方法及び表示装置 |
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