JP4150759B2 - クロック再生方法及びジッタ測定方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、一般に、クロック再生方法及びジッタ測定方法に関する。本発明は、特に、外部クロック及び外部データを受け、外部クロックを位相拘束ループ回路に供給して再生した再生クロックを基準として外部データを処理する装置における再生クロックを、後処理により再生する方法と、この再生クロックに対する外部クロックのジッタ及び外部データのジッタを測定する方法に関する。
【0002】
【従来の技術】
例えば、図1に示すように、セットトップ・ボックスや、パーソナル・コンピュータの如きデジタル・ビデオ信号源10は、通信回線を介して、マルチメディア・データを受け、処理したデジタル・ビデオ・データ(外部データ)及びクロック(外部クロック)を液晶表示装置の如きデジタル・ビデオ・モニタ装置12に供給して、ビデオ画像を表示することが一般的になってきている。なお、デジタル・オーディオ・データは、デジタル・ビデオ・データ内に埋め込まれている。モニタ装置12は、クロック・リカバリー・ユニット(CRU:クロック再生装置)14を具えており、デジタル・ビデオ信号源10からのクロックを受けて、モニタ装置12用のクロックを再生し、モニタ装置12内でのビデオ信号及びオーディオ信号の処理に用いる。クロック再生装置14は、図2に示すように、位相拘束ループ回路(PLL)である。この位相拘束ループ回路14は、ビデオ信号源10からの外部クロックと再生したクロックとの位相を比較する位相比較器16と、この位相比較器16の出力信号を受けるループ・フィルタ18と、このループ・フィルタ18の出力信号に応じて発振周波数が制御される電圧制御発振器(VCO)20とから構成されている。よって、クロック再生装置14は、外部クロックに位相同期した再生クロックを発生する。
【0003】
クロック再生装置14は、ループ・フィルタ18を具えているため、外部クロックにジッタが含まれていても、再生クロックのジッタは大幅に少なくなる。デジタル・ビデオ信号源10と、デジタル・ビデオ・モニタ装置12との間のインタフェースが適切であるか否かの判断の基準項目には、モニタ装置12内での動作を検証するために、ビデオ信号源10からの外部クロックではなく、クロック再生装置14が発生した再生クロックに対して、ビデオ信号源10からのクロックのジッタや、ビデオ・データのジッタがある。
【0004】
これらジッタを測定する方法としては、モニタ装置12内部からクロック再生装置14からの再生クロックを導出することが考えられる。しかし、モニタ装置12から再生クロックを導出するためには、モニタ装置12のカバーを外して、プローブなどを用いなければならず、取り扱いが面倒であると共に、プローブの誤接続によりモニタ装置12を破損させる可能性がある。また、この方法では、固有のビデオ装置12に対するビデオ信号源10のインタフェース特性しか測定できなかった。
【0005】
また、かかるジッタを測定する別の方法としては、クロック再生装置を、モニタ装置12とは別に設けて、この追加的なクロック再生装置によりクロックを再生して、再生クロックに対する外部クロックのジッタや、外部ビデオ・データのジッタを測定する方法がある。しかし、クロック再生装置が集積回路であっても、ハードウェアであり、ロットなどによる個体差があるため、標準のクロック再生装置を実現できず、測定にバラツキが生じた。
【0006】
上述のハードウェアによる個体差を考慮して、理想的なクロック再生装置をソフトウェア的に実現する方法が提案されている。例えば、図3に示すように、デジタル・ビデオ信号源からの外部クロック及びデジタル・ビデオ・データ(外部データ)をデジタル・ストレージ・オシロスコープ22に供給する。図4は、デジタル・ストレージ・オシロスコープ22の簡略化したブロック図である。バッファ回路24及び26は、デジタル・ビデオ信号源10からの外部クロック及び外部データを夫々受け、A/D変換器28及び30は、バッファ回路24及び26の出力信号を夫々デジタル化する。A/D変換器28及び30の出力信号は、高速の取込みメモリ32及び34に蓄積される。取込みメモリ32及び34は、バス36に接続されている。このバス36には、処理メモリ38、マイクロプロセッサ40、プログラム・メモリ42、入力装置44及び表示器46が接続されている。取込みメモリ32及び34に蓄積された外部クロック及び外部データは、処理メモリ38に転送されて、プログラム・メモリ42に蓄積されたプログラムに応じて、マイクロプロセッサ40により処理され、その処理結果が表示器46に表示される。入力装置44は、入力信号取込みのための種々の設定や、データ処理の選択を行う。
【0007】
従来のデジタル・ストレージ・オシロスコープは、クロック再生装置14、即ち、位相拘束ループ回路(PLL)をシミュレーションするソフトウェアをプログラム・メモリ42に蓄積している。よって、マイクロプロセッサ40は、取り込んだ外部クロックをこのPLLシミュレーション・ソフトウェアにより処理して、取り込んだ外部クロックからタイミングを調整してジッタが少なくなった再生クロックと等価なクロックを発生する。マイクロプロセッサ40は、シミュレーションにより得た再生クロックのタイミング・データと、ブロック24、28及び32で取り込んだ未処理の外部クロックとのタイミング・データとを、プログラム・メモリ42に蓄積されたプログラムに応じて比較することにより、再生クロックに対する外部クロックのジッタを測定する。また、同様に、マイクロプロセッサ40は、シミュレーションにより得た再生クロックのタイミング・データと、ブロック26、30及び34で取り込んだ未処理の外部データとのタイミング・データとを、プログラム・メモリ42に蓄積されたプログラムに応じて比較することにより、再生クロックに対する外部データのジッタを測定する。これら測定結果は、ヒストグラムや、表形式や、アイ・パターンなどにより、表示器46に表示される。
【0008】
かかるソフトウェアによりクロックを再生することにより、クロック再生装置のハードウェアに依存しないで、理想的な再生クロックを後処理により再生できる。しかし、取込みメモリ32及び34が蓄積するデータ量(サンプル数)が多いため、取り込んだ外部クロックの全サンプルに対して位相拘束ループのシミュレーションを行うには、かなりの時間がかかり、迅速な測定ができない。また、このシミュレーション・ソフトウェアも大形となり、プログラムが難しくなる。
【0009】
上述では、セットトップ・ボックスや、パーソナル・コンピュータなどからのビデオ信号源からのクロック及びビデオ・データを、再生クロックに対してジッタを測定する点について説明した。しかし、ビデオ・データ以外のデータ通信における再生クロックに対するジッタでも同様なことが言える。
【0010】
【特許文献1】
特開2002−107392号公報
【特許文献2】
特開2002−198802号公報
【0011】
【発明が解決しようとする課題】
上述の理由により、簡単なアルゴリズムにより理想的なクロック再生装置をソフトウェアにより実現する方法が望まれている。また、計算量が少なく、理想的なクロック再生装置をソフトウェアにより実現する方法も望まれている。さらに、ソフトウェア的に再生した再生クロックに対する外部クロックのジッタ及び外部データのジッタを測定する方法も望まれている。
【0012】
したがって、本発明は、簡単なアルゴリズムで、計算量が少なく、取り込んだ外部クロックから再生クロックをシミュレーションできるクロック再生方法の提供にある。
また、本発明は、計算量が少ない簡単なアルゴリズムにより、取り込んだ外部クロックから再生クロックをシミュレーションして、この再生クロックに対する外部クロックのジッタ及び外部データのジッタを測定する方法の提供にある。
【0013】
【課題を解決するための手段】
本発明では、クロック再生装置である位相拘束ループ回路が、ジッタ測定において、単なるフィルタとみなしてもよいことに注目している。よって、位相拘束ループ回路をソフトウェアで忠実にシミュレーションする代わりに、位相拘束ループ回路をフィルタとしてシミュレーションしている。よって、シミュレーションのアルゴリズムを簡単にできる。また、ジッタ測定では、クロックのエッジ(立ち上がりエッジ及び立ち下がりエッジの一方、又は両方)のみに注目すればよいため、取り込んだ外部クロックのエッジのみを検出(抽出)し、この検出したエッジに対してのみ、フィルタ処理を行っている。よって、シミュレーションを行うデータ量を大幅に減らすことができる。
【0014】
よって、本発明は、外部クロック及び外部データを受け、外部クロックを位相拘束ループ回路(14)に供給して再生した再生クロックを基準として外部データを処理する装置(12)における再生クロックを後処理により再生する方法であって;外部クロックをデジタル化して(28)、この外部クロックの時間領域データをメモリ(32、38)に蓄積し(ステップ48);蓄積された外部クロックのエッジの時間領域データを検出し(ステップ50);検出した外部クロックのエッジの時間領域データを周波数領域データに変換し(ステップ52);各周波数領域毎に、周波数領域データと所定の係数とを乗算し(ステップ54);この乗算結果の周波数領域データを時間領域データに戻して(ステップ56)、再生クロックのエッジの時間領域データを求める(ステップ58)ことを特徴としている。
また、本発明は、外部クロック及び外部データを受け、外部クロックを位相拘束ループ回路(14)に供給して再生した再生クロックを基準として外部データを処理する装置(12)における再生クロックに対する外部クロックのジッタを測定する方法であって;外部クロックをデジタル化して(28)、外部クロックの時間領域データをメモリ(32、38)に蓄積し(ステップ48);蓄積された外部クロックのエッジの時間領域データを検出し(ステップ50);検出した外部クロックのエッジの時間領域データを周波数領域データに変換し(ステップ52);各周波数領域毎に、周波数領域データと所定の係数とを乗算し(ステップ54);この乗算結果の周波数領域データを時間領域データに戻して(ステップ56);再生クロックのエッジの時間領域データを求め(ステップ58);この求めた再生クロックのエッジの時間領域データと蓄積された外部クロックのエッジの時間領域データとを比較して(ステップ60);再生クロックに対する外部クロックのジッタを測定する(ステップ62)ことを特徴としている。
さらに、本発明は、外部クロック及び外部データを受け、外部クロックを位相拘束ループ回路(14)に供給して再生した再生クロックを基準として外部データを処理する装置(12)における再生クロックに対する外部データのジッタを測定する方法であって;外部クロック及び外部データをデジタル化して(28、30)、外部クロック及び外部データの時間領域データをメモリ(32、34、38)に蓄積し;蓄積された外部クロックのエッジの時間領域データを検出し(ステップ50);検出した外部クロックのエッジの時間領域データを周波数領域データに変換し(ステップ52);各周波数領域毎に、周波数領域データと所定の係数とを乗算し(ステップ54);この乗算結果の周波数領域データを時間領域データに戻して(ステップ56)、再生クロックのエッジの時間領域データを求め(ステップ58);この求めた再生クロックのエッジの時間領域データと蓄積された外部データの時間領域データとを比較して;再生クロックに対する外部データのジッタを測定することを特徴としている。
【0015】
【発明の実施の形態】
以下、添付図を参照して、本発明の好適実施例を説明する。本発明の好適実施例では、図3及び図4に示すように、デジタル・ストレージ・オシロスコープ22を用い、デジタル・ビデオ信号源10からの外部クロックをバッファ24に受け、デジタル・ビデオ信号源10からのデジタル・ビデオ・データ(外部データ)をバッファ26に受ける。プログラム・メモリ42は、図5の流れ図に示すソフトウェアを蓄積しており、マイクロプロセッサ40がこの流れ図に沿って、デジタル・ストレージ・オシロスコープ22を制御する。ステップ48において、A/D変換器28は、外部クロックをデジタル化し、取込みメモリ32に蓄積する。また、A/D変換器30は、外部データをデジタル化し、取込みメモリ34に蓄積する。これらメモリ32及び34に蓄積された外部クロック及び外部データの時間領域データ(時間関数のデータ)は、処理メモリ38に転送される。ステップ50にて、マイクロプロセッサ40は、処理メモリ38内に蓄積された外部クロックから、クロックのエッジを検出する。これは、取り込んだ外部クロックのサンプル(A/D変換の際にサンプリングされた時系列のデータ)の前後を比較して、外部クロックが高レベル及び低レベルの間で変化する時点を検出すればよい。測定の必要性に応じて、クロックの立ち上がりエッジ及び立ち下がりエッジの一方のみを検出してもよいし、両方のエッジを検出してもよい。また、この際、サンプル点が高レベル及び低レベルの中間の時点に対応しない場合は、補間により、エッジを一層正確に求めることができる。
【0016】
このように、取り込んだ外部クロックのエッジ・データのみを検出することにより、後の処理は、取り込んだ全データを対象にすることがないので、処理量(計算量)を大幅に減らすことができる。ステップ52では、検出したエッジ・データ(時間領域データ)をフーリエ変換(FFT)などにより、周波数領域のデータ(周波数関数のデータ)に変換する。上述の如く、位相拘束ループ回路は、ジッタ測定に関しては、単なるフィルタとしてのみ考慮すればよい。ステップ54では、検出したエッジの周波数領域データを、各周波数領域(周波数範囲)毎の係数と乗算することにより、等価的に外部クロックのエッジをフィルタ処理している。この際の各係数は、理想的なクロック再生回路14のフィルタ機能を達成するように選択される。次に、ステップ56にて求めた周波数領域データを元の時間領域のデータに、逆フーリエ変換(IFFT)などにより戻す。ステップ52、54及び56は、外部クロックの総てのサンプルではなく、エッジに対してのみ処理しているので、処理を大幅に短縮できる。また、ステップ54は、単なるかけ算のため、処理のアルゴリズムが簡単である。よって、ステップ58にて、取り込んだ外部クロックをシミュレーション処理して、再生クロックを求めることができる。この再生クロックのデータは、処理メモリ38に蓄積される。
【0017】
ステップ58の後は、接続子Aを介して、再生クロックを図6に示すジッタ測定に使用する。図6に示す流れ図を実現するソフトウェアがプログラム・メモリ42に蓄積されており、このソフトウェアに基づき、マイクロプロセッサ40がジッタを測定する。再生クロックに対する外部クロックのジッタを測定する場合、ステップ60にて、処理メモリ38に蓄積された再生クロックの各エッジと、外部クロックの対応する各エッジとの相対時間差を求める。各エッジにおける相対時間差の変動がジッタとなるので、ステップ62にて、相対時間差から各エッジ毎のジッタを計算する。ジッタは、ヒストグラム、表、アイ・パターンなどにより表示することができる。ユーザが入力装置44により選択した所望のジッタ表示形式により、マイクロプロセッサ40は、ジッタの表示を制御し、表示器46に表示する。
【0018】
再生クロックに対する外部データのジッタを測定する場合も、図6に示す流れ図と同様である。ステップ60において、外部クロック・エッジの代わりに、外部データのエッジを用いれば、同様な手順で、ジッタが測定できる。また、測定結果の表示も、ヒストグラム、表、アイ・パターンなどでよい。
【0019】
本発明の好適実施例について上述したが、当業者には、本発明の要旨を逸脱することなく、種々の変形変更が可能なことが理解できよう。例えば、上述の実施例では、測定対象は、デジタル・ビデオ信号源からの外部クロック及びデジタル・ビデオ・データであったが、種々の通信回線を伝搬するデジタル・データ及びクロックを対象にしてもよい。この場合も、受信装置内のクロック再生装置のフィルタ機能をシミュレーションするように、ステップ54の係数を選択すればよい。また、ステップ54の係数を変更することにより、理想的なクロック再生装置ではなく、理想から偏った特性のクロック再生装置をシミュレーションすることもできる。さらに、デジタル・ストレージ・オシロスコープにて総ての処理を行う代わりに、取り込んだ外部クロック及び外部データをパーソナル・コンピュータに転送し、そこで、本発明の処理を行ってもよい。
【0020】
【発明の効果】
上述の如く、本発明によれば、簡単なアルゴリズムで、計算量が少なく、取り込んだ外部クロックから再生クロックをシミュレーションできる。また、計算量が少ない簡単なアルゴリズムにより、取り込んだ外部クロックから再生クロックをシミュレーションして、この再生クロックに対する外部クロックのジッタ及び外部データのジッタを測定できる。さらに、かけ算の際の係数を適切に選択することにより、理想的な位相拘束ループ回路や、所望特性の位相拘束ループ回路をシミュレーションすることができる。
【図面の簡単な説明】
【図1】デジタル・ビデオ信号源とデジタル・ビデオ・モニタ装置との関係を示すブロック図である。
【図2】デジタル・ビデオ・モニタ装置内のクロック再生装置のハードウェアを示すブロック図である。
【図3】デジタル・ビデオ・モニタ装置内で再生した再生クロックに対する、デジタル・ビデオ信号源からの外部クロック及び外部データに対するジッタを測定するために、デジタル・ストレージ・オシロスコープを使用する場合のブロック図である。
【図4】デジタル・ストレージ・オシロスコープの簡略化したブロック図である。
【図5】本発明によるクロック再生方法を説明するための流れ図である。
【図6】本発明によるジッタ測定方法を説明するための流れ図である。
【符号の説明】
10 デジタル・ビデオ信号源
12 デジタル・ビデオ・モニタ装置
16 位相比較器
18 ループ・フィルタ
20 電圧制御発振器
24、26 バッファ
28、30 A/D変換器
32、34 取込みメモリ
38 処理メモリ
40 マイクロプロセッサ
42 プログラム・メモリ
44 入力装置
46 表示装置
Claims (3)
- 外部クロック及び外部データを受け、上記外部クロックを位相拘束ループ回路に供給して再生した再生クロックを基準として上記外部データを処理する装置における上記再生クロックを後処理により再生する方法であって、
上記外部クロックをデジタル化して、上記外部クロックの時間領域データをメモリに蓄積し、
蓄積された上記外部クロックのエッジの時間領域データを検出し、
検出した上記外部クロックのエッジの時間領域データを周波数領域データに変換し、
各周波数領域毎に、上記周波数領域データと所定の係数とを乗算し、
この乗算結果の周波数領域データを時間領域データに戻して、上記再生クロックのエッジの時間領域データを求めることを特徴とするクロック再生方法。 - 外部クロック及び外部データを受け、上記外部クロックを位相拘束ループ回路に供給して再生した再生クロックを基準として上記外部データを処理する装置における上記再生クロックに対する上記外部クロックのジッタを測定する方法であって、
上記外部クロックをデジタル化して、上記外部クロックの時間領域データをメモリに蓄積し、
蓄積された上記外部クロックのエッジの時間領域データを検出し、
検出した上記外部クロックのエッジの時間領域データを周波数領域データに変換し、
各周波数領域毎に、上記周波数領域データと所定の係数とを乗算し、
この乗算結果の周波数領域データを時間領域データに戻して、上記再生クロックのエッジの時間領域データを求め、
この求めた上記再生クロックのエッジの時間領域データと上記蓄積された外部クロックのエッジの時間領域データとを比較して、
上記再生クロックに対する上記外部クロックのジッタを測定することを特徴とするジッタ測定方法。 - 外部クロック及び外部データを受け、上記外部クロックを位相拘束ループ回路に供給して再生した再生クロックを基準として上記外部データを処理する装置における上記再生クロックに対する上記外部データのジッタを測定する方法であって、
上記外部クロック及び上記外部データをデジタル化して、上記外部クロック及び上記外部データの時間領域データをメモリに蓄積し、
蓄積された上記外部クロックのエッジの時間領域データを検出し、
検出した上記外部クロックのエッジの時間領域データを周波数領域データに変換し、
各周波数領域毎に、上記周波数領域データと所定の係数とを乗算し、
この乗算結果の周波数領域データを時間領域データに戻して、上記再生クロックのエッジの時間領域データを求め、
この求めた上記再生クロックのエッジの時間領域データと上記蓄積された外部データの時間領域データとを比較して、
上記再生クロックに対する上記外部データのジッタを測定することを特徴とするジッタ測定方法。
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US20040062301A1 (en) * | 2002-09-30 | 2004-04-01 | Takahiro Yamaguchi | Jitter measurement apparatus and jitter measurement method |
US7339985B2 (en) * | 2003-01-08 | 2008-03-04 | National Instruments Corporation | Zero crossing method of symbol rate and timing estimation |
US7206340B2 (en) * | 2003-01-29 | 2007-04-17 | Agilent Technologies, Inc. | Characterizing jitter of repetitive patterns |
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