JPH11274634A - 半導体レーザアレイ素子および半導体レーザアレイ装置 - Google Patents

Abstract

(57)【要約】 【課題】 無効電流の低下によるしきい値の低減。 【解決手段】 半導体基板に複数のレーザダイオードが
並列にモノリシックに設けられた半導体レーザアレイ素
子であって、前記半導体基板の一面側には前記各レーザ
ダイオードの全てのアノード電極およびカソード電極が
設けられている。レーザダイオードは前記半導体基板の
一面側に設けられた多層の半導体層部分に形成されると
ともに、レーザダイオードを構成する最下層の前記半導
体層の下に形成された絶縁手段と、前記半導体基板の一
面に設けられ前記絶縁手段に到達するアイソレーション
溝によって電気的に独立している。レーザダイオードは
Ｎ導電型のブロック層で正孔の流れ域を規定する電流狭
窄構造になっている。正孔の流れ域は電子に比較して狭
く、無効電流の低減によりしきい値が小さくなる。ま
た、各電極は相互に電気的に独立し、使い勝手がよくな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体レーザアレイ
素子および半導体レーザアレイ装置に関する。

【０００２】

【従来の技術】半導体レーザは光通信用光源や情報機器
用光源として多用されている。半導体レーザの一つとし
て、複数本のレーザ光を出射する半導体レーザアレイ
（マルチビームレーザ）が知られている。

【０００３】半導体レーザアレイは、化合物半導体基板
（以下単に半導体基板とも呼称する）にモノリシックに
形成されるが、この半導体素子（半導体チップ）を半導
体レーザアレイ素子（半導体レーザアレイチップ）と呼
称する。また、この半導体レーザアレイ素子を組み込ん
だ半導体レーザアレイ製品を半導体レーザアレイ装置と
呼称する。

【０００４】工業調査会発行「電子材料」1987年６月
号、P107〜P111には、モノリシック形３ビーム半導体レ
ーザ素子（半導体レーザアレイ素子）が開示されてい
る。この文献には、ＣＤ，ＶＤ機器，レーザプリンタ，
ＰＯＳ，バーコードリーダをはじめ、文書ファイルシス
テムなどに使用される信号読み取り用光源としての可視
光半導体レーザについて記載されている。

【０００５】また、株式会社、日立製作所、半導体事業
部発行「日立オプトデバイスデータブック」平成８年２
月発行、第７版、Ｐ12〜Ｐ18には、ＧａＡｌＡｓ多重量
子井戸（ＭＱＷ）構造の０．７８μｍ帯の可視レーザダ
イオードについて記載されている。

【０００６】

【発明が解決しようとする課題】半導体レーザ（レーザ
ダイオード）の構造の一つとして、一対のブロック層で
クラッド層に生成されたリッジを挟持して電流狭窄を行
う構造がある。

【０００７】この構造の半導体レーザ素子（半導体レー
ザチップ）１は、たとえば、図１９に示すように、第１
導電型の化合物半導体基板（半導体基板２）の一面（上
面）側に第１導電型のクラッド層３，活性層４、第２導
電型のクラッド層５を順次積層した構造になっている。

【０００８】また、前記第２導電型のクラッド層５には
ストライプ状のリッジ６が設けられている。このリッジ
６は前記第２導電型のクラッド層５の表面を一定の厚さ
に亘ってエッチングすることによって形成される。

【０００９】また、前記リッジ６の両側は第１導電型の
ブロック層７で埋め込まれている。また、前記リッジ６
およびブロック層７は第１導電型のキャップ層８で被わ
れている。そして、前記キャップ層８上および半導体基
板２の他面（裏面）側にはアノード電極またはカソード
電極からなる電極９，１０が形成された構造になってい
る。

【００１０】このような半導体レーザでは、前記電極９
および電極１０に所定の電圧を印加することによって、
前記リッジ６に対応する活性層４部分の端からレーザ光
を出射する。

【００１１】図２０は半導体基板としてＮ型のＧａＡｓ
基板を用いた半導体レーザチップを示す断面図であり、
図２１はＰ型のＧａＡｓ基板を用いた半導体レーザチッ
プを示す断面図である。これらの図において、各部を示
す符号は図１９と同一であるが、Ｎ型のＧａＡｓ基板を
用いた半導体レーザチップの場合は符号の後にＮを付
し、Ｐ型のＧａＡｓ基板を用いた半導体レーザチップの
場合は符号の後にＰを付してある。

【００１２】また、リッジ６部分の丸印は、図２０では
正孔（ホール）１１を示し、図２１では電子１２を示
す。なお、図の明瞭化のために、電極部分を除いてハッ
チングは省略してある。

【００１３】このような構造の半導体レーザチップ１
Ｎ，１Ｐでは、図２０に示すようにＮ型のクラッド層５
Ｎによって正孔１１の流れ域を狭窄するか、または図２
１に示すようにＰ型のクラッド層５Ｐによって電子１２
の流れ域を狭窄する。

【００１４】電子は正孔に比較して移動度が大きく、拡
がり易く電流が広がる。この結果、無効電流が増加し、
しきい値Ｉ_thが上昇して効率が低下する。

【００１５】このように、電子は正孔に比較して移動度
が大きいことから、半導体基板としてはＮ型基板を用い
た半導体レーザチップが多用されている。

【００１６】従来の半導体レーザチップは、半導体基板
の表裏面のうちの一面（表面）側にカソード電極（また
はアノード電極）を設け、他面（裏面）側にカソード電
極（またはアノード電極）を設ける構造になっている。

【００１７】この結果、半導体基板の裏面電位がパッケ
ージの本体の基板電位となる構造の半導体レーザ装置で
は、基板電位が特定され、そのままでは電子機器に直接
搭載できない場合も発生し、電子機器の回路設計に工夫
を要する場合もある。たとえば、レーザビームプリンタ
においては、雑音の低減を目的として、半導体レーザチ
ップの基板電位をマイナス電位にして使用する回路構成
（ドライブ回路）もある。

【００１８】他方、レーザビームプリンタ（ＬＢＰ），
光ディスク，光磁気ディスク等の高速化を図るために、
光源となる半導体レーザをマルチビーム化することが知
られている。

【００１９】本発明の目的は、しきい値を低くできる半
導体レーザアレイ素子を提供することにある。本発明の
他の目的は、使い勝手が半導体レーザアレイ素子の半導
体基板の電気的極性に作用されない半導体レーザアレイ
素子および半導体レーザアレイ装置を提供することにあ
る。本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面からあきらかになる
であろう。

【００２０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。 （１）半導体基板に複数のレーザダイオードが並列にモ
ノリシックに設けられた半導体レーザアレイ素子であっ
て、前記半導体基板の一面側には前記各レーザダイオー
ドの全てのアノード電極およびカソード電極が設けられ
ている。前記各レーザダイオードは前記半導体基板の一
面側に設けられた多層の半導体層部分に形成されている
とともに、各レーザダイオードはレーザダイオードを構
成する最下層の前記半導体層の下に形成された絶縁手段
と、前記半導体基板の一面に設けられ前記絶縁手段に到
達するアイソレーション溝によって電気的に独立してい
る。前記半導体基板と前記最下層の半導体層との間に逆
導電型の半導体層を介在させかつこれら３層によってＮ
ＰＮ構造またはＰＮＰ構造として前記絶縁手段を構成
し、または前記半導体基板を半絶縁性半導体基板としか
つこの半導体基板上に最下層の前記半導体層を配置して
前記絶縁手段を構成する。前記レーザダイオードはＮ導
電型のブロック層で正孔の流れ域を規定する電流狭窄構
造になっている。

【００２１】このような半導体レーザアレイ素子を組み
込んだ半導体レーザアレイ装置は以下の構成になってい
る。パッケージ本体およびレーザ光を透過させる光透過
窓を有する蓋体とからなるパッケージと、前記パッケー
ジ本体に固定されかつ複数のレーザ光を出射する半導体
レーザアレイ素子と、前記パッケージ本体に取り付けら
れかつ前記パッケージの内外に亘って延在する複数の外
部電極端子と、前記半導体レーザアレイ素子の各電極と
前記外部電極端子を接続する接続手段とを有する半導体
レーザアレイ装置であって、前記半導体レーザアレイ素
子は前記手段（１）の構成になっている。

【００２２】（２）前記手段（１）の構成において、前
記半導体基板の一面側には前記各レーザダイオードの全
てのアノード電極およびカソード電極が設けられている
とともに、前記半導体基板の他面側には前記半導体基板
の一面側に設けられた少なくとも一つの電極に接続部を
介して電気的に接続される電極が設けられている。

【００２３】（３）前記手段（１）または（２）の構成
において、前記レーザダイオードのアノード電極または
カソード電極のうちの一方の電極は前記半導体基板の一
面側に設けられた導電層を介して他のレーザダイオード
の同極の電極に電気的に接続されている。

【００２４】前記（１）の手段によれば、（ａ）各レー
ザダイオードは移動度の小さい正孔を狭窄することか
ら、電流狭窄部分での電流の拡がりを抑えることがで
き、無効電流を低減することができる。この結果、しき
い値が小さくなり、動作電流の低減が達成できる。

【００２５】（ｂ）半導体レーザアレイ素子に形成され
る各レーザダイオードは、半導体基板から電気的に独立
し、かつ各レーザダイオードのアノードおよびカソード
電極は半導体基板の一面に設けられていることから、使
用時、半導体基板の電気的極性に左右されず使い勝手が
良くなる。また、この使い勝手の良さは、半導体レーザ
アレイ素子を組み込んだ半導体レーザアレイ装置につい
ても同様である。

【００２６】前記（２）の手段によれば、前記手段
（１）の効果に加え、前記半導体基板の他面側には前記
半導体基板の一面側に設けられた少なくとも一つの電極
に接続部を介して電気的に接続される電極が設けられて
いることから、この半導体基板の他面側の電極もレーザ
ダイオードの駆動用の一方の電極として使用することが
でき、半導体レーザアレイ装置に組み込む場合には、電
極取り出し設計が容易になる。

【００２７】前記（３）の手段によれば、前記手段
（１）または手段（２）の効果に加え、複数のレーザダ
イオードのうちの一部の同極の電極は半導体基板の一面
側に設けられた導電層を介して相互に接続される構造に
なることから、半導体レーザアレイ装置での外部電極端
子を少なくすることができる。

【００２８】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。

【００２９】（実施形態１）図１乃至図１３は本発明の
一実施形態（実施形態１）である半導体レーザアレイ素
子および半導体レーザアレイ装置に係わる図である。

【００３０】本実施形態１では、たとえば０．７８μｍ
帯のレーザビームを２本出射する半導体レーザに本発明
を適用した例について説明する。

【００３１】図１に示すように、本実施形態１の半導体
レーザアレイ素子（半導体レーザアレイチップ）２０
は、たとえば光導波路の延在方向に沿う縦（奥行き）の
長さが２５０μｍ、横幅が３００μｍ、厚さが１００μ
ｍの矩形体からなっている。

【００３２】半導体レーザアレイチップ２０の表面（一
面、図で上面）の横幅の中央部分には、縦方向に沿って
アイソレーション溝（絶縁分離溝）２１が設けられてい
る。このアイソレーション溝２１の両側には、それぞれ
レーザダイオード２２が設けられている。

【００３３】また、各レーザダイオード２２において
は、半導体レーザチップ１の上面側にそれぞれ縦方向に
沿って電極分離溝２３が設けられている。この電極分離
溝２３と前記アイソレーション溝２１との間のメサ部２
４の上面にはアノード電極２５が設けられ、電極分離溝
２２と半導体レーザチップ１の端との間の電極導出部２
６の上面にはカソード電極２７が設けられている。

【００３４】また、半導体レーザアレイチップ２０の表
面（一面）は前記電極２５，２７を除いて絶縁膜２９で
被われている。

【００３５】半導体レーザアレイチップ２０は、図２の
拡大断面図にも示すように化合物半導体基板に形成され
ている。化合物半導体基板は、本実施形態１ではＮ導電
型（Ｎ型）のＧａＡｓ基板（半導体基板）３０となって
いる。Ｎ−ＧａＡｓ基板３０は１００μｍ弱の厚さとな
り、Ｓｉを不純物とし、不純物濃度が２×１０¹⁸ｃｍ~³
程度のＧａＡｓ板で形成されている。

【００３６】前記半導体基板（Ｎ−ＧａＡｓ基板）３０
の一面側、すなわち図１では表面（上面）側には多層に
半導体層が形成され、この部分にそれぞれレーザダイオ
ードが形成されている。

【００３７】前記アイソレーション溝２１は前記多層の
半導体層を貫き、Ｎ−ＧａＡｓ基板３０の表層にまで到
達し、このアイソレーション溝２１でＮ−ＧａＡｓ基板
３０を左右に電気的に分離している。

【００３８】アイソレーション溝２１を隔てて設けられ
る左右のレーザダイオード２２は、アイソレーション溝
２１に対して対称な構造である。

【００３９】前記Ｎ−ＧａＡｓ基板３０の一面（表面）
側には、前記Ｎ−ＧａＡｓ基板３０とは逆導電型（Ｐ導
電型）となる半導体層３１、すなわちＰ−ＧａＡｓ層３
１が設けられている。このＰ−ＧａＡｓ層３１は、Ｚｎ
を不純物とし、不純物濃度が１×１０¹⁸ｃｍ~³程度とな
る厚さ３μｍ程度の層になっている。

【００４０】また、前記Ｐ−ＧａＡｓ層３１の上にはＮ
−ＧａＡｓバッファー層３２が設けられている。このＮ
−ＧａＡｓバッファー層３２は、Ｓｅを不純物とし、不
純物濃度が１×１０¹⁸ｃｍ~³程度となる厚さ３μｍ程度
の層になっている。このＮ−ＧａＡｓバッファー層３２
がレーザダイオード２２を構成する最下層の半導体層に
なる。

【００４１】前記Ｎ−ＧａＡｓ基板３０，Ｐ−ＧａＡｓ
層３１，Ｎ−ＧａＡｓバッファー層３２の３層によって
ＮＰＮの接合による絶縁手段が形成され、このＮＰＮ構
造と、前記アイソレーション溝２１によって各レーザダ
イオード２２は電気的に独立する構造になる。

【００４２】半導体レーザアレイ素子をＰ型基板で形成
するときは、絶縁手段はＰＮＰ構造になる。

【００４３】アイソレーション溝２１によって区画され
たＮ−ＧａＡｓ基板３０上には、前記Ｐ−ＧａＡｓ層３
１およびＮ−ＧａＡｓバッファー層３２が重なって延在
する。前記電極分離溝２３は前記Ｎ−ＧａＡｓバッファ
ー層３２の表層にまで到達する。

【００４４】前記メサ部２４および電極導出部２６にお
いて、前記Ｎ−ＧａＡｓバッファー層３２上にＮ−Ｇａ
ＡｌＡｓクラッド層３３が設けられている。このＮ−Ｇ
ａＡｌＡｓクラッド層３３は、Ｓｅを不純物とし、不純
物濃度が１×１０¹⁸ｃｍ~³程度となる厚さ１．５μｍ程
度の層になっている。またＡｌの混晶比ｘは０．５であ
る。

【００４５】前記電極導出部２６のＮ−ＧａＡｌＡｓク
ラッド層３３上にはＮ−ＧａＡｓコンタクト層３４が設
けられるとともに、このＮ−ＧａＡｌＡｓクラッド層３
３上にはカソード電極２７が設けられている。前記Ｎ−
ＧａＡｓコンタクト層３４は、Ｓｅを不純物とし、不純
物濃度が２×１０¹⁸ｃｍ~³程度となる厚さ１μｍ程度の
層になっている。

【００４６】前記メサ部２４のＮ−ＧａＡｌＡｓクラッ
ド層３３上には多重量子井戸（ＭＱＷ）からなる活性層
４０が設けられている。この活性層（ＭＱＷ活性層）４
０は、たとえば、ＧａＡｌＡｓからなる障壁層（厚さ５
ｎｍ）とＧａＡｌＡｓからなる井戸層（厚さ１０ｎｍ）
を交互に積み重ねた層となり、井戸層が３層となる層で
あり、それぞれ厚さ１０ｎｍのＧａＡｌＡｓからなるガ
イド層間に設けられている。

【００４７】また、前記ＭＱＷ活性層４０上にはＰ−Ｇ
ａＡｌＡｓクラッド層４１が設けられている。このＰ−
ＧａＡｌＡｓクラッド層４１の一部にはは台形状の断面
をしたストライプ状のリッジ４２が設けられている。こ
のリッジ４２は半導体レーザアレイチップ２０の縦方向
に延在し、このリッジ４２の真下のＭＱＷ活性層４０部
分が光導波路となる。

【００４８】半導体レーザアレイ素子２０の２本の光導
波路の間隔は、たとえば、１００μｍ程度になってい
る。

【００４９】Ｐ−ＧａＡｌＡｓクラッド層４１は、Ｚｎ
を不純物とし、不純物濃度が８×１０¹⁷ｃｍ~³程度とな
る厚さ１．５μｍ程度の層になっている。リッジ４２は
Ｐ−ＧａＡｌＡｓクラッド層４１からおよそ１．２μｍ
程度突出している。またリッジ４２の幅は、下の太い部
分でおよそ５μｍである。

【００５０】リッジ４２の両側のＰ−ＧａＡｌＡｓクラ
ッド層４１上には、電流狭窄を行うためのＮ−ＧａＡｓ
ブロック層４３が設けられている。このＮ−ＧａＡｓブ
ロック層４３は、Ｓｅを不純物とし、不純物濃度が２×
１０¹⁸ｃｍ~³となる厚さ１．２μｍ程度の層になってい
る。

【００５１】また、前記リッジ４２およびＮ−ＧａＡｓ
ブロック層４３上には、Ｐ−ＧａＡｓキャップ層４４が
設けられている。このＰ−ＧａＡｓキャップ層４４は、
Ｚｎを不純物とし、不純物濃度が５×１０¹⁹ｃｍ~³程度
となる厚さ２．０μｍ程度の層になっている。

【００５２】前記Ｐ−ＧａＡｓキャップ層４４上にアノ
ード電極２５が設けられている。また、アノード電極２
５やカソード電極２７を除いた半導体レーザアレイチッ
プ２０の表面は一層または多層のＳｉＯ₂ 膜やＰＳＧ膜
からなる絶縁膜２９で被われている。

【００５３】つぎに、本実施形態１の半導体レーザアレ
イ素子２０の製造方法について、図３〜図９を参照しな
がら説明する。

【００５４】半導体レーザアレイ素子２０の製造におい
ては、最初に半導体基板が用意される。実際の製造にお
いては寸法の大きいウエハと呼称される半導体基板が用
意され、素子形成の最終段階でウエハを縦横に分断して
小片からなる半導体レーザアレイ素子を製造するもので
あるが、説明の便宜上、単一の半導体レーザアレイ素子
を製造する状態で以下説明する。

【００５５】半導体基板３０は、厚さ数百μｍのＮ導電
型のＧａＡｓ基板で構成されている。このＮ−ＧａＡｓ
基板３０は、Ｓｉを不純物とし、不純物濃度が２×１０
¹⁸ｃｍ~³程度となっている。

【００５６】つぎに、図３に示すように、多層の半導体
層を順次ＭＯＣＶＤ（MetalorganicChemical Vapor Dep
osition）法やＭＢＥ（Molecular Beam Epitaxy)法で
形成する。多層の半導体層は、最下層のＰ−ＧａＡｓ層
３１とこのＰ−ＧａＡｓ層３１上に順次形成されたＮ−
ＧａＡｓバッファー層３２，Ｎ−ＧａＡｌＡｓクラッド
層３３，ＭＱＷ活性層４０，Ｐ−ＧａＡｌＡｓクラッド
層４１からなっている。

【００５７】前記Ｐ−ＧａＡｓ層３１は、Ｚｎを不純物
とし、不純物濃度が１×１０¹⁸ｃｍ~³程度となる厚さ３
μｍ程度の層になっている。

【００５８】前記Ｎ−ＧａＡｓバッファー層３２は、Ｓ
ｅを不純物とし、不純物濃度が１×１０¹⁸ｃｍ~³程度と
なる厚さ３μｍ程度の層になり、レーザダイオード２２
を構成する最下層の半導体層になる。

【００５９】また、前記Ｎ−ＧａＡｓ基板３０，Ｐ−Ｇ
ａＡｓ層３１，Ｎ−ＧａＡｓバッファー層３２の３層に
よってＮＰＮの接合による絶縁手段が形成される。

【００６０】前記Ｎ−ＧａＡｌＡｓクラッド層３３は、
Ｓｅを不純物とし、不純物濃度が１×１０¹⁸ｃｍ~³程度
となる厚さ１．５μｍ程度の層になっている。またＡｌ
の混晶比ｘは０．５である。

【００６１】前記ＭＱＷ活性層４０は、たとえば、Ｇａ
ＡｌＡｓからなる障壁層（厚さ５ｎｍ）とＧａＡｌＡｓ
からなる井戸層（厚さ１０ｎｍ）を交互に積み重ねた層
となり、井戸層が３層となる層であり、それぞれ厚さ１
０ｎｍのＧａＡｌＡｓからなるガイド層間に設けられ、
全体で６０ｎｍ程度の厚さの層である。

【００６２】前記Ｐ−ＧａＡｌＡｓクラッド層４１はＺ
ｎを不純物とし、不純物濃度が８×１０¹⁷ｃｍ~³程度と
なる厚さ１．５μｍ程度の層になっている。

【００６３】つぎに、図４に示すように、Ｎ−ＧａＡｓ
基板３０の表面にストライプ状の２本のマスク５０を形
成した後、このマスク５０をマスクとして前記Ｐ−Ｇａ
ＡｌＡｓクラッド層４１を厚さが０．３μｍ程度残るよ
うにエッチングする。前記マスク５０は幅が５μｍ程度
となり、間隔は１００μｍ程度になっている。

【００６４】このエッチングによって、ＧａＡｓ表面Ｇ
ａＡｌＡｓの結晶性およびＮ−ＧａＡｓ基板３０の表面
の結晶面から、前記マスク５０の真下には、台形断面の
リッジ４２が形成される。このリッジ４２の下部分の幅
は５μｍ程度となり、高さは１．２μｍ程度になる。

【００６５】つぎに、図５に示すように、マスク５０を
用いて選択的に埋め込み成長を行うことによって前記リ
ッジ４２の両側のＰ−ＧａＡｌＡｓクラッド層４１上に
Ｎ−ＧａＡｓブロック層４３を形成するとともにマスク
５０を除去後、Ｎ−ＧａＡｓ基板３０の表面全体をＰ−
ＧａＡｓキャップ層４４で被う。

【００６６】前記Ｎ−ＧａＡｓブロック層４３は、Ｓｅ
を不純物とし、不純物濃度が２×１０¹⁸ｃｍ~³となる厚
さ１．２μｍ程度の層になり、前記エッチングによって
窪んだ部分を埋め込むようになる。

【００６７】前記Ｐ−ＧａＡｓキャップ層４４は、Ｚｎ
を不純物とし、不純物濃度が５×１０¹⁹ｃｍ~³程度とな
る厚さ２．０μｍ程度の層になっている。

【００６８】つぎに、図６に示すように、２本のリッジ
４２を含む中央領域上にマスク５１を形成する。その
後、このマスク５１をマスクとして前記ＭＱＷ活性層４
０までエッチングを行い、Ｎ−ＧａＡｌＡｓクラッド層
３３を露出させる。このエッチングによって露出する部
分が電極導出部２６となる。

【００６９】つぎに、図７に示すように、ＭＯＣＶＤ法
等によって露出した前記Ｎ−ＧａＡｌＡｓクラッド層３
３の表面にＮ−ＧａＡｓコンタクト層３４を形成する。
このＮ−ＧａＡｓコンタクト層３４は、Ｓｅを不純物と
し、不純物濃度が２×１０¹⁸ｃｍ~³程度となる厚さ１μ
ｍ程度の層になっている。Ｎ−ＧａＡｓコンタクト層３
４を形成した後、前記マスク５１を除去する。

【００７０】つぎに、図８に示すように、Ｎ−ＧａＡｓ
基板３０の表面にマスク５２を形成した後、このマスク
５２をマスクとしてＶ字状のアイソレーション溝（絶縁
分離溝）２１を形成する。このアイソレーション溝２１
は、多層の半導体層を貫きＮ−ＧａＡｓ基板３０の表層
部分にまで到達する。このアイソレーション溝２１は相
互に独立して駆動制御される二つのレーザダイオードを
並列に形成するためである。アイソレーション溝２１の
形成後、前記マスク５２は除去される。

【００７１】つぎに、図９に示すように、電極導出部２
６の外れに電極分離溝２３を形成する。この電極分離溝
２３は、Ｎ−ＧａＡｓバッファー層３２の表層部分にま
で到達する。この電極分離溝２３の形成によって、電極
分離溝２３とアイソレーション溝２１との間にメサ部２
４が形成される。リッジ４２はこのメサ部２４の部分に
位置している。

【００７２】つぎに、図９に示すように、Ｎ−ＧａＡｓ
基板３０の表面に選択的にＳｉＯ_２膜やＰＳＧ膜等から
なる一層または多層の絶縁膜２９を形成するとともに、
メサ部２４上にアノード電極２５を形成し、電極導出部
２６上にカソード電極２７を形成する。

【００７３】これにより、図１および図２に示される半
導体レーザアレイ素子２０が製造されることになる。

【００７４】このような半導体レーザアレイ素子２０
は、封止容器に組み込まれて図１０に示されるような半
導体レーザアレイ装置６０になる。図１０は一部を切り
欠いた半導体レーザアレイ装置の斜視図である。

【００７５】半導体レーザアレイ装置６０は、アセンブ
リの主体部品となるパッケージ本体６１と、このパッケ
ージ本体６１の表面側に取り付けられる蓋体６２とを有
している。パッケージは、パッケージ本体６１と蓋体６
２によって形成される。

【００７６】前記パッケージ本体６１は数ｍｍの厚さの
円形の金属板からなり、その表面の中央から外れた部分
には銅製のヒートシンク６３が鑞材等で固定されてい
る。

【００７７】前記ヒートシンク６３の前記パッケージ本
体６１の中央に面する側面（前面）の先端側にはシリコ
ンカーバイト（ＳｉＣ）からなるサブマウント６４が固
定されている。

【００７８】前記サブマウント６４は、図１３に示すよ
うに、半導体レーザアレイ素子２０よりも大きい矩形板
からなり、一面の実装面には４本の配線６５が設けられ
ている。これらの配線６５の一端は前記半導体レーザア
レイ素子２０のアノード電極２５やカソード電極２７に
重なる接続部となっている。この接続部分には、ＰｂＳ
ｎからなる半田層６６が形成されている。半田層６６
は、カソード電極２７に対する側がアノード電極２５に
対する側よりも厚く形成され、アノード電極２５および
カソード電極２７との間で確実な接続が得られるように
なっている。

【００７９】半導体レーザアレイ素子２０は、電極を固
定側の状態にして、前記サブマウント６４に固定され
る。半導体レーザアレイ素子２０が固定されたサブマウ
ント６４が前記ヒートシンク６３に固定される。

【００８０】図１３は半導体レーザアレイ素子２０を固
定しない前のサブマウント６４と半導体レーザアレイ素
子２０を示す図であり、図１２は半導体レーザアレイ素
子２０を固定（実装）した状態でのサブマウント６４を
示す図である。

【００８１】これらの図から分かるように前記配線６５
の他端は、半導体レーザアレイ素子２０から外れて延在
する引出し部分となるとともに、ワイヤを接続するため
のワイヤボンディング部６７になっている。

【００８２】また、サブマウント６４の他面、すなわち
前記ヒートシンク６３に固定される固定面にはメタライ
ズ層６８が形成されている。

【００８３】前記配線６５およびメタライズ層６８は、
たとえば、Ｔｉ／Ｐｔ／Ａｕの３層構造となっている。

【００８４】また、前記パッケージ本体６１の中央に
は、前記半導体レーザアレイ素子２０の後端から出射さ
れるレーザ光を受光する受光素子７０が固定されてい
る。

【００８５】また、前記パッケージ本体６１には６本の
外部電極端子（リード）７１が固定されている。５本の
リード７１は絶縁体７２を介してパッケージ本体６１に
貫通状態で固定されている。残りの１本のリード７１は
パッケージ本体６１の裏面に突き合わせ状態で固定され
ている。

【００８６】パッケージ本体６１の表面側に突出したリ
ード７１の先端と、前記サブマウント６４の配線６５の
ワイヤボンディング部６７や受光素子７０の一方の電極
は、導電性のワイヤ７３で電気的に接続されている。受
光素子７０の裏面の電極はパッケージ本体６１を介して
１本のリード７１に電気的に接続される。

【００８７】図１１は半導体レーザアレイ装置６０の等
価回路図である。二つのレーザダイオード２２および受
光素子７０の各電極はそれぞれ電気的に独立したリード
７１に接続されている。

【００８８】他方、前記蓋体６２はキャップ構造からな
るとともに、その中央にレーザ光（レーザビーム）７５
を透過させる光透過窓７６を有している。この光透過窓
７６は、蓋体６２に設けた穴の部分に透明ガラス板７７
を重ねて固定することによって形成される。

【００８９】このような半導体レーザアレイ装置６０に
おいては、所定のリード７１にそれぞれ所定の電圧を印
加することによって、一方または両方のレーザダイオー
ド２２を動作させてレーザ光７５を光透過窓７６から放
射することができる。また、これらの光出力は前記受光
素子７０でモニターできることになる。

【００９０】図１４は本実施形態１の半導体レーザアレ
イ装置６０をレーザビームプリンタに組み込んだ状態を
示す模式図である。

【００９１】半導体レーザアレイ装置６０から出射した
２本のレーザ光（レーザビーム）７５を回転制御される
ポリゴンミラー８０で反射させ、ｆθレンズ８１を通し
てレーザビームプリンタの感光ドラム８２の表面に集光
させる。レーザビーム７５は感光ドラム８２の軸方向に
沿って走査される。また、感光ドラム８２は回転する。

【００９２】感光ドラム８２は書き込む前に一様に帯電
されていることから、レーザビーム７５が照射された部
分は電位が抜け、そこにカーボン粉末（トナー）が付着
して現像されることになる。図示しない転写部分で静電
力によって前記トナーを紙に写し取ることによってレー
ザビームプリンタが行われる。

【００９３】半導体レーザアレイ装置６０は２本のレー
ザビーム７５を出射することから、一回の走査で２本の
レーザビーム７５による幅の広い顕像化が可能になり、
１本のレーザビーム７５の場合よりも所定行の印刷時間
が半分になる。

【００９４】本実施形態１によれば以下の効果を奏す
る。 （１）各レーザダイオード２２は移動度の小さい正孔を
狭窄することから、電流狭窄部分での電流の拡がりを抑
えることができ、無効電流を低減することができる。こ
の結果、しきい値が小さくなり、動作電流の低減が達成
できる。

【００９５】（２）半導体レーザアレイ素子２０に形成
される各レーザダイオード２２は、半導体基板３０から
電気的に独立し、かつ各レーザダイオード２２のアノー
ド電極２５およびカソード電極２７は半導体基板３０の
一面に設けられていることから、使用時、半導体基板３
０の電気的極性に左右されず使い勝手が良くなる。ま
た、この使い勝手の良さは、半導体レーザアレイ素子２
０を組み込んだ半導体レーザアレイ装置６０についても
同様である。

【００９６】（実施形態２）図１５は本発明の他の実施
形態（実施形態２）である半導体レーザアレイ素子を示
す断面図である。

【００９７】本実施形態２の半導体レーザアレイ素子２
０は、前記実施形態１において、Ｎ−ＧａＡｓコンタク
ト層３４を設けることなく、Ｎ−ＧａＡｓバッファー層
３２上にカソード電極２７を設ける構造である。本実施
形態２によれば、製造工程の簡略化が図れる。

【００９８】（実施形態３）図１６は本発明の他の実施
形態（実施形態３）である半導体レーザアレイ素子を示
す断面図である。

【００９９】本実施形態３の半導体レーザアレイ素子２
０は、前記実施形態１において、電極導出部２６でのＮ
−ＧａＡｌＡｓクラッド層３３に到達するエッチングを
行わず、電極分離溝２３を形成する際に電極導出部２６
にコンタクトホール８５を形成し、このコンタクトホー
ル８５の部分にカソード電極２７を形成したものであ
る。

【０１００】本実施形態３では、カソード電極２７の面
積が広くなり、ハンダ（ソルダー）の濡れ性が向上し、
電気的接続の信頼性が高くなる。

【０１０１】（実施形態４）図１７は本発明の他の実施
形態（実施形態４）である半導体レーザアレイ素子を示
す断面図である。

【０１０２】本実施形態４の半導体レーザアレイ素子２
０は、前記実施形態３において、コンタクトホール８５
を複数とした構造である。

【０１０３】本実施形態４では、カソード電極２７の面
積が前記実施形態３に比較してさらに広くなり、ハンダ
（ソルダー）の濡れ性が向上し、電気的接続の信頼性が
高くなる。

【０１０４】（実施形態５）図１８は本発明の他の実施
形態（実施形態５）である半導体レーザアレイ素子を示
す断面図である。

【０１０５】本実施形態５では前記実施形態３の場合と
は各部の導電型が逆となっている。したがって、各部の
符号は前記実施形態３（実施形態１）の数字の次にＰな
る文字を付して説明することにする。

【０１０６】本実施形態５の半導体レーザアレイ素子２
０Ｐは、前記実施形態３の半導体レーザアレイ素子２０
Ｐにおいて、前記アイソレーション溝２１Ｐの底部分の
絶縁膜２９Ｐに孔８６を設けるとともに、前記アイソレ
ーション溝２１Ｐを被う絶縁膜２９Ｐ上に導電層８７を
設けた構造になっている。この導電層８７はアイソレー
ション溝２１Ｐの両側のレーザダイオード２２Ｐのアノ
ード電極２５Ｐにそれぞれ接続されるとともに、前記孔
８６の部分で半導体基板３０Ｐに電気的に接続されてい
る。また、半導体基板３０Ｐの他面（裏面）には裏面電
極８８が設けられている。

【０１０７】すなわち、本実施形態５の半導体レーザア
レイ素子２０Ｐでは、レーザダイオード２２Ｐのアノー
ド電極２５Ｐは導電層８７，半導体基板３０Ｐを介して
裏面電極８８に電気的に接続された構造になっている。

【０１０８】換言するならば、本実施形態５では、半導
体基板３０Ｐの一面側には各レーザダイオード２２Ｐの
全てのアノード電極２５Ｐおよびカソード電極２７Ｐが
設けられているとともに、前記半導体基板３０Ｐの一面
側に設けられた少なくとも一つの電極、すなわちアノー
ド電極２５Ｐに、接続部としての導電層８７，半導体基
板３０Ｐを介して電気的に接続される裏面電極８８が、
前記半導体基板３０Ｐの他面側に設けられた構造になっ
ている。

【０１０９】本実施形態５によれば、前記半導体基板３
０Ｐの一面側にすべてのレーザダイオード２２Ｐの全て
の電極が配置されているとともに、他面側には裏面電極
８８が設けられていることから、この半導体基板３０Ｐ
の他面側の裏面電極８８もレーザダイオード２２Ｐの駆
動用の一方の電極として使用することができ、半導体レ
ーザアレイ装置に組み込む場合には、電極取り出し設計
が容易になる。

【０１１０】本実施形態５によれば、複数のレーザダイ
オード２２Ｐのうちの一部の同極の電極（アノード電極
２５Ｐ）は半導体基板３０Ｐの一面側に設けられた導電
層８７を介して相互に接続される構造になることから、
半導体レーザアレイ装置での外部電極端子を少なくする
ことができる。

【０１１１】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない、たとえ
ばレーザダイオードはさらに多く配置する構造でもよ
い。

【０１１２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）複数のレーザダイオードを組み込んだ半導体レー
ザアレイ素子において、各レーザダイオードは移動度の
小さい正孔を狭窄する構造になっていることから、電流
狭窄部分での電流の拡がりを抑えることができ、しきい
値および動作電流の低減を図ることができる。 （２）半導体レーザアレイ素子に形成される各レーザダ
イオードは、半導体基板から電気的に独立し、かつ各レ
ーザダイオードのアノードおよびカソード電極は半導体
基板の一面に設けられていることから、使用時、半導体
基板の電気的極性に左右されず使い勝手が良くなる。 （３）前記（２）より、本発明の半導体レーザアレイ素
子を組み込んだ半導体レーザアレイ装置では、各レーザ
ダイオードの外部電極端子は相互に独立していることか
ら、組み込まれる電子機器の回路システム如何に作用さ
れず、その使用勝手は良好である。

【図面の簡単な説明】

【図１】本発明の一実施形態（実施形態１）である半導
体レーザアレイ素子を示す斜視図である。

【図２】本実施形態１の半導体レーザアレイ素子の一部
の拡大断面図である。

【図３】本実施形態１の半導体レーザアレイ素子の製造
において、主面に半導体層を多層に形成した半導体基板
の断面図である。

【図４】本実施形態１の半導体レーザアレイ素子の製造
において、主面にレーザダイオードを形成するためのリ
ッジを２本形成した半導体基板の断面図である。

【図５】本実施形態１の半導体レーザアレイ素子の製造
において、主面に埋め込み層を含む半導体層を形成した
半導体基板の断面図である。

【図６】本実施形態１の半導体レーザアレイ素子の製造
において、カソード電極を形成する領域の半導体層を数
層に亘ってエッチングした半導体基板の断面図である。

【図７】本実施形態１の半導体レーザアレイ素子の製造
において、カソード電極を形成する領域の半導体層上に
コンタクト層を形成した半導体基板の断面図である。

【図８】本実施形態１の半導体レーザアレイ素子の製造
において、リッジ間に絶縁分離溝を設けた半導体基板の
断面図である。

【図９】本実施形態１の半導体レーザアレイ素子の製造
において、電極分離溝を設けるとともに、主面にカソー
ド電極およびアノード電極を形成した半導体基板の断面
図である。

【図１０】本実施形態１の半導体レーザアレイ素子を組
み込んだ半導体レーザアレイ装置の一部を切り欠いた斜
視図である。

【図１１】前記半導体レーザアレイ装置の等価回路図で
ある。

【図１２】前記半導体レーザアレイ装置においてサブマ
ウントに半導体レーザアレイ素子が搭載された状態を示
す斜視図である。

【図１３】前記サブマウントと半導体レーザアレイ素子
との固定位置関係を示す斜視図である。

【図１４】前記半導体レーザアレイ装置をレーザビーム
プリンタに組み込んだ状態を示す一部の概略斜視図であ
る。

【図１５】本発明の他の実施形態（実施形態２）である
半導体レーザアレイ素子を示す断面図である。

【図１６】本発明の他の実施形態（実施形態３）である
半導体レーザアレイ素子を示す断面図である。

【図１７】本発明の他の実施形態（実施形態４）である
半導体レーザアレイ素子を示す断面図である。

【図１８】本発明の他の実施形態（実施形態５）である
半導体レーザアレイ素子を示す断面図である。

【図１９】従来の半導体レーザチップを示す断面図であ
る。

【図２０】従来の半導体レーザチップにおいて電流狭窄
されるホールの動きを示す模式図である。

【図２１】従来の半導体レーザチップにおいて電流狭窄
される電子の動きを示す模式図である。

【符号の説明】

１…半導体レーザアレイ素子（半導体レーザチップ）、
２…半導体基板、３…第１導電型のクラッド層、４…活
性層、５…第２導電型のクラッド層、７…第１導電型の
ブロック層、８…第１導電型のキャップ層、９，１０…
電極、１１…正孔（ホール）、１２…電子、２０…半導
体レーザアレイ素子（半導体レーザアレイチップ）、２
１…アイソレーション溝（絶縁分離溝）２２…レーザダ
イオード、２３…電極分離溝、２４…メサ部、２５…ア
ノード電極、２６…電極導出部、２７…カソード電極、
２９…絶縁膜、３０…半導体基板（Ｎ−ＧａＡｓ基
板）、３１…逆導電型の半導体層（Ｐ−ＧａＡｓ層）、
３２…Ｎ−ＧａＡｓバッファー層、３３…Ｎ−ＧａＡｌ
Ａｓクラッド層、３４…Ｎ−ＧａＡｓコンタクト層、４
０…活性層（ＭＱＷ活性層）、４１…Ｐ−ＧａＡｌＡｓ
クラッド層、４２…リッジ、４３…Ｎ−ＧａＡｓブロッ
ク層、４４…Ｐ−ＧａＡｓキャップ層、５０〜５２…マ
スク、６０…半導体レーザアレイ装置、６１…パッケー
ジ本体、６２…蓋体、６３…ヒートシンク、６４…サブ
マウント、６５…配線、６６…半田層、６７…ワイヤボ
ンディング部、６８…メタライズ層、７０…受光素子、
７１…外部電極端子（リード）、７２…絶縁体、７３…
ワイヤ、７５…レーザビーム（レーザ光）、７６…光透
過窓、７７…透明ガラス板、８０…ポリゴンミラー、８
１…ｆθレンズ、８２…感光ドラム、８５…コンタクト
ホール、８６…孔、８７…導電層、８８…裏面電極。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板に複数のレーザダイオードが
   並列にモノリシックに設けられた半導体レーザアレイ素
   子であって、前記半導体基板の一面側には前記各レーザ
   ダイオードの全てのアノード電極およびカソード電極が
   設けられていることを特徴とする半導体レーザアレイ素
   子。
2. 【請求項２】 半導体基板に複数のレーザダイオードが
   並列にモノリシックに設けられた半導体レーザアレイ素
   子であって、前記半導体基板の一面側には前記各レーザ
   ダイオードの全てのアノード電極およびカソード電極が
   設けられているとともに、前記半導体基板の他面側には
   前記半導体基板の一面側に設けられた少なくとも一つの
   電極に接続部を介して電気的に接続される電極が設けら
   れていることを特徴とする半導体レーザアレイ素子。
3. 【請求項３】 前記各レーザダイオードは前記半導体基
   板の一面側に設けられた多層の半導体層部分に形成され
   ているとともに、各レーザダイオードはレーザダイオー
   ドを構成する最下層の前記半導体層の下に形成された絶
   縁手段と、前記半導体基板の一面に設けられ前記絶縁手
   段に到達するアイソレーション溝によって電気的に独立
   していることを特徴とする請求項１または請求項２に記
   載の半導体レーザアレイ素子。
4. 【請求項４】 前記半導体基板と前記最下層の半導体層
   との間に逆導電型の半導体層を介在させかつこれら３層
   によってＮＰＮ構造またはＰＮＰ構造として前記絶縁手
   段を構成し、または前記半導体基板を半絶縁性半導体基
   板としかつこの半導体基板上に最下層の前記半導体層を
   配置して前記絶縁手段を構成することを特徴とする請求
   項３に記載の半導体レーザアレイ素子。
5. 【請求項５】 前記レーザダイオードのアノード電極ま
   たはカソード電極のうちの一方の電極は前記半導体基板
   の一面側に設けられた導電層を介して他のレーザダイオ
   ードの同極の電極に電気的に接続されていることを特徴
   とする請求項１乃至請求項４のいずれか１項に記載の半
   導体レーザアレイ素子。
6. 【請求項６】 前記レーザダイオードはＮ導電型のブロ
   ック層で正孔の流れ域を規定する電流狭窄構造になって
   いることを特徴とする請求項１乃至請求項５のいずれか
   １項に記載の半導体レーザアレイ素子。
7. 【請求項７】 パッケージ本体およびレーザ光を透過さ
   せる光透過窓を有する蓋体とからなるパッケージと、前
   記パッケージ本体に固定されかつ複数のレーザ光を出射
   する半導体レーザアレイ素子と、前記パッケージ本体に
   取り付けられかつ前記パッケージの内外に亘って延在す
   る複数の外部電極端子と、前記半導体レーザアレイ素子
   の各電極と前記外部電極端子を接続する接続手段とを有
   する半導体レーザアレイ装置であって、前記半導体レー
   ザアレイ素子は前記請求項１乃至請求項６のいずれか１
   項に記載の構成になっていることを特徴とする半導体レ
   ーザアレイ装置。