JPH11266002A - 集積ｃｍｏｓアクティブピクセルデジタルカメラ - Google Patents

集積ｃｍｏｓアクティブピクセルデジタルカメラ

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JPH11266002A
JPH11266002A JP11013286A JP1328699A JPH11266002A JP H11266002 A JPH11266002 A JP H11266002A JP 11013286 A JP11013286 A JP 11013286A JP 1328699 A JP1328699 A JP 1328699A JP H11266002 A JPH11266002 A JP H11266002A
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pixel
timing
column
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ピー リー ポール
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シュエング リー テー
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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Abstract

(57)【要約】 【課題】 十分な大規模集積度を提供するＣＭＯＳに基
づく撮像器を実現する。 【解決手段】 イメージセンサ１０は複数の行及び複数
の列を有数するピクセルアレイ１２を含んでいる。ピク
セルアレイ１２は、タイミング／コントロールロジック
６０に接続される列アドレシング１４と行アドレシング
１６とでアドレス指定されるピクセルのデータが読み出
される。タイミング／ロジックコントロール６０は、外
部計算手段により制御されるシリアルインターフェース
及びコントロール５０で制御され、様々なモードでピク
セルアレイ１２よりデータを読み出す。これらは、すべ
て同一のシリコン基板上に形成されており、大規模集積
化が可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳに基づく
イメージセンサに関し、特に、ＣＭＯＳアクティブピク
セルセンサに基づくオンチップのカメラ設計に関する。
【０００２】
【従来の技術】数多くの従来技術の固体撮像装置があ
る。最も一般的であるのが、電荷結合型装置（ＣＣＤ）
に基づいたセンサである。従来技術の中のＣＣＤセンサ
は、現在のＣＭＯＳ装置で実施されているように大規模
集積化（ＶＬＳＩ）がされておらず、これらのＣＣＤセ
ンサを使用しているカメラの製作にあたって、タイミン
グ、コントロール、及びクロック駆動回路を提供する別
個の集積回路を必要としている。
【０００３】加えて、従来技術では、固体撮像器を形成
するためにＣＭＯＳ技術を使用したイメージセンシング
装置が数多く存在している。これらの従来技術の装置の
中には、アナログ・デジタルコンバータをイメージセン
サと同じチップ上に集積することが教示されている。こ
のタイプのＣＭＯＳイメージセンサは、ジャンセンらに
よって、Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒ
ｃｕｉｔｓ ａｎｄＳｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎ
ｇ ４（１９９３）の第３７〜４９頁における「８ビッ
トデジタル出力を有するアドレス可能な２５６×２５６
フォトダイオードセンサ（Ａｎ Ａｄｄｒｅｓｓａｂｌ
ｅ ２５６ｘ２５６ Ｐｈｏｔｏｄｉｏｄｅ Ｓｅｎｓ
ｏｒ Ａｒｒａｙ Ｗｉｔｈ Ａｎ ８−Ｂｉｔ Ｄｉ
ｇｉｔａｌ Ｏｕｔｐｕｔ）」というタイトルの論文に
記載されている。他の従来技術の装置は、ニクソンらに
よって、１９９６ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃ
ｏｎｆｅｒｅｎｃｅ Ｄｉｇｅｓｔ ｏｆ Ｐａｐｅｒ
ｓ， ｐｐ．１７８−１７９における「２５６×２５６
ＣＭＯＳアクティブピクセルセンサカメラオンチップ
（２５６ｘ２５６ＣＭＯＳ Ａｃｔｉｖｅ Ｐｉｘｅｌ
Ｓｅｎｓｏｒ Ｃａｍｅｒａ−ｏｎ−ａ−Ｃｈｉ
ｐ）」に述べられているようなチップ上に集積されたタ
イミング生成部を有している。
【０００４】
【発明が解決しようとする課題】しかし、従来のＣＭＯ
Ｓ装置では大規模集積化はなされていなかった。
【０００５】また、従来技術は、イメージセンシング装
置を制御できる外部デジタルインターフェースを可能に
する調整された設計についても、何も言及していない。
【０００６】以上の議論より、当該技術では、固体撮像
装置を制御できるタイミング、コントロール、及びクロ
ック回路とデジタルインターフェースとを提供できるほ
どに十分な大規模集積度を提供する、ＣＭＯＳに基づく
撮像器に対する必要性がいまだに残っている。
【０００７】
【課題を解決するための手段】本発明は、相補型金属酸
化物半導体（ＣＭＯＳ）技術を使用しているアクティブ
ピクセルセンサ（ＡＰＳ）を用いて製造されたデジタル
カメラオンチップのアーキテクチャを提供することによ
って、従来技術における上記の問題点を解決する。
【０００８】アーキテクチャ設計の構成要素は、ＡＰＳ
を動作するために必要とされる機能的なブロックとそれ
らの各々の配線とを備えており、好適な実施形態では、
光検出器素子としてピン・フォトダイオードを使用して
いる。ＣＭＯＳ技術の使用は、光検出素子アレイを有す
る単一チップ上へのタイミング、コントロール、及びア
ナログ・デジタル変換の集積とデジタルインターフェー
スの組み込みとを可能にする。
【０００９】本発明によって教示される大規模集積化
は、電子ズームやウインドウ能力のような特徴を可能に
する。提供される特徴は、デジタルインターフェース内
のロジックによって制御されることができる。フリー動
作モード（デフォルトの動作モード）では、ウインドウ
／ズームロジックから独立しているため、デジタルイン
ターフェースからの制御信号を必要とせずに、フル解像
度イメージを提供する。光計測モードでは、ピクセルグ
ループを選択して、露光制御のような適切なパラメータ
を決定することを許容する。この露光は、電子シャッタ
の適切なタイミングによって行われる。様々なスリープ
モードが、可変段階のパワーの節約を提供する。
【００１０】このＣＭＯＳ ＡＰＳのアーキテクチャ
は、後述する接続されたブロックのｘ−ｙアドレス指定
可能なピクセルアレイタイミング生成部と外部インター
フェースコントロールロジックと、プログラム可能なア
ナログ・デジタルコンバータ（ＡＤＣ）と、関連する信
号処理回路と、を備えている。
【００１１】これら特徴及び他の特徴は、複数のＣＭＯ
Ｓ回路がその上に形成されているシリコン基板と、該基
板内に形成された、複数の列と複数の行とを有するピク
セルアレイと、該基板内に形成されたタイミングコント
ロールロジックブロックと、該基板内に形成され、該ピ
クセルアレイと該タイミング制御回路とに各々動作可能
に接続されている、該ピクセルアレイの中の各列にアド
レスラインを提供する列バスを有する列アドレシング回
路と、該基板内に形成された行アドレシング回路と、該
基板内に形成されたピクセルタイミング回路と、該基板
内に含まれている信号処理回路と、該センサ装置に対す
るアドレス及び制御信号を生成するために該センサによ
って使用されるコマンドを与える外部計算手段に結合さ
れた、該タイミングコントロールロジックと該ピクセル
タイミング回路と該列アドレシング回路と該行アドレシ
ング回路とに動作可能に結合されている、インターフェ
ース回路と、を有するイメージセンサ装置を備えたＣＭ
ＯＳに基づくイメージセンサによって提供される。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）を、図面に従って説明する。
【００１３】タイミング、コントロール、及びアナログ
・デジタル変換の機能と、単一チップ上へのデジタルイ
ンターフェースの組み込みとを集積する相補型金属酸化
物半導体（ＣＭＯＳ）技術を使用するアクティブピクセ
ルセンサ（ＡＰＳ）を用いて、デジタルカメラオンチッ
プが構成できることが見い出された。
【００１４】図１を参照すると、センサ１０として一般
的に参照されるアーキテクチャ設計の構成要素は、ＡＰ
Ｓピクセルアレイ１２を動作するために必要とされる機
能的なブロックとそれらの各々の配線とを備えている。
加えて、センサ１０のアーキテクチャは、単一のＣＭＯ
Ｓチップ上に、タイミング、コントロール、クロック、
及びアナログ・デジタル変換を提供する。図１に示され
る本発明は、ハードウェア記述言語或いは図的入力のよ
うな様々な設計規則の何れかによって実行されるブロッ
ク図を表している。好ましくは、適切なパワー消費を与
えるためＣＭＯＳにて実行されるであろう。マイクロプ
ログラムに基づく実行或いはステートマシンに基づく実
行の何れかを行うためにその後に使用される設計仕様を
通じて、シリコンで実行することができる。好適な実施
形態は、ＶＨＳＩＣハードウェア記述言語（ＶＨＤＬ）
にて記述されたステートマシンを使用して、シリコン内
に配置される。ＶＨＤＬは、電子設計オートメーション
の形式で使用される。
【００１５】図１に示されるように、ピクセルアレイ１
２は、ｘ−ｙアドレス指定可能な形態のピクセルの２次
元アレイ１２である。６４０×４８０ピクセルの標準Ｖ
ＧＡ解像度のような、アレイ１２の様々な解像度が可能
である。好適な実施形態の各ピクセルは、典型的には、
光検出器（好適な実施形態ではピン光ダイオードであ
る）、転送ゲート、リセットゲート、列選択ゲート、及
びソースフォロワ増幅器を備えている。
【００１６】アレイ１２は、入射光を光電子に変換す
る。光電子は、カメラレンズ（図示せず）を通ってアレ
イ１２にフォーカスした入射イメージの変形である蓄積
された電荷として、アレイ１２の中の各々の光検出器の
内部に存在する。各ピクセルはセンサ１０の上に集積さ
れている列アドレシング回路１４及び行アドレシング回
路１６によって選択されて、蓄積された電荷を出力す
る。イメージは、共通の列バスをアクティブ状態に設定
する列バス１５の上に、選択された列に対するアドレス
を列セレクト１４が供給することによって、読み出され
る。
【００１７】シリアルインターフェース及びコントロー
ル５０は、外部のマイクロコントローラ或いは他のコン
ピュータプログラム手段に、オペレータ或いは他の自動
化されたアルゴリズムに基づくカメラオンチップに対す
る設定を実施させる。これらの設定の中には、露光条件
を設定するための光強度（光量）測定のような特定のモ
ードにおけるカメラチップの操作がある。任意のプログ
ラムが実行される前に所定の方法で実行される、撮像器
チップのデフォルトのパワーアップモードも存在する。
例えば、初めてパワーが印加されると、チップは、室内
光条件に一致する露光タイミングにて、フル解像度モー
ドで動作する。このデフォルトモードは、所望の各アプ
リケーションについて、適切に設定される。
【００１８】シリアルインターフェース及びコントロー
ルロジック５０は、タイミング／コントロールロジック
６０によって生成されるｘ−ｙアドレシング、リセッ
ト、サンプル、転送、及び他の信号の様なシーケンス信
号の生成において使用されるコントロールを供給する。
シリアルインターフェース及びコントロールロジック５
０からの１セットのコマンドは、タイミング／コントロ
ールロジック６０の内部の適切な制御レジスタにロード
されて、ピクセルアレイの集積及び読み出しに対する異
なったタイミングモードを実行する。センサ１０の読み
出しは、フル解像度（全ピクセル）、ｘ−ｙでウインド
ウされたピクセル、或いはサブサンプリング（１列お
き）等として、プログラムされることができる。タイミ
ング／コントロールロジック６０は、センサ１０の読み
出し動作に対する制御信号を供給する。
【００１９】本発明は、アナログデジタルコンバータ
（ＡＤＣ）がＣＭＯＳセンサ１０に含まれることを想定
している。また、センサ１０の外にＡＤＣを置くことも
想定している。これは、各設計の効果と不利益とのトレ
ードオフに基づいて行われる、単純な設計上の選択事項
である。何れの場合でも、ＡＤＣがピクセルの読み出し
に関連して配置されて、デジタルビット出力が意味をな
し、且つアーティファクトが最小化されることを確実に
することが、重要である。
【００２０】タイミング／コントロールロジック６０
は、（１）各列がフル解像度モードで読み出されるとき
に、列アドレシング及びピクセルタイミングバス１４に
アドレスを供給し、（２）典型的にはビデオ会議にて使
用されるサブサンプリングモードにて使用されるよう
に、１列おき或いは４列おきのようにして列のサブセッ
トが読み出されるときに、列アドレシング及びピクセル
タイミングバス１４にアドレスを供給し、（３）ピクセ
ルのサブ領域をアドレス指定するために必要とされるウ
インドウ能力を提供する。タイミング／コントロールロ
ジック６０は、電子シャッターモードコントロールも制
御するが、これには、（１）フレームレートに対するピ
クセルのリセット、（２）各フレームに対する集積モー
ドの制御、（３）光感度レベル及び電子シャッターを制
御する光計測モードが含まれ、この光計測モードには、
蛍光のうなり（すなわち６０Ｈｚ）のセンシング、及び
ＥＳＳ＝ｎ／（２×ラインレート）秒なる関係を満たす
電子シャッタの対応した制御も含まれる。ここで、ＥＳ
Ｓは電子シャッタスピードであり、ｎはラインレートの
潜在的には任意の係数であって、好適な実施形態では６
０Ｈｚである。
【００２１】センサ１０は、一般には以下のように動作
する。所定の時間に、共通の列バスの中のバスラインに
よって、その列の全ピクセルに転送信号を与えて、収集
された光電子をその列の中のフォトダイオードの各々か
ら各ピクセルに対するセンシングノードに移動させる。
各ピクセルのセンシングノードは、ソースフォロワ増幅
器の入力に接続されており、これは、アクティブピクセ
ルセンサの技術では典型的である。列バスはまた、リセ
ット信号をピクセルに与えて、光ダイオード及び／或い
はセンシングノードをプリセットバイアスリセット電圧
に接続する。
【００２２】２重相関サンプリング手法もまた使用可能
であって、第一のリセットでセンシングノードのリセッ
トレベルを出力し、その後に、光電子の転送前にソース
フォロワ出力を読み出す。別の出力サンプルが、光電子
がフォトダイオードから転送された後に、取り出され
る。２つのサンプル信号の間の差は、ピクセルに入射し
た光によって生成された光電子量の本当の値を示す。
【００２３】行信号処理及びＡＤＣ１８は、各ピクセル
のリセット及び信号レベルのキャパシタ内への一時的な
蓄積を可能にする。これらの信号は、その後にＡＤＣ信
号によって使用されて、信号レベルの差がデジタル値に
変換される。使用される特定のＡＤＣ回路の速度に依存
して、デジタル値が、カメラオンチップの外部にリアル
タイムレートで伝達されて、イメージディスプレイ或い
はフレームメモリによる動きの捕捉を更新する。付加的
には、ローカルなオンチップの一時的デジタルメモリが
使用され、データをバッファしてもよい。このＡＤＣ回
路は、外部の装置によって必要とされるピクセルの数
（ピクセルの全数とフレームレートとの積）をリアルタ
イムで変換する単一の高速ユニットであっても良い。或
いは、各行毎にまたは各ｎ行毎に、より遅いＡＤＣを使
用して列毎に並列に全アナログピクセル値を変換しても
良い。
【００２４】図２は、デジタルカメラを実現するために
使用される様々な装置を示す、典型的な従来技術のＣＣ
Ｄに基づくシステムを描いている。マイクロコントロー
ラ７２は、システムに基本的な制御信号を供給する。典
型的にはＡＳＩＣ装置であるタイミング／コントロール
ロジック７４は、クロックドライバ７７によって必要と
されるタイミング信号を生成し、クロックドライバ７７
は、これらの信号をＣＣＤ７６の制御に必要な適切なレ
ベルに変換する。マイクロコントローラ７２は、使用さ
れる撮像モードに対して適切なシーケンスをプログラム
する。相関２重サンプリング（ＣＤＳ）７８は、ＣＣＤ
７６上に入射する光に関連した信号の真の値を生成す
る。信号の真の値は、その後にアナログ・デジタルコン
バータ７９によってデジタル信号に変換される。
【００２５】図３は、図２に示されるシステムに対して
数多くの効果を有する、本発明によって実現されるシス
テムを描いている。図２に示される機能的ブロックの大
半は、図３の単一のシリコンカメラオンチップシステム
１０に組み込まれているが、マイクロコントローラ８１
とＡＳＩＣ８２とは例外である。マイクロコントローラ
８１及びＡＳＩＣ８２は、コントローラと共に埋め込ま
れたより大きなＡＳＩＣ装置８０の中に組み合わせられ
ることが、当業者によって理解されるであろう。ＡＳＩ
Ｃ８２は、カメラオンチップシステム１０のシリアルイ
ンターフェース及びコントロールロジック８９に対する
インターフェースを提供する。好適な実施形態では、Ａ
ＳＩＣ８２は、カメラオンチップシステム１０から出力
されたデジタルデータのデジタル処理を行う。ＡＳＩＣ
８２はハードウェア指向の処理が提供されるので、イメ
ージデータをより高速にデータ処理する。ＡＳＩＣ８２
及びコントローラ８１は、カメラオンチップシステム１
０の一部として形成されることも可能である。また、
（アナログデジタルコンバータ）ＡＤＣ８６からのデー
タをバッファリングするデータメモリ８５が含まれてい
ても良い。
【００２６】ここで図４を参照すると、ピクセルアレイ
１０２を描く本発明の実施形態の簡略化されたブロック
図が、４列６行のピクセルアレイを備えるように示され
ている。図４の内容は意図的に簡略化されており、本発
明の好適な実施形態は、６４０×４８０のイメージセン
シング装置である。図４を参照すると、アドレシング回
路１１４が、列及び行の双方の選択のためのアドレシン
グ回路を含む。以下の議論は、カウンタ方式である列ア
ドレスのデコード（図４の場合には２ビットのカウンタ
に過ぎない）を詳細に説明するものであり、行アドレス
のデコードは、同様に達成されるがインクリメントの仕
方が異なる。列アドレシング部は、動作信号と共にタイ
ミング及び制御信号（転送、リセットイネーブル、及び
セレクトなど）を、アドレス指定された特定の列に供給
する。このアドレシング回路は、ＮＡＮＤゲートのよう
なロジックゲートを使用して構築されることができ、或
いは、各列を順次アドレスするシフトレジスタとして構
築されることもできる。
【００２７】行毎の信号処理のシーケンスと同様に、タ
イミング／コントロールロジック１５０によって生成さ
れる制御信号は、列及び行アドレシング１１４を制御す
る。タイミング／コントロールロジック１５０は、図３
に示されたマイクロコントローラによって、センサチッ
プ１０とのインターフェースとなる通信ポートを介して
（図３に示される）シリアルインターフェース及びコン
トロール５０を通過してくるコマンドを使用して、プロ
グラムされる。アドレス指定されると、ピクセル列は、
そこに蓄えられていた光電子を、信号のノイズを低減す
る相関２重サンプリング（ＣＤＳ）１１６回路にストロ
ーブする。図４には、ピクセルアレイから相関２重サン
プリング（ＣＤＳ）１１６回路を介して読み出された信
号を検出する行ＡＤＣ１１８が示されている。信号はそ
の後に、行ＡＤＣ１１８によってデジタルワードに変換
される。行ＡＤＣ１１８は、この変換を、単一の行にお
いて或いは行セットに対して実行できる。好適な実施形
態は、速度を考慮して８ビットのアナログ・デジタル変
換を使用する。ＡＤＣは、ＡＤＣ設計技術で良く知られ
ている連続近似手法を使用して構成することができる。
行毎（或いは行セット毎）の配列は、ピクセル信号の並
列変換を可能にして、ＡＤＣの変換速度をライン走査時
間まで低減する。
【００２８】行ＣＤＳ１１６及び行ＡＤＣ１１８によっ
て必要とされるタイミング信号は、タイミング／コント
ロールロジック１５０によって生成される。例えば、行
ＣＤＳ１１６は、ピクセルアレイからの全列のピクセル
で転送ゲートが活性化される前に、リセットサンプルを
実行する。この後に、ダイオードから各ピクセルのセン
シングノードへの転送後の信号サンプリングが行われ
る。
【００２９】ここで図５を参照すると、図４に示すもの
と同様の本発明の実施形態が示されており、従って、同
一の回路は同じ参照番号を有している。しかし、図５で
は、アドレス指定された列の各ピクセルからの信号は信
号マルチプレクサ１２６に供給され、そこで多重化され
て、デジタルワードへの変換のために単一の或いは複数
の高速ＡＤＣ１２８に伝送される。図５に示される例で
は、高速ＡＤＣ１２８を実現するために使用される実際
のアナログ・デジタルコンバータの数は小さく（例えば
単一のＡＤＣか、或いは、恐らくは複数のＡＤＣ）、変
換レートは、ここでは、通常のピクセルデータレートを
ＡＤＣの数で割ったものである。
【００３０】本発明によって教示される大規模集積化
は、電子ズームやウインドウ能力のような特徴を可能に
する。提供される特徴は、デジタルインターフェースの
中のロジックによって制御される。フリー動作モード
（デフォルトの動作モード）では、ウインドウ／ズーム
ロジックから独立しているので、デジタルインターフェ
ースからの制御信号を必要とせずに、フル解像度イメー
ジを提供する。光計測モードでは、ピクセルグループを
選択して、露光制御のような適切なパラメータを決定す
ることを許容する。様々なスリーパーモードが、可変段
階のパワーの節約を提供する。
【００３１】撮像器アレイは、（バイエルチェス盤のよ
うな）所定の方法でモザイクパターンにされたカラーフ
ィルタアレイ（ＣＦＡ）を加えることによって、色に対
する感受性を持たせることができて、撮像される光景を
カラー化する。
【００３２】アーキテクチャは、完全なカメラオンチッ
プを実現する。電子制御要素及び信号回路の全てが、単
一のシリコン片の上に集積化される。これは、カメラ設
計者が、チップでイメージを捕捉するために必要な詳細
なタイミングより、（ヒューマンインターフェースのよ
うな）特徴に集中できるような方法で、カメラシステム
の設計を簡単にする。
【００３３】また、集積化されたチップは低消費電力で
あり、低消費電力であることは持ち運び可能なアプリケ
ーションでは重要な考慮事項である。
【００３４】本発明が、ある好適な実施形態を特に参照
して詳細に説明されてきたが、変更及び改変が本発明の
精神と範囲との中で成し得ることが理解されるであろ
う。
【図面の簡単な説明】
【図１】 本発明によって実現される集積されたＣＭＯ
Ｓイメージセンサの機能的ブロック図である。
【図２】 従来技術のＣＣＤカメラの機能的ブロック図
である。
【図３】 図２に示す図と同様の機能を有する、本発明
によって実現されるチップセンサ上のカメラを使用して
いるカメラのブロック図である。
【図４】 ピクセルアレイ中のピクセルをアドレス指定
し且つ読み出す、本発明のブロック図である。
【図５】 アドレシンング、多重化、及びアナログデジ
タルコンバータへのピクセルの伝送を示されたブロック
図である。
【符号の説明】
１０ センサ、１２ ピクセルアレイ、１４ 列アドレ
シング及びピクセルタイミング機能、１５ 列バス、１
６ 行アドレシング、１８ 信号処理、５０シリアルイ
ンターフェース及びコントロール、６０，７４，１５０
タイミング／コントロールロジック、７２ マイクロ
コントローラ、７６ ＣＣＤ、７７クロックドライバ、
７８ ＣＤＳ、７９ アナログ・デジタルコンバータ
（ＡＤＣ）、８０ ＡＳＩＣ装置、８１ マイクロコン
トローラ、８５ データメモリ、１０２ ピクセルアレ
イ、１１４ アドレシング回路、１１６ 行ＣＤＳ、１
１８ 行ＡＤＣ、１２６ 信号マルチプレクサ、１２８
高速ＡＤＣ。
フロントページの続き (72)発明者 ロバート ミカエル ガイダッシュ アメリカ合衆国 ニューヨーク州 ラッシ ュ サンダー リッジ ドライブ 55 (72)発明者 テー シュエング リー アメリカ合衆国 ニューヨーク州 ウェブ スター ハイタワー ウェイ 760

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 イメージセンサ装置であって、 複数のＣＭＯＳ回路がその上に形成されているシリコン
    基板と、 前記基板内に形成された、複数の列と複数の行とを有す
    るピクセルアレイと、 前記基板内に形成されたタイミングコントロールロジッ
    クブロックと、 前記基板内に形成され、前記ピクセルアレイと前記タイ
    ミングコントロールロジックブロックとに各々動作可能
    に接続されている列アドレシング回路であって、前記ピ
    クセルアレイの中の各列にアドレスラインを提供する列
    バスを有する列アドレシング回路と、 前記基板内に形成された行アドレシング回路と、 前記基板内に形成されたピクセルタイミング回路と、 前記基板内に含まれている信号処理回路と、 前記センサ装置に対するアドレス信号及び制御信号を生
    成するために前記センサ装置によって使用されるコマン
    ドを与える外部計算手段に結合されたインターフェース
    回路であって、前記タイミングコントロールロジックと
    前記ピクセルタイミング回路と前記列アドレシング回路
    と前記行アドレシング回路とに動作可能に結合されてい
    るインターフェース回路と、を備えることを特徴とする
    イメージセンサ装置。
  2. 【請求項２】 半導体イメージセンシング装置であっ
    て、 半導体基板の上に形成された複数のピクセルを含む撮像
    アレイと、 前記基板の上に形成されたシリアル通信インターフェー
    スを介してプログラム可能であり、前記基板の上に形成
    されたタイミングコントロールブロックと、 前記基板の上に形成され、前記ピクセル値をアドレス指
    定して読み出すために必要な信号を生成する生成手段
    と、 前記基板の上に形成され、前記ピクセル値を処理してデ
    ジタルワードを形成する形成手段と、 前記デジタルワードを外部装置に伝送する伝送手段と、
    を備えることを特徴とする半導体イメージセンシング装
    置。
  3. 【請求項３】 前記センシング装置内に埋め込まれたマ
    イクロコントローラを更に備えており、前記マイクロコ
    ントローラが、ユーザ入力のためのインターフェース手
    段を更に備えていることを特徴とする請求項２に記載の
    半導体イメージングセンシング装置。
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