JPH11265164A - Ａｃ型ｐｄｐの駆動方法 - Google Patents
Ａｃ型ｐｄｐの駆動方法Info
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- JPH11265164A JPH11265164A JP10068216A JP6821698A JPH11265164A JP H11265164 A JPH11265164 A JP H11265164A JP 10068216 A JP10068216 A JP 10068216A JP 6821698 A JP6821698 A JP 6821698A JP H11265164 A JPH11265164 A JP H11265164A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- peak value
- addressing
- reset pulse
- wall voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Control Of Gas Discharge Display Tubes (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】画面全体を一様に無帯電状態に近づけ、アドレ
ッシングの信頼性を高めることを目的とする。 【解決手段】表示内容に応じた帯電分布を形成するアド
レッシングに先立って、自己消去放電を生じさせて全面
消去を行うために、放電開始電圧Ｖｆを越える波高値Ｖ
ｒのリセットパルスＰｒを全てのセルに共通に印加する
ＡＣ型ＰＤＰの駆動方法において、リセットパルスＰｒ
の印加に続けて、波高値Ｖｒｓが放電開始電圧Ｖｆより
低く極性が残留電荷による壁電圧と同一である１以上の
補助リセットパルスＰｒｓを印加し、その後にアドレッ
シングを行うようにする。
ッシングの信頼性を高めることを目的とする。 【解決手段】表示内容に応じた帯電分布を形成するアド
レッシングに先立って、自己消去放電を生じさせて全面
消去を行うために、放電開始電圧Ｖｆを越える波高値Ｖ
ｒのリセットパルスＰｒを全てのセルに共通に印加する
ＡＣ型ＰＤＰの駆動方法において、リセットパルスＰｒ
の印加に続けて、波高値Ｖｒｓが放電開始電圧Ｖｆより
低く極性が残留電荷による壁電圧と同一である１以上の
補助リセットパルスＰｒｓを印加し、その後にアドレッ
シングを行うようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＣ型プラズマデ
ィスプレイパネル（Plasma Display Panel：ＰＤＰ）の
駆動方法に関する。
ィスプレイパネル（Plasma Display Panel：ＰＤＰ）の
駆動方法に関する。
【０００２】ＰＤＰは、カラー表示の実用化を機に大画
面のテレビジョン表示デバイスとして普及しつつある。
そして、用途が拡がるにつれて、駆動の信頼性に対する
要求が厳しくなっている。
面のテレビジョン表示デバイスとして普及しつつある。
そして、用途が拡がるにつれて、駆動の信頼性に対する
要求が厳しくなっている。
【０００３】ＡＣ型ＰＤＰは、電極を誘電体で被覆する
ことにより構造的にメモリ機能を有するように構成され
ている。ＡＣ型ＰＤＰによる表示に際しては、点灯（発
光）すべきセルのみが帯電した状態を形成するライン順
次のアドレッシングを行い、その後に全てのセルに対し
て一斉に交番極性の点灯維持電圧Ｖｓを印加する。点灯
維持電圧Ｖｓは（１）式を満たす。
ことにより構造的にメモリ機能を有するように構成され
ている。ＡＣ型ＰＤＰによる表示に際しては、点灯（発
光）すべきセルのみが帯電した状態を形成するライン順
次のアドレッシングを行い、その後に全てのセルに対し
て一斉に交番極性の点灯維持電圧Ｖｓを印加する。点灯
維持電圧Ｖｓは（１）式を満たす。
【０００４】Ｖｆ−Ｖｗ＜Ｖｓ＜Ｖｆ …（１） Ｖｆ：放電開始電圧 Ｖｗ：壁電圧 壁電荷の存在するセルでは、壁電圧Ｖｗが点灯維持電圧
Ｖｓに重畳するので、セルに加わるセル電圧（実効電圧
ともいう）Ｖｃが放電開始電圧Ｖｆを越えて放電が生じ
る。点灯維持電圧Ｖｓの印加周期を短くすれば、見かけ
の上で連続的な点灯状態が得られる。
Ｖｓに重畳するので、セルに加わるセル電圧（実効電圧
ともいう）Ｖｃが放電開始電圧Ｖｆを越えて放電が生じ
る。点灯維持電圧Ｖｓの印加周期を短くすれば、見かけ
の上で連続的な点灯状態が得られる。
【０００５】
【従来の技術】上述のように壁電荷を利用して点灯状態
を維持するＡＣ型ＰＤＰによる時系列の画像（フレーム
又はそれを分割したサブフレーム）の表示に際しては、
ある画像の点灯維持の終了から次の画像のアドレッシン
グまでの期間に、表示の乱れを防止するために画面全体
の帯電状態を均一化する初期化（リセット処理）を行う
必要がある。
を維持するＡＣ型ＰＤＰによる時系列の画像（フレーム
又はそれを分割したサブフレーム）の表示に際しては、
ある画像の点灯維持の終了から次の画像のアドレッシン
グまでの期間に、表示の乱れを防止するために画面全体
の帯電状態を均一化する初期化（リセット処理）を行う
必要がある。
【０００６】従来では、波高値が放電開始電圧より十分
に高いリセットパルスを印加し、それによって無帯電状
態を形成する初期化が行われていた。リセットパルスを
印加すると、そのパルスの立上がりで強い放電が起こ
り、点灯維持のときよりも大量の壁電荷が生じる。リセ
ットパルスが立下がると、壁電圧がそのままセル電圧と
なって自己放電が起こり、壁電荷が消失する。
に高いリセットパルスを印加し、それによって無帯電状
態を形成する初期化が行われていた。リセットパルスを
印加すると、そのパルスの立上がりで強い放電が起こ
り、点灯維持のときよりも大量の壁電荷が生じる。リセ
ットパルスが立下がると、壁電圧がそのままセル電圧と
なって自己放電が起こり、壁電荷が消失する。
【０００７】
【発明が解決しようとする課題】しかし、所定波高値の
リセットパルスを印加することによって、以前の最終の
点灯維持期間において点灯したセル（これを“前回点灯
セル”と呼称する）と他のセル（これを“前回非点灯セ
ル”と呼称する）とに係わらず放電が生じるものの、前
回点灯セルと前回非点灯セルとでは放電強度に差異があ
る。パルス印加時点の帯電状態が異なるからである。こ
のため、画面全体を均一に初期化することができないと
いう問題があった。この問題については公知文献「H.G.
Slottow ，“The Voltage Transfer Curve and Stabili
ty Criteria in the Theory of theAC Plasma Displa
y,"IEEE Trans.On Electron Devices, vol.ED-24,no.7
(1977)pp.848-852」に記載されている壁電圧伝達曲線を
用いて考察することができる。
リセットパルスを印加することによって、以前の最終の
点灯維持期間において点灯したセル（これを“前回点灯
セル”と呼称する）と他のセル（これを“前回非点灯セ
ル”と呼称する）とに係わらず放電が生じるものの、前
回点灯セルと前回非点灯セルとでは放電強度に差異があ
る。パルス印加時点の帯電状態が異なるからである。こ
のため、画面全体を均一に初期化することができないと
いう問題があった。この問題については公知文献「H.G.
Slottow ，“The Voltage Transfer Curve and Stabili
ty Criteria in the Theory of theAC Plasma Displa
y,"IEEE Trans.On Electron Devices, vol.ED-24,no.7
(1977)pp.848-852」に記載されている壁電圧伝達曲線を
用いて考察することができる。
【０００８】図４は壁電圧伝達特性を示すグラフであ
る。図中の曲線で示される壁電圧伝達特性とは、壁電荷
の再形成におけるセル電圧と壁電圧の変化量との関係で
あり、これによって、どのくらいのセル電圧が加われば
どのように壁電圧が推移するかを知ることができる。セ
ル電圧が低いときには壁電圧の変化量は僅かであり、セ
ル電圧がある程度以上であれば壁電圧は大きく変化す
る。さらにセル電圧が高ければ、壁電圧の変化量はセル
電圧に近い値になる。
る。図中の曲線で示される壁電圧伝達特性とは、壁電荷
の再形成におけるセル電圧と壁電圧の変化量との関係で
あり、これによって、どのくらいのセル電圧が加われば
どのように壁電圧が推移するかを知ることができる。セ
ル電圧が低いときには壁電圧の変化量は僅かであり、セ
ル電圧がある程度以上であれば壁電圧は大きく変化す
る。さらにセル電圧が高ければ、壁電圧の変化量はセル
電圧に近い値になる。
【０００９】図５は従来の駆動方法の問題点を示す図で
ある。図５（Ａ）及び（Ｂ）において、左側には初期化
過程の前後の印加電圧（実線）及び壁電圧（破線）の推
移が示されている。壁電圧については、理解の便宜のた
めに極性を反転させて描いてある。
ある。図５（Ａ）及び（Ｂ）において、左側には初期化
過程の前後の印加電圧（実線）及び壁電圧（破線）の推
移が示されている。壁電圧については、理解の便宜のた
めに極性を反転させて描いてある。
【００１０】図５（Ａ）のように、前回点灯セルの場合
には、リセットパルスＰｒを印加する時点で、点灯維持
の可能なレベルの壁電圧ａが生じている。波高値ｂのリ
セットパルスＰｒを印加すると、壁電圧ａと波高値ｂと
を合わせた電圧（ａ＋ｂ）がセル電圧となる。このセル
電圧は十分に高いので、図の右側の壁電圧伝達曲線が示
すとおり、セル電圧とほぼ等しい量だけ壁電圧が変化す
る。したがって、変化後の壁電圧ｂ’は波高値ｂに近い
値になる。リセットパルスＰｒが立下がると、壁電圧
ｂ’による自己放電が起こる。このときの壁電圧の変化
量ｃは壁電圧ｂ’より低いので、壁電圧ｂ’と変化量ｃ
との差分が残留壁電圧Ｖｗ１となる。ただし、残留壁電
圧Ｖｗ１の値は比較的に小さい。
には、リセットパルスＰｒを印加する時点で、点灯維持
の可能なレベルの壁電圧ａが生じている。波高値ｂのリ
セットパルスＰｒを印加すると、壁電圧ａと波高値ｂと
を合わせた電圧（ａ＋ｂ）がセル電圧となる。このセル
電圧は十分に高いので、図の右側の壁電圧伝達曲線が示
すとおり、セル電圧とほぼ等しい量だけ壁電圧が変化す
る。したがって、変化後の壁電圧ｂ’は波高値ｂに近い
値になる。リセットパルスＰｒが立下がると、壁電圧
ｂ’による自己放電が起こる。このときの壁電圧の変化
量ｃは壁電圧ｂ’より低いので、壁電圧ｂ’と変化量ｃ
との差分が残留壁電圧Ｖｗ１となる。ただし、残留壁電
圧Ｖｗ１の値は比較的に小さい。
【００１１】一方、図５（Ｂ）のように、前回非点灯セ
ルの場合には、リセットパルスＰｒを印加する時点で
は、壁電圧がほぼ零である。波高値ｂのリセットパルス
Ｐｒを印加すると、波高値ｂがセル電圧となる。このと
きの壁電圧の変化量ｄは波高値ｂより低く、上述の変化
量ｃと同程度である。リセットパルスＰｒが立下がる
と、壁電圧ｄによる自己放電が起こる。このときの壁電
圧の変化量ｅは壁電圧ｄより低く、壁電圧ｄと変化量ｅ
との差分が残留壁電圧Ｖｗ２となる。この残留壁電圧Ｖ
ｗ２は、前回点灯セルにおける残留壁電圧Ｖｗ１よりも
高い。
ルの場合には、リセットパルスＰｒを印加する時点で
は、壁電圧がほぼ零である。波高値ｂのリセットパルス
Ｐｒを印加すると、波高値ｂがセル電圧となる。このと
きの壁電圧の変化量ｄは波高値ｂより低く、上述の変化
量ｃと同程度である。リセットパルスＰｒが立下がる
と、壁電圧ｄによる自己放電が起こる。このときの壁電
圧の変化量ｅは壁電圧ｄより低く、壁電圧ｄと変化量ｅ
との差分が残留壁電圧Ｖｗ２となる。この残留壁電圧Ｖ
ｗ２は、前回点灯セルにおける残留壁電圧Ｖｗ１よりも
高い。
【００１２】このように前回点灯セルと前回非点灯セル
とで残留壁電圧Ｖｗ１，Ｖｗ２の値が異なると、アドレ
ッシングの印加電圧マージンが狭くなり、アドレス放電
不良の発生確率が大きくなる。リセットパルスＰｒの波
高値ｂを高くすれば、前回非点灯セルの残留壁電圧Ｖｗ
２を低くすることはできるが、駆動回路の耐圧などの制
約があるので、波高値ｂの増大によって十分に残留壁電
圧Ｖｗ２を低減することは難しい。
とで残留壁電圧Ｖｗ１，Ｖｗ２の値が異なると、アドレ
ッシングの印加電圧マージンが狭くなり、アドレス放電
不良の発生確率が大きくなる。リセットパルスＰｒの波
高値ｂを高くすれば、前回非点灯セルの残留壁電圧Ｖｗ
２を低くすることはできるが、駆動回路の耐圧などの制
約があるので、波高値ｂの増大によって十分に残留壁電
圧Ｖｗ２を低減することは難しい。
【００１３】本発明は、画面全体を一様に無帯電状態に
近づけ、アドレッシングの信頼性を高めることを目的と
している。
近づけ、アドレッシングの信頼性を高めることを目的と
している。
【００１４】
【課題を解決するための手段】本発明においては、自己
消去の後に１回以上の放電を生じさせて残留電荷を消失
させる。
消去の後に１回以上の放電を生じさせて残留電荷を消失
させる。
【００１５】請求項１の発明の方法は、表示内容に応じ
た帯電分布を形成するアドレッシングに先立って、自己
消去放電を生じさせて全面消去を行うために、放電開始
電圧を越える波高値のリセットパルスを全てのセルに共
通に印加するＡＣ型ＰＤＰの駆動方法であって、前記リ
セットパルスの印加に続けて、波高値が放電開始電圧よ
り低く極性が残留電荷による壁電圧と同一である１以上
の補助リセットパルスを印加し、その後にアドレッシン
グを行うものである。
た帯電分布を形成するアドレッシングに先立って、自己
消去放電を生じさせて全面消去を行うために、放電開始
電圧を越える波高値のリセットパルスを全てのセルに共
通に印加するＡＣ型ＰＤＰの駆動方法であって、前記リ
セットパルスの印加に続けて、波高値が放電開始電圧よ
り低く極性が残留電荷による壁電圧と同一である１以上
の補助リセットパルスを印加し、その後にアドレッシン
グを行うものである。
【００１６】請求項２の発明の駆動方法は、アドレッシ
ングに続けて、波高値が放電開始電圧より低く且つ前記
補助リセットパルスより高い点灯維持パルスを周期的に
全てのセルに共通に印加するものである。
ングに続けて、波高値が放電開始電圧より低く且つ前記
補助リセットパルスより高い点灯維持パルスを周期的に
全てのセルに共通に印加するものである。
【００１７】
【発明の実施の形態】図１は本発明に係るＰＤＰ１の内
部構造を示す分解斜視図である。例示のＰＤＰ１は３電
極面放電構造のＡＣ型カラーＰＤＰであり、一対の基板
構体１０，２０からなる。画面ＥＳを構成する各セル
（表示素子）において、主電極である一対のサステイン
電極Ｘ，Ｙと第３の電極であるアドレス電極Ａとが交差
する。サステイン電極Ｘ，Ｙは、前面側のガラス基板１
１の内面に配列されており、それぞれが透明導電膜４１
と金属膜４２とからなる。サステイン電極Ｘ，Ｙを被覆
するように厚さ３０〜５０μｍ程度の誘電体層１７が設
けられ、誘電体層１７の表面には保護膜１８としてＭｇ
Ｏが被着されている。
部構造を示す分解斜視図である。例示のＰＤＰ１は３電
極面放電構造のＡＣ型カラーＰＤＰであり、一対の基板
構体１０，２０からなる。画面ＥＳを構成する各セル
（表示素子）において、主電極である一対のサステイン
電極Ｘ，Ｙと第３の電極であるアドレス電極Ａとが交差
する。サステイン電極Ｘ，Ｙは、前面側のガラス基板１
１の内面に配列されており、それぞれが透明導電膜４１
と金属膜４２とからなる。サステイン電極Ｘ，Ｙを被覆
するように厚さ３０〜５０μｍ程度の誘電体層１７が設
けられ、誘電体層１７の表面には保護膜１８としてＭｇ
Ｏが被着されている。
【００１８】アドレス電極Ａは、背面側のガラス基板２
１の内面上に配列されており、厚さ１０μｍ程度の誘電
体層２４で覆われている。誘電体層２４の上に平面視直
線帯状の隔壁２９が等間隔に配置され、これら隔壁２９
によって放電ガス空間３０が行方向（画面の水平方向）
にセル毎に区画されている。
１の内面上に配列されており、厚さ１０μｍ程度の誘電
体層２４で覆われている。誘電体層２４の上に平面視直
線帯状の隔壁２９が等間隔に配置され、これら隔壁２９
によって放電ガス空間３０が行方向（画面の水平方向）
にセル毎に区画されている。
【００１９】カラー表示のためのＲ，Ｇ，Ｂの３色の蛍
光体層２８Ｒ，２８Ｇ，２８Ｂは、アドレス電極Ａの上
方及び隔壁２９の側面を含めて背面側の内面を覆うよう
に設けられている。表示の１ピクセルは行方向に並ぶ３
個のサブピクセルで構成され、列方向（画面の垂直方
向）に並ぶサブピクセルの発光色は同一である。隔壁２
９の配置パターンがストライプパターンであることか
ら、放電ガス空間３０のうちの各列に対応した部分は全
ての行に跨がって列方向に連続している。
光体層２８Ｒ，２８Ｇ，２８Ｂは、アドレス電極Ａの上
方及び隔壁２９の側面を含めて背面側の内面を覆うよう
に設けられている。表示の１ピクセルは行方向に並ぶ３
個のサブピクセルで構成され、列方向（画面の垂直方
向）に並ぶサブピクセルの発光色は同一である。隔壁２
９の配置パターンがストライプパターンであることか
ら、放電ガス空間３０のうちの各列に対応した部分は全
ての行に跨がって列方向に連続している。
【００２０】ＰＤＰ１では、各セルの点灯／非点灯を設
定するアドレッシングに、アドレス電極Ａとサステイン
電極Ｙとが用いられる。すなわち、Ｎ本（Ｎは行数）の
サステイン電極Ｙに対して１本ずつ順にスキャンパルス
を印加することによって画面走査が行われ、サステイン
電極Ｙと表示内容に応じて選択されたアドレス電極Ａと
の間で生じる対向放電（アドレス放電）によって、行毎
に所定の帯電状態が形成される。アドレッシングの後、
サステイン電極Ｘとサステイン電極Ｙとに交互に所定波
高値のサステインパルスを印加すると、アドレッシング
の終了時点で適量の壁電荷が存在したセルにおいて、基
板面に沿った面放電が生じる。面放電時に放電ガスの放
つ紫外線によって蛍光体層２８Ｒ，２８Ｇ，２８Ｂが局
部的に励起されて発光する。
定するアドレッシングに、アドレス電極Ａとサステイン
電極Ｙとが用いられる。すなわち、Ｎ本（Ｎは行数）の
サステイン電極Ｙに対して１本ずつ順にスキャンパルス
を印加することによって画面走査が行われ、サステイン
電極Ｙと表示内容に応じて選択されたアドレス電極Ａと
の間で生じる対向放電（アドレス放電）によって、行毎
に所定の帯電状態が形成される。アドレッシングの後、
サステイン電極Ｘとサステイン電極Ｙとに交互に所定波
高値のサステインパルスを印加すると、アドレッシング
の終了時点で適量の壁電荷が存在したセルにおいて、基
板面に沿った面放電が生じる。面放電時に放電ガスの放
つ紫外線によって蛍光体層２８Ｒ，２８Ｇ，２８Ｂが局
部的に励起されて発光する。
【００２１】図２は本発明に係るフィールド構成及び印
加電圧波形を示す図である。まず、駆動シーケンスの概
要を説明し、その後に本発明に特有のリセット過程を詳
述する。
加電圧波形を示す図である。まず、駆動シーケンスの概
要を説明し、その後に本発明に特有のリセット過程を詳
述する。
【００２２】ＰＤＰ１による表示においては、２値の点
灯制御によって階調再現を行うために、入力画像である
時系列の各フレームＦ（符号の添字は表示順位を表す）
を例えば８個のサブフレームｓｆ１，ｓｆ２，ｓｆ３，
ｓｆ４，ｓｆ５，ｓｆ６，ｓｆ７，ｓｆ８に分割する。
言い換えれば、フレームＦを８個のサブフレームｓｆ１
〜ｓｆ８の集合に置き換える。ただし、ＮＴＳＣ形式の
テレビジョンのようにインタレース形式で走査された画
像を再生する場合には、各フィールドを８分割する。こ
れらサブフレームｓｆ１〜ｓｆ８における輝度の相対比
率が１：２：４：８：１６：３２：６４：１２８となる
ように重み付けをして各サブフレームｓｆ１〜ｓｆ８の
サステインの発光回数を設定する。サブフレーム単位の
点灯／非点灯の組合せでＲＧＢの各色毎に２５６段階の
輝度設定を行うことができるので、表示可能な色の数は
２５６3 となる。なお、サブフレームｓｆ１〜ｓｆ８を
輝度の重みの順に表示する必要はない。例えば重みの大
きいサブフレームｓｆ８を表示期間の中間に配置すると
いった最適化を行うことができる。
灯制御によって階調再現を行うために、入力画像である
時系列の各フレームＦ（符号の添字は表示順位を表す）
を例えば８個のサブフレームｓｆ１，ｓｆ２，ｓｆ３，
ｓｆ４，ｓｆ５，ｓｆ６，ｓｆ７，ｓｆ８に分割する。
言い換えれば、フレームＦを８個のサブフレームｓｆ１
〜ｓｆ８の集合に置き換える。ただし、ＮＴＳＣ形式の
テレビジョンのようにインタレース形式で走査された画
像を再生する場合には、各フィールドを８分割する。こ
れらサブフレームｓｆ１〜ｓｆ８における輝度の相対比
率が１：２：４：８：１６：３２：６４：１２８となる
ように重み付けをして各サブフレームｓｆ１〜ｓｆ８の
サステインの発光回数を設定する。サブフレーム単位の
点灯／非点灯の組合せでＲＧＢの各色毎に２５６段階の
輝度設定を行うことができるので、表示可能な色の数は
２５６3 となる。なお、サブフレームｓｆ１〜ｓｆ８を
輝度の重みの順に表示する必要はない。例えば重みの大
きいサブフレームｓｆ８を表示期間の中間に配置すると
いった最適化を行うことができる。
【００２３】各サブフレームｓｆ１〜ｓｆ８に割り当て
るサブフレーム期間Ｔｓｆは、本発明を適用して画面全
体の電荷を消去するリセット期間ＴＲ、書込み形式でア
ドレッシングを行うアドレス期間ＴＡ、及び階調レベル
に応じた輝度を確保するために点灯状態を維持するサス
テイン期間ＴＳからなる。各サブフレーム期間Ｔｓｆに
おいて、リセット期間ＴＲ及びアドレス期間ＴＡの長さ
は輝度の重みに係わらず一定であるが、サステイン期間
ＴＳの長さは輝度の重みが大きいほど長い。つまり、１
つのフレームＦに対応する８つのサブフレーム期間Ｔｓ
ｆの長さは互いに異なる。
るサブフレーム期間Ｔｓｆは、本発明を適用して画面全
体の電荷を消去するリセット期間ＴＲ、書込み形式でア
ドレッシングを行うアドレス期間ＴＡ、及び階調レベル
に応じた輝度を確保するために点灯状態を維持するサス
テイン期間ＴＳからなる。各サブフレーム期間Ｔｓｆに
おいて、リセット期間ＴＲ及びアドレス期間ＴＡの長さ
は輝度の重みに係わらず一定であるが、サステイン期間
ＴＳの長さは輝度の重みが大きいほど長い。つまり、１
つのフレームＦに対応する８つのサブフレーム期間Ｔｓ
ｆの長さは互いに異なる。
【００２４】さて、リセット期間ＴＲにおいては、例え
ば全てのサステイン電極Ｘに十分に波高値Ｖｒの高い正
極性のリセットパルスＰｒを一斉に印加し、全てのセル
で強制的に放電を生じさせる。壁電荷の帯電によって壁
電圧と印加電圧とが打ち消し合ってセル電圧が降下し、
一旦放電が停止する。その後、リセットパルスＰｒが立
ち下がると、過大の壁電圧によるいわゆる自己消去放電
が生じ、壁電荷が消失する。ただし、完全には消失せず
に若干の電荷が残留し、しかも前回点灯セルと前回非点
灯セルとでは残留壁電圧に差異がある。
ば全てのサステイン電極Ｘに十分に波高値Ｖｒの高い正
極性のリセットパルスＰｒを一斉に印加し、全てのセル
で強制的に放電を生じさせる。壁電荷の帯電によって壁
電圧と印加電圧とが打ち消し合ってセル電圧が降下し、
一旦放電が停止する。その後、リセットパルスＰｒが立
ち下がると、過大の壁電圧によるいわゆる自己消去放電
が生じ、壁電荷が消失する。ただし、完全には消失せず
に若干の電荷が残留し、しかも前回点灯セルと前回非点
灯セルとでは残留壁電圧に差異がある。
【００２５】そこで、リセットパルスＰｒに続けて、全
てのサステイン電極Ｙに波高値Ｖｒｓの正極性の補助リ
セットパルスＰｒｓを印加する。波高値Ｖｒｓは面放電
開始電圧Ｖｆより低い。サステイン電極Ｙに印加するの
で、残留壁電圧が波高値Ｖｒｓを引き上げることにな
る。したがって、残留壁電圧が所定値以上のセルで放電
が生じて壁電荷が再形成される。ただし、このときの壁
電圧変化量はセル電圧より低いので、再形成後の残留壁
電圧は以前より低くなる。さらに続けて、サステイン電
極Ｘとサステイン電極Ｙとに交互に補助リセットパルス
Ｐｒｓを印加すると、残留壁電圧はさらに零に近づく。
もともとの残留壁電圧は低いので、放電は回を重ねる毎
に弱まり、強まることはない。図の例では合計３個の補
助リセットパルスＰｒｓが印加されているが、４個以上
であってもよい。また、１個のみでも残留電荷の低減効
果はある。
てのサステイン電極Ｙに波高値Ｖｒｓの正極性の補助リ
セットパルスＰｒｓを印加する。波高値Ｖｒｓは面放電
開始電圧Ｖｆより低い。サステイン電極Ｙに印加するの
で、残留壁電圧が波高値Ｖｒｓを引き上げることにな
る。したがって、残留壁電圧が所定値以上のセルで放電
が生じて壁電荷が再形成される。ただし、このときの壁
電圧変化量はセル電圧より低いので、再形成後の残留壁
電圧は以前より低くなる。さらに続けて、サステイン電
極Ｘとサステイン電極Ｙとに交互に補助リセットパルス
Ｐｒｓを印加すると、残留壁電圧はさらに零に近づく。
もともとの残留壁電圧は低いので、放電は回を重ねる毎
に弱まり、強まることはない。図の例では合計３個の補
助リセットパルスＰｒｓが印加されているが、４個以上
であってもよい。また、１個のみでも残留電荷の低減効
果はある。
【００２６】なお、リセットパルスＰｒを印加するとき
には、サステイン電極Ｘとアドレス電極Ａとの間の無用
の放電を防ぐために、アドレス電極Ａを正電位にバイア
スしておく。
には、サステイン電極Ｘとアドレス電極Ａとの間の無用
の放電を防ぐために、アドレス電極Ａを正電位にバイア
スしておく。
【００２７】リセット処理の後、アドレス期間ＴＡでは
先頭ラインから順に各サステイン電極Ｙにスキャンパル
スＰｙを印加し、これと並行して点灯させるセルに対応
したアドレス電極ＡにアドレスパルスＰａを印加する。
スキャンパルスＰｙ及びアドレスパルスＰａの印加され
たセルでは、アドレス放電が生じて所定量の壁電荷が形
成される。
先頭ラインから順に各サステイン電極Ｙにスキャンパル
スＰｙを印加し、これと並行して点灯させるセルに対応
したアドレス電極ＡにアドレスパルスＰａを印加する。
スキャンパルスＰｙ及びアドレスパルスＰａの印加され
たセルでは、アドレス放電が生じて所定量の壁電荷が形
成される。
【００２８】サステイン期間ＴＳでは、最初にサステイ
ン電極Ｙに波高値Ｖｓの正極性のサステインパルスＰｓ
を印加し、その後にサステイン電極Ｘとサステイン電極
Ｙとに交互にサステインパルスＰｓを印加する。印加毎
にアドレス期間ＴＡに書込みの行われたセルで放電が生
じ、みかけの上で連続した点灯状態が維持される。サス
テイン期間ＴＳにおける最終のサステインパルスＰｓは
サステイン電極Ｙに印加される。
ン電極Ｙに波高値Ｖｓの正極性のサステインパルスＰｓ
を印加し、その後にサステイン電極Ｘとサステイン電極
Ｙとに交互にサステインパルスＰｓを印加する。印加毎
にアドレス期間ＴＡに書込みの行われたセルで放電が生
じ、みかけの上で連続した点灯状態が維持される。サス
テイン期間ＴＳにおける最終のサステインパルスＰｓは
サステイン電極Ｙに印加される。
【００２９】ここで、サステインパルスＰｓの波高値Ｖ
ｓは、補助リセットパルスＰｒｓの波高値Ｖｒｓより高
い。言い換えれば、補助リセットパルスＰｒｓの波高値
ＶｒｓがサステインパルスＰｓよりも低い値に設定され
ている（Ｖｒｓ＜Ｖｓ＜Ｖｆ）。これにより、次に説明
するように残留壁電圧の消去マージンが拡くなってい
る。
ｓは、補助リセットパルスＰｒｓの波高値Ｖｒｓより高
い。言い換えれば、補助リセットパルスＰｒｓの波高値
ＶｒｓがサステインパルスＰｓよりも低い値に設定され
ている（Ｖｒｓ＜Ｖｓ＜Ｖｆ）。これにより、次に説明
するように残留壁電圧の消去マージンが拡くなってい
る。
【００３０】図３は残留電荷消去における印加電圧と消
去マージンとの関係を示す図である。電荷の再形成では
壁電荷の極性が反転するので、壁電圧変化量ΔＶｗは壁
電圧Ｖｗの２倍となる（ΔＶｗ＝２Ｖｗ）。また、セル
電圧Ｖｃは印加電圧Ｖｒｓと壁電圧Ｖｗとの和である
（Ｖｃ＝Ｖｒｓ＋Ｖｗ）。これらの関係から壁電圧変化
量ΔＶｗは次式で表される。
去マージンとの関係を示す図である。電荷の再形成では
壁電荷の極性が反転するので、壁電圧変化量ΔＶｗは壁
電圧Ｖｗの２倍となる（ΔＶｗ＝２Ｖｗ）。また、セル
電圧Ｖｃは印加電圧Ｖｒｓと壁電圧Ｖｗとの和である
（Ｖｃ＝Ｖｒｓ＋Ｖｗ）。これらの関係から壁電圧変化
量ΔＶｗは次式で表される。
【００３１】ΔＶｗ＝２（Ｖｃ−Ｖｒｓ） したがって、図３のように、傾きが２で横軸の切片が印
加電圧Ｖｒｓである直線が、補助リセットパルスＰｒｓ
の負荷線となる。図では第１及び第２の印加電圧Ｖｒｓ
1 ，Ｖｒｓ2 に対応した２本の負荷線が記入されてい
る。
加電圧Ｖｒｓである直線が、補助リセットパルスＰｒｓ
の負荷線となる。図では第１及び第２の印加電圧Ｖｒｓ
1 ，Ｖｒｓ2 に対応した２本の負荷線が記入されてい
る。
【００３２】各負荷線は、壁電圧伝達曲線と３箇所で交
わる。３個の交点のうち、セル電圧の低い方から選んだ
２点の差が消去マージンΔ1 ，Δ2 に相当する。図から
明らかなように、低い印加電圧Ｖｒｓ1 の方が消去マー
ジンΔ1 が大きい。補助リセットパルスＰｒｓは壁電圧
の消去を目的とするパルスであるので、その波高値Ｖｒ
ｓを低く設定した方がより多量の残留壁電荷を消去する
ことができる。
わる。３個の交点のうち、セル電圧の低い方から選んだ
２点の差が消去マージンΔ1 ，Δ2 に相当する。図から
明らかなように、低い印加電圧Ｖｒｓ1 の方が消去マー
ジンΔ1 が大きい。補助リセットパルスＰｒｓは壁電圧
の消去を目的とするパルスであるので、その波高値Ｖｒ
ｓを低く設定した方がより多量の残留壁電荷を消去する
ことができる。
【００３３】
【発明の効果】請求項１又は請求項２の発明によれば、
画面全体を一様に無帯電状態に近づけ、アドレッシング
の信頼性を高めることができる。
画面全体を一様に無帯電状態に近づけ、アドレッシング
の信頼性を高めることができる。
【００３４】請求項２の発明によれば、消去可能な壁電
圧の範囲を拡げることができる。
圧の範囲を拡げることができる。
【図１】本発明に係るＰＤＰの内部構造を示す分解斜視
図である。
図である。
【図２】本発明に係るフィールド構成及び駆動電圧波形
を示す図である。
を示す図である。
【図３】残留電荷消去における印加電圧と消去マージン
との関係を示す図である。
との関係を示す図である。
【図４】壁電圧伝達特性を示すグラフである。
【図５】従来の駆動方法の問題点を示す図である。
【符号の説明】 １ ＰＤＰ ＴＲ リセット期間 ＴＡ アドレス期間 ＴＳ サステイン期間 Ｐｒ リセットパルス Ｐｒｓ 補助リセットパルス Ｐｓ サステインパルス（点灯維持パルス） Ｖｓ 波高値（点灯維持パルスの波高値） Ｖｆ 放電開始電圧
Claims (2)
- 【請求項１】表示内容に応じた帯電分布を形成するアド
レッシングに先立って、自己消去放電を生じさせて全面
消去を行うために、放電開始電圧を越える波高値のリセ
ットパルスを全てのセルに共通に印加するＡＣ型ＰＤＰ
の駆動方法であって、 前記リセットパルスの印加に続けて、波高値が放電開始
電圧より低く極性が残留電荷による壁電圧と同一である
１以上の補助リセットパルスを印加し、その後にアドレ
ッシングを行うことを特徴とするＡＣ型ＰＤＰの駆動方
法。 - 【請求項２】アドレッシングに続けて、波高値が放電開
始電圧より低く且つ前記補助リセットパルスより高い点
灯維持パルスを周期的に全てのセルに共通に印加する請
求項１記載のＡＣ型ＰＤＰの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10068216A JPH11265164A (ja) | 1998-03-18 | 1998-03-18 | Ａｃ型ｐｄｐの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10068216A JPH11265164A (ja) | 1998-03-18 | 1998-03-18 | Ａｃ型ｐｄｐの駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11265164A true JPH11265164A (ja) | 1999-09-28 |
Family
ID=13367394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10068216A Withdrawn JPH11265164A (ja) | 1998-03-18 | 1998-03-18 | Ａｃ型ｐｄｐの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11265164A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1998
- 1998-03-18 JP JP10068216A patent/JPH11265164A/ja not_active Withdrawn
Cited By (21)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |