JPH11262260A - スイッチング電源装置 - Google Patents
スイッチング電源装置Info
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- JPH11262260A JPH11262260A JP10327498A JP10327498A JPH11262260A JP H11262260 A JPH11262260 A JP H11262260A JP 10327498 A JP10327498 A JP 10327498A JP 10327498 A JP10327498 A JP 10327498A JP H11262260 A JPH11262260 A JP H11262260A
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Abstract
(57)【要約】
【目的】 広い入力電圧範囲をカバーする部分共振方式
のスイッチ回路。 【構成】 トランスの１次巻線１１とこれに直列に接続
された主スイッチ素子１２と、主スイッチ素子に並列に
接続されたスナバコンデンサ１３と、主スイッチ素子１
２のオン期間を制御するパルス幅制御回路１４を備えた
スイッチング電源装置において、主スイッチ素子１２に
直列に第１のダイオード１を挿入し、スナバコンデンサ
１３に直列にインダクタ２を挿入し、このインダクタ２
に並列に第２のダイオード３と第２のスイッチ素子４か
らなる直列回路を接続し、主スイッチ素子１２のオン期
間を制御するパルス幅制御回路と第２のスイッチ素子４
の制御電極の間に遅延回路５を接続した。
のスイッチ回路。 【構成】 トランスの１次巻線１１とこれに直列に接続
された主スイッチ素子１２と、主スイッチ素子に並列に
接続されたスナバコンデンサ１３と、主スイッチ素子１
２のオン期間を制御するパルス幅制御回路１４を備えた
スイッチング電源装置において、主スイッチ素子１２に
直列に第１のダイオード１を挿入し、スナバコンデンサ
１３に直列にインダクタ２を挿入し、このインダクタ２
に並列に第２のダイオード３と第２のスイッチ素子４か
らなる直列回路を接続し、主スイッチ素子１２のオン期
間を制御するパルス幅制御回路と第２のスイッチ素子４
の制御電極の間に遅延回路５を接続した。
Description
【０００１】
【産業上の利用分野】本発明はスイッチング電源装置に
関し、特に共振現象を利用した部分共振スイッチに関す
る。
関し、特に共振現象を利用した部分共振スイッチに関す
る。
【０００２】
【従来の技術】従来、固定周波数のパルス幅制御がなさ
れているスイッチング電源の部分共振技術としては、本
出願人が先に提供した電流不連続モードの他励式スイッ
チング電源のソフトスイッチング回路（特開平６−１８
９５３８）がある。図４にその回路構成を示し、図５に
動作波形を示す。
れているスイッチング電源の部分共振技術としては、本
出願人が先に提供した電流不連続モードの他励式スイッ
チング電源のソフトスイッチング回路（特開平６−１８
９５３８）がある。図４にその回路構成を示し、図５に
動作波形を示す。
【０００３】図４に示した回路において主スイッチ素子
１０２がターンオフした後、遅延して第２のスイッチ素
子１０４がターンオフする。第２のスイッチ素子１０４
がオン状態のまま主スイッチ素子１０２がターンオフす
れば、ターンオフ時に生じるサージ電圧とノイズはスナ
バコンデンサ１０３によって抑えられる。
１０２がターンオフした後、遅延して第２のスイッチ素
子１０４がターンオフする。第２のスイッチ素子１０４
がオン状態のまま主スイッチ素子１０２がターンオフす
れば、ターンオフ時に生じるサージ電圧とノイズはスナ
バコンデンサ１０３によって抑えられる。
【０００４】電流不連続モードとは、トランスの励磁エ
ネルギーが放出し終わってから主スイッチ素子１０２が
ターンオンする方式を指しているが、励磁エネルギーが
放出し終わったとき、トランスは自らのエネルギーで巻
線に電圧を生じさせることができなくなり、主スイッチ
素子１０２が次にターンオンするまでの間はスナバコン
デンサ１０３の電圧と直流電源１１１の電圧の差を振幅
とする共振が、コンデンサ１０３とトランスの１次巻線
１０１によって起きる。
ネルギーが放出し終わってから主スイッチ素子１０２が
ターンオンする方式を指しているが、励磁エネルギーが
放出し終わったとき、トランスは自らのエネルギーで巻
線に電圧を生じさせることができなくなり、主スイッチ
素子１０２が次にターンオンするまでの間はスナバコン
デンサ１０３の電圧と直流電源１１１の電圧の差を振幅
とする共振が、コンデンサ１０３とトランスの１次巻線
１０１によって起きる。
【０００５】図５は主スイッチ素子１０２両端の電圧波
形を示している。図５に示した波形図の不連続期間にお
いて、主スイッチ素子１０２と第２のスイッチ素子１０
４の両方がオフ状態であるため、スナバコンデンサ１０
３の電圧が最も低くなったところで共振が止まる。その
理由は、スナバコンデンサ１０３の放電方向の電流は第
２のスイッチ素子１０４の寄生ダイオードを通って流れ
るのに対して、充電方向の電流は第２のスイッチ素子１
０４がオフ状態であるために流れることができないから
である。
形を示している。図５に示した波形図の不連続期間にお
いて、主スイッチ素子１０２と第２のスイッチ素子１０
４の両方がオフ状態であるため、スナバコンデンサ１０
３の電圧が最も低くなったところで共振が止まる。その
理由は、スナバコンデンサ１０３の放電方向の電流は第
２のスイッチ素子１０４の寄生ダイオードを通って流れ
るのに対して、充電方向の電流は第２のスイッチ素子１
０４がオフ状態であるために流れることができないから
である。
【０００６】主スイッチ素子１０２がターンオンすると
き、スナバコンデンサ１０３の電圧が最も低い値になっ
ているが、この値もトランスの１次巻線１０１と２次巻
線１０７の巻線比を適当に選ぶことによりゼロにするこ
とができる。これによって、スナバコンデンサ１０３の
容量を大きくしてもターンオン時に生じる損失が小さく
て済む。一方、スナバコンデンサ１０３の容量を大きく
することによって、主スイッチ素子１０２のターンオフ
時の損失を小さくすることができる。
き、スナバコンデンサ１０３の電圧が最も低い値になっ
ているが、この値もトランスの１次巻線１０１と２次巻
線１０７の巻線比を適当に選ぶことによりゼロにするこ
とができる。これによって、スナバコンデンサ１０３の
容量を大きくしてもターンオン時に生じる損失が小さく
て済む。一方、スナバコンデンサ１０３の容量を大きく
することによって、主スイッチ素子１０２のターンオフ
時の損失を小さくすることができる。
【０００７】スナバコンデンサ１０３とトランスの１次
巻線１０１による共振が止まってから、主スイッチ素子
１０２がターンオンするまでの間に、トランスの１次巻
線１０１とその周辺の浮遊容量による周期の短い共振が
継続するが浮遊容量が小さいので電圧の高いところでタ
ーンオンしても、その損失は小さい。すなわち、ターン
オンとターンオフの両方の損失が共に小さいスイッチン
グが行われる。
巻線１０１による共振が止まってから、主スイッチ素子
１０２がターンオンするまでの間に、トランスの１次巻
線１０１とその周辺の浮遊容量による周期の短い共振が
継続するが浮遊容量が小さいので電圧の高いところでタ
ーンオンしても、その損失は小さい。すなわち、ターン
オンとターンオフの両方の損失が共に小さいスイッチン
グが行われる。
【０００８】
【発明が解決しようとする課題】上に示した従来の部分
共振の方式は、入力電圧が広い範囲のときに次のような
問題が生じる。スナバコンデンサ１０３とトランスの１
次巻線１０１による共振が止まったときのスナバコンデ
ンサ１０３の電圧は入力電圧からトランスの１次巻線１
０１のフライバック電圧を引いた値である。従って、共
振が止まったときの電圧が入力電圧の全範囲に渡ってゼ
ロになるためには、トランスの１次巻線１０１のフライ
バック電圧が、入力電圧の最も高い値と一致するように
巻数比が選ばれていなければならない。
共振の方式は、入力電圧が広い範囲のときに次のような
問題が生じる。スナバコンデンサ１０３とトランスの１
次巻線１０１による共振が止まったときのスナバコンデ
ンサ１０３の電圧は入力電圧からトランスの１次巻線１
０１のフライバック電圧を引いた値である。従って、共
振が止まったときの電圧が入力電圧の全範囲に渡ってゼ
ロになるためには、トランスの１次巻線１０１のフライ
バック電圧が、入力電圧の最も高い値と一致するように
巻数比が選ばれていなければならない。
【０００９】一方、主スイッチ素子１０２のオフ期間に
主スイッチ素子１０２に加わる電圧は、入力電圧にトラ
ンスの１次巻線１０１のフライバック電圧を加えた値で
あるため、フライバック電圧が高い程、耐圧の高いスイ
ッチ素子が必要になる。それに加えて、電流不連続モー
ドの欠点の１つでもあるが、主スイッチ素子１０２のピ
ーク電流が大きいために、電流容量の大きいスイッチ素
子が必要になる。すなわち、耐圧が高くて、電流容量の
大きい分、主スイッチ素子のコストが高くなると言え
る。
主スイッチ素子１０２に加わる電圧は、入力電圧にトラ
ンスの１次巻線１０１のフライバック電圧を加えた値で
あるため、フライバック電圧が高い程、耐圧の高いスイ
ッチ素子が必要になる。それに加えて、電流不連続モー
ドの欠点の１つでもあるが、主スイッチ素子１０２のピ
ーク電流が大きいために、電流容量の大きいスイッチ素
子が必要になる。すなわち、耐圧が高くて、電流容量の
大きい分、主スイッチ素子のコストが高くなると言え
る。
【００１０】本発明は、このような欠点を除去するもの
で、電流連続モードにも応用ができ、かつ、トランスの
１次巻線と２次巻線の巻数比に制限を加えることなく、
ターンオンとターンオフの両方の損失を共に小さく抑え
ることのできるスイッチング電源装置を提供することを
目的としている。
で、電流連続モードにも応用ができ、かつ、トランスの
１次巻線と２次巻線の巻数比に制限を加えることなく、
ターンオンとターンオフの両方の損失を共に小さく抑え
ることのできるスイッチング電源装置を提供することを
目的としている。
【００１１】
【課題を解決するための手段】上の目的を達成するため
に本発明は、トランスの１次巻線に直列に接続された主
スイッチ素子と、主スイッチ素子に並列に接続されたス
ナバコンデンサと、主スイッチ素子のオン期間を制御す
るパルス幅制御回路を備えたスイッチング電源装置にお
いて、主スイッチ素子に直列にダイオードを挿入し、ス
ナバコンデンサに直列にインダクタを挿入し、このイン
ダクタに並列に第２のダイオードと第２のスイッチ素子
からなる直列回路を接続し、第２のスイッチ素子の制御
電極とパルス幅制御回路の間にパルスの立上がりと立下
がりのいずれの時刻も所定時間だけ遅延する遅延回路を
接続した。
に本発明は、トランスの１次巻線に直列に接続された主
スイッチ素子と、主スイッチ素子に並列に接続されたス
ナバコンデンサと、主スイッチ素子のオン期間を制御す
るパルス幅制御回路を備えたスイッチング電源装置にお
いて、主スイッチ素子に直列にダイオードを挿入し、ス
ナバコンデンサに直列にインダクタを挿入し、このイン
ダクタに並列に第２のダイオードと第２のスイッチ素子
からなる直列回路を接続し、第２のスイッチ素子の制御
電極とパルス幅制御回路の間にパルスの立上がりと立下
がりのいずれの時刻も所定時間だけ遅延する遅延回路を
接続した。
【００１２】
【作用】主スイッチ素子がターンオフした後、第２のス
イッチ素子が遅れてターンオフする。主スイッチ素子が
ターンオフしたとき第２のスイッチ素子がまだオン状態
を維持しているので、スナバコンデンサによってターン
オフ時のサージ電圧が吸収される。このときスナバコン
デンサを充電する電流は第２のスイッチ素子を通り、ス
ナバコンデンサを放電する電流はインダクタを通る。サ
ージ吸収の期間が過ぎて、スナバコンデンサの電圧が、
入力電圧にトランスの１次巻線のフライバック電圧を加
えた値で一定になるが、このとき第２のスイッチ素子は
オフ状態になっている。
イッチ素子が遅れてターンオフする。主スイッチ素子が
ターンオフしたとき第２のスイッチ素子がまだオン状態
を維持しているので、スナバコンデンサによってターン
オフ時のサージ電圧が吸収される。このときスナバコン
デンサを充電する電流は第２のスイッチ素子を通り、ス
ナバコンデンサを放電する電流はインダクタを通る。サ
ージ吸収の期間が過ぎて、スナバコンデンサの電圧が、
入力電圧にトランスの１次巻線のフライバック電圧を加
えた値で一定になるが、このとき第２のスイッチ素子は
オフ状態になっている。
【００１３】主スイッチ素子がオフ状態からターンオン
すると、スナバコンデンサはインダクタと主スイッチ素
子を流れて放電する。放電は、主スイッチ素子にダイオ
ードが直列に接続されているので半波共振になるが、イ
ンダクタの電流がゼロから正弦波の半周期を描いて再び
ゼロに戻ったときには、スナバコンデンサには極性が反
転し、かつ値が放電開始前の電圧に等しい電圧が充電さ
れているので、このとき、第２のスイッチ素子がターン
オンすればスナバコンデンサはトランス１次巻線と第２
のスイッチ素子を流れて放電する。
すると、スナバコンデンサはインダクタと主スイッチ素
子を流れて放電する。放電は、主スイッチ素子にダイオ
ードが直列に接続されているので半波共振になるが、イ
ンダクタの電流がゼロから正弦波の半周期を描いて再び
ゼロに戻ったときには、スナバコンデンサには極性が反
転し、かつ値が放電開始前の電圧に等しい電圧が充電さ
れているので、このとき、第２のスイッチ素子がターン
オンすればスナバコンデンサはトランス１次巻線と第２
のスイッチ素子を流れて放電する。
【００１４】この放電によりコンデンサの充電エネルギ
ーは、スイッチング電源装置がフライバックコンバータ
方式であれば、一旦トランスの励磁エネルギーに変わ
り、またフォワードコンバータ方式であれば、負荷電流
の一部になるので、コンデンサの放電による損失は、充
電の回路上に存在する抵抗成分による損失を除けばゼロ
になる。
ーは、スイッチング電源装置がフライバックコンバータ
方式であれば、一旦トランスの励磁エネルギーに変わ
り、またフォワードコンバータ方式であれば、負荷電流
の一部になるので、コンデンサの放電による損失は、充
電の回路上に存在する抵抗成分による損失を除けばゼロ
になる。
【００１５】第２のスイッチ素子に直列に接続されてい
るダイオードは主スイッチ素子がターンオンしたとき
に、コンデンサの放電が第２のスイッチ素子を流れるの
を阻止している。主スイッチ素子に直列に接続されてい
るダイオードは、第２のスイッチ素子がターンオンした
ときに、コンデンサの放電が主スイッチ素子を流れるの
を阻止している。
るダイオードは主スイッチ素子がターンオンしたとき
に、コンデンサの放電が第２のスイッチ素子を流れるの
を阻止している。主スイッチ素子に直列に接続されてい
るダイオードは、第２のスイッチ素子がターンオンした
ときに、コンデンサの放電が主スイッチ素子を流れるの
を阻止している。
【００１６】
【実施例】図１は本発明の実施例に係るフライバックコ
ンバータ方式のスイッチング電源装置を示す回路図であ
る。図２と図３は回路図の主要部分の電圧電流波形を示
す波形図である。
ンバータ方式のスイッチング電源装置を示す回路図であ
る。図２と図３は回路図の主要部分の電圧電流波形を示
す波形図である。
【００１７】図１に示した回路において、主スイッチ素
子１２と第２のスイッチ素子４はパルス幅制御回路１４
から出力されるパルス電圧によってオンとオフを繰り返
すが、第２のスイッチ素子４に加わるパルスは遅延回路
５によって遅れる。主スイッチ素子１２がターンオンす
ると、スナバコンデンサ１３とインダクタ２による共振
電流が主スイッチ素子１２を流れ、トランスの１次巻線
の励磁電流も主スイッチ素子１２を流れる。これらの２
つの電流の合計は図２に示したＩＤ１の波形によって示
される。また、主スイッチ素子１２がターンオンする時
刻ｔ１と第２のスイッチ素子４がターンオンする時刻ｔ
２によってはさまれた区間のスナバコンデンサ１３の電
圧と電流は、図３のＶＲとＩＲの波形によって示され
る。
子１２と第２のスイッチ素子４はパルス幅制御回路１４
から出力されるパルス電圧によってオンとオフを繰り返
すが、第２のスイッチ素子４に加わるパルスは遅延回路
５によって遅れる。主スイッチ素子１２がターンオンす
ると、スナバコンデンサ１３とインダクタ２による共振
電流が主スイッチ素子１２を流れ、トランスの１次巻線
の励磁電流も主スイッチ素子１２を流れる。これらの２
つの電流の合計は図２に示したＩＤ１の波形によって示
される。また、主スイッチ素子１２がターンオンする時
刻ｔ１と第２のスイッチ素子４がターンオンする時刻ｔ
２によってはさまれた区間のスナバコンデンサ１３の電
圧と電流は、図３のＶＲとＩＲの波形によって示され
る。
【００１８】ｔ１とｔ２によってはさまれた期間がコン
デンサ１３とインダクタ２の共振の半周期に調整されて
いれば、時刻ｔ２においてコンデンサ１３の電圧は共振
直前の値に負の符号を付けた値になる。すなわち、電圧
が反転する。時刻ｔ２において、第２のスイッチ素子４
がターンオンするので、コンデンサ１３は第２のスイッ
チ素子を通って放電する。この電流はトランスの１次巻
線１１を通るのでトランスの励磁エネルギーが増加す
る。すなわち、コンデンサ１３の充電エネルギーがトラ
ンスの励磁エネルギーに変換される。図２のＩＤ２は第
２のスイッチ素子４に流れる電流波形を示している。
デンサ１３とインダクタ２の共振の半周期に調整されて
いれば、時刻ｔ２においてコンデンサ１３の電圧は共振
直前の値に負の符号を付けた値になる。すなわち、電圧
が反転する。時刻ｔ２において、第２のスイッチ素子４
がターンオンするので、コンデンサ１３は第２のスイッ
チ素子を通って放電する。この電流はトランスの１次巻
線１１を通るのでトランスの励磁エネルギーが増加す
る。すなわち、コンデンサ１３の充電エネルギーがトラ
ンスの励磁エネルギーに変換される。図２のＩＤ２は第
２のスイッチ素子４に流れる電流波形を示している。
【００１９】主スイッチ素子１２がターンオフする時刻
ｔ３において、第２のスイッチ素子４がオン状態を維持
しているので、主スイッチ素子１２のターンオフ時に生
じるサージ電圧はスナバコンデンサ１３によって吸収さ
れる。
ｔ３において、第２のスイッチ素子４がオン状態を維持
しているので、主スイッチ素子１２のターンオフ時に生
じるサージ電圧はスナバコンデンサ１３によって吸収さ
れる。
【００２０】図２に示した波形において、ＩＤ１とＶＤ
１は主スイッチ素子１２の電流と電圧である。時刻ｔ１
においては、ＶＤ１は高い値であるが、ＩＤ１はほぼゼ
ロに近いのでターンオンロスは生じない。また、時刻ｔ
３において、ＩＤ１は高い値であるが、ＶＤ１はほぼゼ
ロに近いのでターンオフロスは生じない。このように、
図１に示した回路においては、スイッチングロスが生じ
ないか、または十分小さい値である。
１は主スイッチ素子１２の電流と電圧である。時刻ｔ１
においては、ＶＤ１は高い値であるが、ＩＤ１はほぼゼ
ロに近いのでターンオンロスは生じない。また、時刻ｔ
３において、ＩＤ１は高い値であるが、ＶＤ１はほぼゼ
ロに近いのでターンオフロスは生じない。このように、
図１に示した回路においては、スイッチングロスが生じ
ないか、または十分小さい値である。
【００２１】ｔ１において、ＶＤ１がどのような値をと
っても、ＩＤ１がゼロから立ち上がるのでターンオンロ
スを生じない。電流連続モードで動作させるときは、主
スイッチ素子１２の電圧が高い状態のままターンオンに
入るが、このときも、コンデンサ１３の放電々流がゼロ
から立ち上がるのでターンオンロスが生じない。
っても、ＩＤ１がゼロから立ち上がるのでターンオンロ
スを生じない。電流連続モードで動作させるときは、主
スイッチ素子１２の電圧が高い状態のままターンオンに
入るが、このときも、コンデンサ１３の放電々流がゼロ
から立ち上がるのでターンオンロスが生じない。
【００２２】図１に示した実施例は、フライバックコン
バータ方式のスイッチング電源装置であるが、本発明は
フォワードコンバータ方式のスイッチング電源装置にも
実施することができる。
バータ方式のスイッチング電源装置であるが、本発明は
フォワードコンバータ方式のスイッチング電源装置にも
実施することができる。
【００２３】
【発明の効果】図４に示した従来方式に比べ、インダク
タとダイオードが追加されているが、入力電圧の広い条
件下で実施するときには、電流連続モードでも使えるの
で、主スイッチ素子とトランスに流れるピーク電流が減
り、主スイッチ素子とトランスのコストダウンができ
る。また、フライバックコンバータ方式とフォワードコ
ンバータ方式の両方に実施できるので応用範囲が広い。
タとダイオードが追加されているが、入力電圧の広い条
件下で実施するときには、電流連続モードでも使えるの
で、主スイッチ素子とトランスに流れるピーク電流が減
り、主スイッチ素子とトランスのコストダウンができ
る。また、フライバックコンバータ方式とフォワードコ
ンバータ方式の両方に実施できるので応用範囲が広い。
【図１】本発明の実施例に係るフライバックコンバータ
方式のスイッチング電源装置を示す回路図である。
方式のスイッチング電源装置を示す回路図である。
【図２】図１の主要部の電圧と電流の波形を示す波形図
である。
である。
【図３】図１の主要部の電圧と電流の波形を示す波形図
である。
である。
【図４】従来方式の一例を示す回路図である。
【図５】図４の主要部の電圧と電流の波形を示す波形図
である。
である。
１ 第１のダイオード ２ インダクタ ３ 第２のダイオード ４ 第２のスイッチ素子 ５ 遅延回路 １１ トランスの１次巻線 １２ 主スイッチ素子 １３ スナバコンデンサ １４ パルス幅制御回路 １５ トランスの２次巻線 １６ ダイオード １７ コンデンサ １８ 負荷回路 １９ 直流電源 １０１ トランスの１次巻線 １０２ 主スイッチ素子 １０３ スナバコンデンサ １０４ 第２のスイッチ素子 １０５ 遅延回路 １０６ パルス幅制御回路 １０７ トランスの２次巻線 １０８ ダイオード １０９ コンデンサ １１０ 負荷回路 １１１ 直流電源 ＶＧ１ 主スイッチ素子のゲート電圧 ＶＧ２ 第２のスイッチ素子のゲート電圧 ＩＤ１ 主スイッチ素子の電流 ＩＤ２ 第２のスイッチ素子の電流 ＶＤ１ 主スイッチ素子の電圧 ＶＲ スナバコンデンサ１３の電圧 ＩＲ スナバコンデンサ１３の電流
Claims (1)
- 【請求項１】 トランスの１次巻線と前記１次巻線に直
列に接続された主スイッチ素子と前記主スイッチ素子に
並列に接続されたスナバコンデンサと前記主スイッチ素
子のオン期間を制御するパルス幅制御回路を備えたスイ
ッチング電源装置において、前記主スイッチ素子に直列
に第１のダイオードを挿入し、前記スナバコンデンサに
直列にインダクタを挿入し、前記インダクタに並列に第
２のダイオードと第２のスイッチ素子からなる直列回路
を接続し、前記主スイッチ素子のターンオンとターンオ
フの時刻から各々所定時間だけ遅延して前記第２のスイ
ッチ素子にターンオンとターンオフの制御信号を与える
遅延回路を前記パルス幅制御回路と前記第２のスイッチ
素子の制御電極の間に接続したことを特徴とするスイッ
チング電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10327498A JP4081731B2 (ja) | 1998-03-11 | 1998-03-11 | スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10327498A JP4081731B2 (ja) | 1998-03-11 | 1998-03-11 | スイッチング電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11262260A true JPH11262260A (ja) | 1999-09-24 |
| JP4081731B2 JP4081731B2 (ja) | 2008-04-30 |
Family
ID=14349805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10327498A Expired - Fee Related JP4081731B2 (ja) | 1998-03-11 | 1998-03-11 | スイッチング電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4081731B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5729395B2 (ja) * | 2011-02-14 | 2015-06-03 | 富士通株式会社 | 力率改善回路 |
-
1998
- 1998-03-11 JP JP10327498A patent/JP4081731B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5729395B2 (ja) * | 2011-02-14 | 2015-06-03 | 富士通株式会社 | 力率改善回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4081731B2 (ja) | 2008-04-30 |
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