JP5729395B2 - 力率改善回路 - Google Patents
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Description
平滑部は、上記整流部から出力される電力を上記絶縁型力率改善回路の出力に回生する。
実施形態1では、絶縁型力率改善回路(絶縁型PFC回路)に設けられるトランスの一次側のリーケージインダクタによりスイッチング素子をオフするときに発生するサージ電圧を抑圧するために、サージのエネルギーをトランスの二次側に伝送する回路を設ける。その回路により、サージのエネルギーを出力に回生し、絶縁型PFC回路の効率を向上させる。
実施形態1では、図1に示す電源ユニット内部に設けられるPFC回路を用いて説明する。図1は、電源ユニットの一実施例を示すブロック図である。図1の電源ユニット1は、整流回路2、PFC回路3、DC−DC変換回路4を備えている。ここで、電源ユニット1は、例えば、サーバ、パーソナルコンピュータなどの情報機器に用いられる。ただし、電源ユニット1の適用範囲は情報機器に限定されるものではなく、交流入力直流出力電源(AC−DC変換回路)を用いる装置に適用することが考えられる。
平滑部は、整流部から出力される電力をPFC回路3の出力に回生する。平滑部は、インダクタL1、キャパシタC3(第2のキャパシタ)を有している。
また、制御部21は、例えばCentral Processing Unit(CPU)やプログラマブルなデバイス(Field Programmable Gate Array(FPGA)、Programmable Logic Device(PLD)など)を用いることが考えられる。
トランスT1の一次巻線側の一方の端子(図2のa端子)は、整流回路2の出力端子の一方の端子(+端子)と接続される。トランスT1の一次巻線側の他方の端子(図2のb端子)は、スイッチング素子SW1のドレイン端子とスイッチング素子SW2のドレイン端子と接続されている。トランスT1の二次巻線側の一方の端子(図2のc端子)は、ダイオードD1のアノード端子に接続されている。ダイオードD1のカソード端子は、PFC回路3の出力端子の一方の端子とキャパシタC1の一方の端子とインダクタL1の一方の端子が接続されている。トランスT1の二次巻線側の他方の端子(図2のd端子)は、PFC回路3の出力端子の他方の端子とキャパシタC1の他方の端子とキャパシタC3の他方の端子が接続されている。インダクタL1との他方の端子とキャパシタC3の一方の端子は接続されている。整流回路2の出力端子の他方の端子(−端子)は、スイッチング素子SW1のソース端子とスイッチング素子SW3のソース端子とキャパシタC2の他方の端子と接続されている。スイッチング素子SW2のソース端子は、ダイオードD2のアノード端子と接続されている。ダイオードD2のカソード端子は、キャパシタC2の一方の端子とトランスT2の一次巻線側の一方の端子(e端子)と接続されている。トランスT2の一次巻線側の他方の端子(f端子)は、スイッチング素子SW3のドレイン端子と接続されている。トランスT2の二次巻線側の一方の端子(g端子)は、ダイオードD3のアノード端子に接続されている。ダイオードD3のカソード端子とダイオードD4のカソード端子とは、インダクタL1の他方の端子とキャパシタC3の一方の端子に接続されている。トランスT2の二次巻線側の他方の端子(i端子)は、ダイオードD4のアノード端子に接続されている。トランスT2の二次巻線側の中端子(h端子)は、PFC回路3の出力端子の他方の端子に接続されている。
図3は、PFC回路の各部の動作波形の一実施例を示す図である。図4は、トランスT1の一次側に電流が流れている場合の状態を示す図である。図5は、リーケージインダクタのエネルギーがキャパシタC2に蓄えられる場合の状態を示す図である。図6は、トランスT1の二次側に伝送された電流に、トランスT2の二次側に伝送された共振電流を回生させた場合の状態を示す図である。なお、図4、図5、図6には便宜上リーケージインダクタLkが示されている。また便宜上、スイッチング素子SW1をスイッチSW1とし、スイッチング素子SW2をスイッチSW2とし、スイッチング素子SW3をスイッチSW3として表している。
t1のタイミングでは、制御部21から出力されるスイッチング素子SW1に対する駆動信号(第1の制御信号)がオン(ON)になりスイッチング素子SW1のゲート端子に電圧が加えられ、スイッチング素子SW1がオフからオンになる。その後、トランスT1の一次側に電流ILpが流れる。図4に示すように、スイッチング素子SW1(図4ではスイッチSW1として示している)がオン(導通)して電流ILpが流れる。このとき、スイッチング素子SW2(図4ではスイッチSW2として示している)は遮断されているのでトランスT2側には電流は流れない。また、スイッチング素子SW3(図4ではスイッチSW3として示している)はオンしている。
t4のタイミングでスイッチング素子SW1がオフになり、スイッチング素子SW2がオンになると、スイッチング素子SW1のターンオフ期間(t4−t5の期間)のt5まで、リーケージインダクタLkのエネルギーがキャパシタC2に蓄えられる。図3のt4−t5の期間のスイッチング素子SW2に流れる電流ISW2の波形に示されるように、キャパシタC2にリーケージインダクタLkのエネルギーが蓄えられる。スイッチング素子SW1のターンオフ期間、図5に示すように電流ISW2は流れる。
t7のタイミングで図6に示すようにトランスT1の二次側に電流ILsが流れており、さらにトランスT2の一次側で共振電流ISW3が発生して、トランスT2の二次側に共振電流が伝送される。その後、図6に示すように整流回路で共振電流が整流され電流ID3、ID4は、インダクタL1とキャパシタC3を有するLC平滑回路でリップルが低減され、出力に回生される。
図7は、制御部の動作の一実施例を示すフロー図である。ステップS1では、制御部21が入力電圧値Vinと出力電圧値Voutなどのスイッチング素子SW1を制御するために用いるデータを取得する。入力電圧値Vinは整流回路2の出力電圧に対応し、出力電圧値VoutはPFC回路3の出力電圧に対応する値である。入力電圧値Vinと出力電圧値Voutは、例えば、周期Tごとにサンプリングされ記録部に記録される。図8の例であれば、t1、t8のタイミングで取得することが考えられる。
絶縁型PFC回路に設けられるトランスT1のリーケージインダクタによりスイッチング素子SW1に発生するサージのエネルギーを、二次側に伝送して出力に回生するには、スイッチング素子SW1がオフする直前にスイッチング素子SW2をオンすればよい。そうすると、スイッチング素子SW2がオンするときのディレイ時間t(SW2−ON−Delay)を考慮すると、式1に示す時間でオンすることが望ましい。つまり、スイッチング素子SW2のオンする時間を最大限遅らせることでスイッチング素子SW3が動作できる時間を最長にし、エネルギーを回生する時間を最大に設定する。その結果、スイッチング素子SW3のオン時間を最大に保てるため、エネルギーを回生する時間を長くできる。そこで、スイッチング素子SW2の開始時間は、式1を用いて求める。
スイッチング素子SW2の駆動信号をオフするタイミングは、スイッチング素子SW1の駆動信号がオフされた後のタイミングである。スイッチング素子SW2の駆動期間(終了時間)は、式2を用いて求める。
スイッチング素子SW1に発生するサージ電圧を任意の電圧Vsに設定するには、キャパシタC2の値を、式4を用いて決定する。
ここで、トランスT2の一次側のインダクタンス値の設定について説明する。
実施形態1によれば、絶縁型PFC回路に設けられるトランスのリーケージインダクタによりスイッチング素子に発生するサージのエネルギーを、二次側に伝送する回路を設けて出力側の負荷に回生する。また、スイッチング素子のサージを抑圧して効率(入力電力/出力電力)を向上させる。
また、スイッチング素子がFETの場合、高耐圧のFETはオン抵抗が高いため、損失が増加して回路効率が低下する。しかし、耐圧の低いFETを用いるため抵抗が下がるので、損失が低減して回路効率が向上する。また、高耐圧のFETに比べてコストを下げることができる。
また、従来の絶縁型PFC回路ではサージ電圧を抑圧するにはスナバ回路が使用されているが、RCスナバでは抵抗における電力損失が発生(回路効率の低下)する。それに対して、実施形態1の回路を採用するとサージのエネルギーを二次側に回生できるため、電力損失を低減できる。
なお、出力がAC電源ラインに対して絶縁できる。
実施形態2では制御用の電源をトランスT2の2次側から得ることで、回生したサージエネギーを有効活用し、かつトランスT2の共振電流を早く収束させる。また、トランスT2の共振電流を早く収束するため、スイッチング素子SW1のスイッチング周期をより短くすることができるので高周波化が可能である。
また、スイッチング素子がFETの場合、高耐圧のFETはオン抵抗が高いため、損失が増加して回路効率が低下する。しかし、耐圧の低いFETを用いるため抵抗が下がるので、損失が低減して回路効率が向上する。また、高耐圧のFETに比べてコストを下げることができる。
また、従来の絶縁型PFC回路ではサージ電圧を抑圧するにはスナバ回路が使用されているが、RCスナバでは抵抗における電力損失が発生(回路効率の低下)する。それに対して、実施形態1の回路を採用するとサージのエネルギーを二次側に回生できるため、電力損失を低減できる。
なお、出力がAC電源ラインに対して絶縁できる。
スイッチング素子SW1を用いて高速なスイッチングを行う場合に、スイッチング素子SW1の直列寄生インダクタンスLh1よりもスイッチング素子SW2、ダイオードD2、キャパシタC2の直列インダクタンスLh2の値が大きい場合に問題がある。高速なスイッチングを行うスイッチング素子SW1として、Gallium Nitride High Electron Mobility Transistor(GaN−HEMT)などが考えられる。
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。また、各実施形態は処理に矛盾の無い限りにおいて、互いに組み合わせても構わない。
2 整流回路
3 PFC回路
4 DC−DC変換回路
T1、T2 トランス
D1、D2、D3、D4 ダイオード
C1、C2、C3 キャパシタ
SW1、SW2、SW3 スイッチング素子
L1 インダクタ
21 制御部
22、23 電圧計
121 DC−DC変換部
Claims (8)
- 第1のトランスの一次巻線と直列に接続される第1のスイッチング素子と、前記第1のスイッチング素子を周期ごとにオン・オフ制御して力率改善をさせる制御部と、前記第1のトランスの一次巻線から二次巻線に伝送される電流を整流および平滑する回路と、を備える絶縁型力率改善回路であって、
前記第1のスイッチング素子のターンオフの際に発生するサージのエネルギーを蓄える第1のキャパシタと、前記第1のトランスの一次巻線と前記第1のキャパシタの間に設けられる第2のスイッチング素子と、前記第1のキャパシタに並列に接続される第2のトランスとを備え、前記第1のスイッチング素子と並列に接続される共振部と、
前記共振部から出力される共振電流を整流する整流部と、
前記整流部から出力される電力を前記絶縁型力率改善回路の出力に回生する平滑部と、
前記第1のスイッチング素子のターンオフの際に発生するサージのエネルギーを前記第1のキャパシタに蓄えるときに、前記第1のスイッチング素子のターンオフの前の時間に、前記第2のスイッチング素子をオンにして前記第1のトランスの一次巻線と接続させる制御と、
前記第1のスイッチング素子がオフした後の時間に、前記第2のスイッチング素子をオフにし、前記第2のトランスの一次巻線と前記第1のキャパシタとを共振させて前記共振電流を発生させ、前記第1のキャパシタに蓄えたエネルギーを前記第2のトランスの一次巻線から二次巻線へ伝送させて前記整流部に出力させる制御とを、前記周期で行う前記制御部と、
を備えることを特徴とする絶縁型力率改善回路。 - 前記共振部は、
前記第1のスイッチング素子の一方の端子が前記第2のスイッチング素子の一方の端子と接続され、前記第2のスイッチング素子の他方の端子が第1のダイオードのアノード端子と接続され、前記第1のダイオードのカソード端子は前記第1のキャパシタの一方の端子と前記第2のトランスの一次巻線の一方の端子に接続され、前記第2のトランスの一次巻線の他方の端子が第3のスイッチング素子の一方の端子と接続され、前記第1のキャパシタの他方の端子は前記第1のスイッチング素子の他方の端子と前記第3のスイッチング素子の他方の端子と接続され、
前記制御部は、
前記第1のスイッチング素子をオフにする第1の制御信号を出力する時間より前の時間であり、前の時間が前記第2のスイッチング素子をオンにするときのディレイ時間である、前記第2のスイッチング素子をオン・オフする第2の制御信号をオンにする第2のスイッチング素子オン時間を求め、
前記第1の制御信号を出力する時間より後の時間であり、後の時間が前記第1のトランスのリーケージインダクタのエネルギーを前記第1のキャパシタに移し終える遮断時間である、前記第2の制御信号をオフにする第2のスイッチング素子オフ時間を求め、
前記第2のスイッチング素子オン時間と前記第2のスイッチング素子オフ時間とを、次の周期の前記第2のスイッチング素子の制御に反映させる、
ことを特徴とする請求項1に記載の絶縁型力率改善回路。 - 前記第1のキャパシタの容量値は、前記第1のトランスの一次側のピーク電流値を2乗した値を、前記サージの電圧の最大値を2乗した値で除算し、前記除算した値と、前記リーケージインダクタのインダクタンス値を、乗算して求めた値であることを特徴とする請求項2に記載の絶縁型力率改善回路。
- 前記第2のトランスの二次側の巻線数と前記第2のトランスの一次側の巻線数の比は、前記第1のトランスの二次側の巻線数と前記第1のトランスの一次側の巻線数の比より大きいことを特徴とする請求項3に記載の絶縁型力率改善回路。
- 前記第2のトランスの一次側のインダクタンス値は、前記第1のキャパシタに蓄えたエネルギーを、次の周期の前記第2のスイッチング素子オン時間までに負荷に回生しきる値であることを特徴とする請求項4に記載の絶縁型力率改善回路。
- 前記整流部は、
前記第2のトランスの二次巻線の一方の端子が第2のダイオードのアノード端子と接続され、前記第2のトランスの二次巻線の他方の端子は第3のダイオードのアノード端子と接続され、インダクタと第2のキャパシタが直列に接続される前記平滑部の一方の端子が前記絶縁型力率改善回路の出力端子の一方の端子と接続され、前記平滑部の他方の端子が前記絶縁型力率改善回路の出力端子の他方の端子と接続され、前記平滑部の前記インダクタと前記第2のキャパシタとの接続点に第2および第3のダイオードのカソード端子が接続され、前記第2のトランスの二次巻線の中点と前記平滑部の他方の端子が接続され、
前記整流部の出力電力を用いて前記制御部を駆動させる電力を供給する電力供給部を備える、
ことを特徴とする請求項2に記載の絶縁型力率改善回路。 - 前記制御部は、
前記第3のスイッチング素子の第1のデッドタイムを用いて、前記第2のスイッチング素子オン時間より前の時間に、前記第3のスイッチング素子をオフにする制御信号を出力する第3のスイッチング素子オフ時間を求め、
前記第3のスイッチング素子の第2のデッドタイムを用いて、前記第2のスイッチング素子オフ時間より後の時間に、前記第3のスイッチング素子をオンにする制御信号を出力する第3のスイッチング素子オン時間を求め、
前記第3のスイッチング素子オフ時間と前記第3のスイッチング素子オン時間とを、次の周期の前記第3のスイッチング素子の制御に反映させる、
ことを特徴とする請求項2に記載の絶縁型力率改善回路。 - 前記第2のスイッチング素子と前記第1のダイオードと前記第1キャパシタとの直列インダクタンス値が、前記第1のスイッチング素子の直列寄生インダクタンス値以下になるように回路配線をすることを特徴とする請求項1〜7のいずれか1つに記載の絶縁型力率改善回路。
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