JPH11259101A - フェールセーフ出力装置 - Google Patents
フェールセーフ出力装置Info
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- JPH11259101A JPH11259101A JP7647298A JP7647298A JPH11259101A JP H11259101 A JPH11259101 A JP H11259101A JP 7647298 A JP7647298 A JP 7647298A JP 7647298 A JP7647298 A JP 7647298A JP H11259101 A JPH11259101 A JP H11259101A
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Abstract
(57)【要約】
【課題】 取付面積が小さくて済み寿命も長く、故障の
際にも誤出力を防止でき信頼性を向上させたフェールセ
ーフ出力装置を得ることである。 【解決手段】 タイミング発生部は、クロック発生部か
らの基本クロックに基づき３台の制御装置から出力され
る信号をパルス化するためのタイミング信号を発生させ
る。３台の制御装置のうちの２台の制御装置の組み合わ
せ毎に設けられた２ＡＮＤ回路部は、各々の制御装置の
出力信号とタイミング発生部からのタイミング信号とに
基づいて２台の制御装置の組み合わせ毎にそれぞれ交番
信号を生成し、それぞれの交番信号をＯＲ回路部で論理
和をとり、直流除去回路部で直流成分を除去して整流回
路部で整流する。そして、整流回路部で整流された出力
信号により出力リレーを駆動する。従って、故障が発生
し交番信号が出力されなくなることにより出力リレーが
ＯＦＦとなり、誤出力が阻止される。
際にも誤出力を防止でき信頼性を向上させたフェールセ
ーフ出力装置を得ることである。 【解決手段】 タイミング発生部は、クロック発生部か
らの基本クロックに基づき３台の制御装置から出力され
る信号をパルス化するためのタイミング信号を発生させ
る。３台の制御装置のうちの２台の制御装置の組み合わ
せ毎に設けられた２ＡＮＤ回路部は、各々の制御装置の
出力信号とタイミング発生部からのタイミング信号とに
基づいて２台の制御装置の組み合わせ毎にそれぞれ交番
信号を生成し、それぞれの交番信号をＯＲ回路部で論理
和をとり、直流除去回路部で直流成分を除去して整流回
路部で整流する。そして、整流回路部で整流された出力
信号により出力リレーを駆動する。従って、故障が発生
し交番信号が出力されなくなることにより出力リレーが
ＯＦＦとなり、誤出力が阻止される。
Description
【０００１】
【発明の属する技術分野】本発明は、３重系制御装置か
らの出力信号を多数決原理処理を行って出力するフェー
ルセーフ性を有するフェールセーフ出力装置に関する。
らの出力信号を多数決原理処理を行って出力するフェー
ルセーフ性を有するフェールセーフ出力装置に関する。
【０００２】
【従来の技術】例えば、鉄道の分野の制御装置において
は、同一演算を行う制御装置を３台設けて制御装置を３
重化し、その３重化した制御装置からの出力信号を多数
決原理により出力するようにしたものがある。この場合
の多数決論理処理を行うフェールセーフ出力装置として
は、図１０に示すような回路構成のものがある。
は、同一演算を行う制御装置を３台設けて制御装置を３
重化し、その３重化した制御装置からの出力信号を多数
決原理により出力するようにしたものがある。この場合
の多数決論理処理を行うフェールセーフ出力装置として
は、図１０に示すような回路構成のものがある。
【０００３】これは、Ａ系、Ｂ系、Ｃ系の３系の制御装
置からなり、各系の各制御装置３Ａ、３Ｂ、３Ｃからの
出力をそれぞれ出力リレー９Ａ、９Ｂ、９Ｃを介して出
力する。つまり、出力リレー９Ａ、９Ｂ、９Ｃの接点Ａ
１、Ｂ１、Ｃ１を用いて多数決回路１７を構成し、この
多数決回路１７により多数決論理処理を行い、３系の出
力のうちの２つの出力が一致すれば正常として外部に出
力させるようにしている。これにより、１系の制御装置
３が故障して誤出力したとしても、多数決回路１７にお
いて外部への誤出力を防ぐことができる。このようにし
て、フェールセーフ性を持たせている。
置からなり、各系の各制御装置３Ａ、３Ｂ、３Ｃからの
出力をそれぞれ出力リレー９Ａ、９Ｂ、９Ｃを介して出
力する。つまり、出力リレー９Ａ、９Ｂ、９Ｃの接点Ａ
１、Ｂ１、Ｃ１を用いて多数決回路１７を構成し、この
多数決回路１７により多数決論理処理を行い、３系の出
力のうちの２つの出力が一致すれば正常として外部に出
力させるようにしている。これにより、１系の制御装置
３が故障して誤出力したとしても、多数決回路１７にお
いて外部への誤出力を防ぐことができる。このようにし
て、フェールセーフ性を持たせている。
【０００４】
【発明が解決しようとする課題】ところが、このような
従来のフェールセーフ出力装置では、３個の出力リレー
９Ａ、９Ｂ、９Ｃの接点Ａ１、Ｂ１、Ｃ１を組み合わせ
て多数決回路１７を構成し、３系の制御装置３Ａ、３
Ｂ、３Ｃの出力を論理演算（2 out of 3）するようにし
ているので、１点の出力に対して３個の出力リレー９が
必要であり、フェールセーフ性を保持しようとした場合
には、出力リレー９の取付面積と寿命が問題となる。
従来のフェールセーフ出力装置では、３個の出力リレー
９Ａ、９Ｂ、９Ｃの接点Ａ１、Ｂ１、Ｃ１を組み合わせ
て多数決回路１７を構成し、３系の制御装置３Ａ、３
Ｂ、３Ｃの出力を論理演算（2 out of 3）するようにし
ているので、１点の出力に対して３個の出力リレー９が
必要であり、フェールセーフ性を保持しようとした場合
には、出力リレー９の取付面積と寿命が問題となる。
【０００５】本発明に目的は、取付面積が小さくて済み
寿命も長く、故障の際にも誤出力を防止でき信頼性を向
上させたフェールセーフ出力装置を得ることである。
寿命も長く、故障の際にも誤出力を防止でき信頼性を向
上させたフェールセーフ出力装置を得ることである。
【０００６】
【課題を解決するための手段】請求項１の発明に係わる
フェールセーフ出力装置は、基本クロックを発生するク
ロック発生部と、クロック発生部からの基本クロックに
基づき３台の制御装置から出力される信号をパルス化す
るためのタイミング信号を発生させるタイミング発生部
と、３台の制御装置のうちの２台の制御装置の組み合わ
せ毎に設けられ各々の制御装置の出力信号とタイミング
発生部からのタイミング信号とに基づいて２台の制御装
置の組み合わせ毎にそれぞれ交番信号を生成する２ＡＮ
Ｄ回路部と、各々の２ＡＮＤ回路部からの交番信号を入
力し論理和出力するＯＲ回路部と、ＯＲ回路部の出力信
号から直流成分を除去する直流除去回路部と、直流除去
回路部で直流成分を除去した交番信号を整流する整流回
路部と、整流回路部で整流された出力信号により駆動さ
れる出力リレーとを備えたことを特徴とする。
フェールセーフ出力装置は、基本クロックを発生するク
ロック発生部と、クロック発生部からの基本クロックに
基づき３台の制御装置から出力される信号をパルス化す
るためのタイミング信号を発生させるタイミング発生部
と、３台の制御装置のうちの２台の制御装置の組み合わ
せ毎に設けられ各々の制御装置の出力信号とタイミング
発生部からのタイミング信号とに基づいて２台の制御装
置の組み合わせ毎にそれぞれ交番信号を生成する２ＡＮ
Ｄ回路部と、各々の２ＡＮＤ回路部からの交番信号を入
力し論理和出力するＯＲ回路部と、ＯＲ回路部の出力信
号から直流成分を除去する直流除去回路部と、直流除去
回路部で直流成分を除去した交番信号を整流する整流回
路部と、整流回路部で整流された出力信号により駆動さ
れる出力リレーとを備えたことを特徴とする。
【０００７】請求項１の発明に係わるフェールセーフ出
力装置では、タイミング発生部は、クロック発生部から
の基本クロックに基づき３台の制御装置から出力される
信号をパルス化するためのタイミング信号を発生させ
る。３台の制御装置のうちの２台の制御装置の組み合わ
せ毎に設けられた２ＡＮＤ回路部は、各々の制御装置の
出力信号とタイミング発生部からのタイミング信号とに
基づいて２台の制御装置の組み合わせ毎にそれぞれ交番
信号を生成し、それぞれの交番信号をＯＲ回路部で論理
和をとり、直流除去回路部でＯＲ回路部の出力信号から
直流成分を除去し、整流回路部で整流する。そして、整
流回路部で整流された出力信号により出力リレーを駆動
する。従って、故障が発生し交番信号が出力されなくな
ることにより出力リレーがＯＦＦとなり、誤出力が阻止
される。
力装置では、タイミング発生部は、クロック発生部から
の基本クロックに基づき３台の制御装置から出力される
信号をパルス化するためのタイミング信号を発生させ
る。３台の制御装置のうちの２台の制御装置の組み合わ
せ毎に設けられた２ＡＮＤ回路部は、各々の制御装置の
出力信号とタイミング発生部からのタイミング信号とに
基づいて２台の制御装置の組み合わせ毎にそれぞれ交番
信号を生成し、それぞれの交番信号をＯＲ回路部で論理
和をとり、直流除去回路部でＯＲ回路部の出力信号から
直流成分を除去し、整流回路部で整流する。そして、整
流回路部で整流された出力信号により出力リレーを駆動
する。従って、故障が発生し交番信号が出力されなくな
ることにより出力リレーがＯＦＦとなり、誤出力が阻止
される。
【０００８】請求項２の発明に係わるフェールセーフ出
力装置は、請求項１のフェールセーフ出力装置におい
て、各々の制御装置は出力１点あたり２つの信号を出力
し、２ＡＮＤ回路部は２つの信号が共にＯＮであるとき
のみ交番信号を発生するようにしたことを特徴とする。
力装置は、請求項１のフェールセーフ出力装置におい
て、各々の制御装置は出力１点あたり２つの信号を出力
し、２ＡＮＤ回路部は２つの信号が共にＯＮであるとき
のみ交番信号を発生するようにしたことを特徴とする。
【０００９】請求項２の発明に係わるフェールセーフ出
力装置では、請求項１のフェールセーフ出力装置の作用
に加え、２ＡＮＤ回路部は制御装置から出力される２つ
の信号が共にＯＮであるときのみ交番信号を発生する。
従って、出力信号が交番信号でないときは、２ＡＮＤ回
路部の故障と判定できる。
力装置では、請求項１のフェールセーフ出力装置の作用
に加え、２ＡＮＤ回路部は制御装置から出力される２つ
の信号が共にＯＮであるときのみ交番信号を発生する。
従って、出力信号が交番信号でないときは、２ＡＮＤ回
路部の故障と判定できる。
【００１０】請求項３の発明に係わるフェールセーフ出
力装置は、請求項２のフェールセーフ出力装置におい
て、２ＡＮＤ回路部を構成する回路要素を有しその回路
要素の動作結果と２ＡＮＤ回路部の動作結果とを比較す
る機能を有した照合回路を設け、制御装置は２ＡＮＤ回
路部には出力１点あたりの２つの信号を出力し、照合回
路には出力１点あたりの２つの信号に対応する２つの検
査用信号を出力するようにしたことを特徴とする。
力装置は、請求項２のフェールセーフ出力装置におい
て、２ＡＮＤ回路部を構成する回路要素を有しその回路
要素の動作結果と２ＡＮＤ回路部の動作結果とを比較す
る機能を有した照合回路を設け、制御装置は２ＡＮＤ回
路部には出力１点あたりの２つの信号を出力し、照合回
路には出力１点あたりの２つの信号に対応する２つの検
査用信号を出力するようにしたことを特徴とする。
【００１１】請求項３の発明に係わるフェールセーフ出
力装置では、請求項２のフェールセーフ出力装置の作用
に加え、照合回路の比較機能により、検査用出力に基づ
いて２ＡＮＤ回路部が正常であることを検証する。
力装置では、請求項２のフェールセーフ出力装置の作用
に加え、照合回路の比較機能により、検査用出力に基づ
いて２ＡＮＤ回路部が正常であることを検証する。
【００１２】請求項４の発明に係わるフェールセーフ出
力装置は、請求項１のフェールセーフ出力装置におい
て、制御装置は、直流除去回路部の２次側の出力信号が
正しく出力されているか否かを確認するようにしたこと
を特徴とする。
力装置は、請求項１のフェールセーフ出力装置におい
て、制御装置は、直流除去回路部の２次側の出力信号が
正しく出力されているか否かを確認するようにしたこと
を特徴とする。
【００１３】請求項４の発明に係わるフェールセーフ出
力装置では、請求項１のフェールセーフ出力装置の作用
に加え、出力信号が正しく出力されていることを直流除
去回路部の２次側の出力信号に基づいて確認する。
力装置では、請求項１のフェールセーフ出力装置の作用
に加え、出力信号が正しく出力されていることを直流除
去回路部の２次側の出力信号に基づいて確認する。
【００１４】請求項５の発明に係わるフェールセーフ出
力装置は、請求項１のフェールセーフ出力装置におい
て、各々の２ＡＮＤ回路部と、ＯＲ回路部と、整流除去
回路部と、整流回路部とを２重化して２系統設け、各々
の系統の出力を論理和出力するようにしたことを特徴と
する。
力装置は、請求項１のフェールセーフ出力装置におい
て、各々の２ＡＮＤ回路部と、ＯＲ回路部と、整流除去
回路部と、整流回路部とを２重化して２系統設け、各々
の系統の出力を論理和出力するようにしたことを特徴と
する。
【００１５】請求項５の発明に係わるフェールセーフ出
力装置では、請求項１のフェールセーフ出力装置の作用
に加え、２重化した一方の系統が故障したときは他方の
系統の出力信号を出力する。
力装置では、請求項１のフェールセーフ出力装置の作用
に加え、２重化した一方の系統が故障したときは他方の
系統の出力信号を出力する。
【００１６】請求項６の発明に係わるフェールセーフ出
力装置は、請求項１のフェールセーフ出力装置におい
て、制御装置は、出力リレーの出力接点と運動して動作
する接点のＯＮ／ＯＦＦ状態を読み込むことにより出力
状態を監視するようにしたことを特徴とする。
力装置は、請求項１のフェールセーフ出力装置におい
て、制御装置は、出力リレーの出力接点と運動して動作
する接点のＯＮ／ＯＦＦ状態を読み込むことにより出力
状態を監視するようにしたことを特徴とする。
【００１７】請求項６の発明に係わるフェールセーフ出
力装置では、請求項１のフェールセーフ出力装置の作用
に加え、出力リレーのＯＮ／ＯＦＦ状態により出力状態
を制御装置にて監視する。
力装置では、請求項１のフェールセーフ出力装置の作用
に加え、出力リレーのＯＮ／ＯＦＦ状態により出力状態
を制御装置にて監視する。
【００１８】請求項７の発明に係わるフェールセーフ出
力装置は、請求項６のフェールセーフ出力装置におい
て、制御装置は、出力リレーの出力接点と運動して動作
する接点の状態を読み込む読込回路の入力状態を試験周
期毎に切り、読込回路の正常状態を確認するようにした
ことを特徴とする。
力装置は、請求項６のフェールセーフ出力装置におい
て、制御装置は、出力リレーの出力接点と運動して動作
する接点の状態を読み込む読込回路の入力状態を試験周
期毎に切り、読込回路の正常状態を確認するようにした
ことを特徴とする。
【００１９】請求項７の発明に係わるフェールセーフ出
力装置では、請求項６のフェールセーフ出力装置の作用
に加え、読込回路の入力状態を試験周期毎に切り、その
後に読込回路に信号入力して読込回路の正常状態を確認
する。
力装置では、請求項６のフェールセーフ出力装置の作用
に加え、読込回路の入力状態を試験周期毎に切り、その
後に読込回路に信号入力して読込回路の正常状態を確認
する。
【００２０】請求項８の発明に係わるフェールセーフ出
力装置は、請求項６のフェールセーフ出力装置におい
て、制御装置は、出力リレーの出力接点と運動して動作
する接点の状態を読み込む読込回路の入力状態を試験周
期毎にＯＦＦにし、読込回路の正常状態を確認するよう
にしたことを特徴とする。
力装置は、請求項６のフェールセーフ出力装置におい
て、制御装置は、出力リレーの出力接点と運動して動作
する接点の状態を読み込む読込回路の入力状態を試験周
期毎にＯＦＦにし、読込回路の正常状態を確認するよう
にしたことを特徴とする。
【００２１】請求項８の発明に係わるフェールセーフ出
力装置では、請求項６のフェールセーフ出力装置の作用
に加え、読込回路の入力状態を試験周期毎にＯＦＦに
し、その後に読込回路をＯＮにして読込回路の正常状態
を確認する 請求項９の発明に係わるフェールセーフ出力装置は、請
求項１のフェールセーフ出力装置において、制御装置が
異常状態となったときは、ＯＲ回路部への制御電源の供
給を停止するようにしたことを特徴とする。
力装置では、請求項６のフェールセーフ出力装置の作用
に加え、読込回路の入力状態を試験周期毎にＯＦＦに
し、その後に読込回路をＯＮにして読込回路の正常状態
を確認する 請求項９の発明に係わるフェールセーフ出力装置は、請
求項１のフェールセーフ出力装置において、制御装置が
異常状態となったときは、ＯＲ回路部への制御電源の供
給を停止するようにしたことを特徴とする。
【００２２】請求項９の発明に係わるフェースセーフ出
力装置は、請求項１のフェールセーフ出力装置の作用に
加え、ＯＲ回路部に供給している制御電源に対し、制御
装置が異常状態となった時に制御電源の出力を遮断す
る。これにより、異常状態となった制御装置からの出力
を阻止する。
力装置は、請求項１のフェールセーフ出力装置の作用に
加え、ＯＲ回路部に供給している制御電源に対し、制御
装置が異常状態となった時に制御電源の出力を遮断す
る。これにより、異常状態となった制御装置からの出力
を阻止する。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。図１は本発明の第１の実施の形態に係わるフェー
ルセーフ出力装置の構成図である。
する。図１は本発明の第１の実施の形態に係わるフェー
ルセーフ出力装置の構成図である。
【００２４】クロック発生部１は、Ｐ１、Ｐ２、〜Ｐ８
の８個のパルスを周期的に発生するものであり、クロッ
ク発生部１からの基本クロックはタイミング発生部２に
入力される。タイミング発生部２は、基本クロックに基
づいて、後述するようにＰ１、Ｐ３、Ｐ５、Ｐ７の４個
のパルスを周期的に発生し、出力回路部１８に供給す
る。すなわち、タイミング発生部２は、Ａ系制御装置３
Ａ、Ｂ系制御装置３Ｂ、Ｃ系制御装置３Ｃの３台の制御
装置３から出力される信号をパルス化するためのタイミ
ング信号を発生させる。
の８個のパルスを周期的に発生するものであり、クロッ
ク発生部１からの基本クロックはタイミング発生部２に
入力される。タイミング発生部２は、基本クロックに基
づいて、後述するようにＰ１、Ｐ３、Ｐ５、Ｐ７の４個
のパルスを周期的に発生し、出力回路部１８に供給す
る。すなわち、タイミング発生部２は、Ａ系制御装置３
Ａ、Ｂ系制御装置３Ｂ、Ｃ系制御装置３Ｃの３台の制御
装置３から出力される信号をパルス化するためのタイミ
ング信号を発生させる。
【００２５】出力回路部１８は、2 out of 3照合回路部
６と、直流除去回路部７と、整流回路部８とから構成さ
れる。さらに、2 out of 3照合回路部６は、３個の２Ａ
ＮＤ回路部４とＯＲ回路５とから構成されている。２Ａ
ＮＤ回路部４は、３台の制御装置３Ａ、３Ｂ、３Ｃのう
ちの２台の制御装置の組み合わせ毎に設けられ、各々の
制御装置３の出力信号とタイミング発生部２からのタイ
ミング信号とに基づいて、後述するように２台の制御装
置の組み合わせ毎にそれぞれ交番信号を生成する。そし
て、ＯＲ回路部５は、各々の２ＡＮＤ回路部４からの交
番信号を入力し論理和を出力する。
６と、直流除去回路部７と、整流回路部８とから構成さ
れる。さらに、2 out of 3照合回路部６は、３個の２Ａ
ＮＤ回路部４とＯＲ回路５とから構成されている。２Ａ
ＮＤ回路部４は、３台の制御装置３Ａ、３Ｂ、３Ｃのう
ちの２台の制御装置の組み合わせ毎に設けられ、各々の
制御装置３の出力信号とタイミング発生部２からのタイ
ミング信号とに基づいて、後述するように２台の制御装
置の組み合わせ毎にそれぞれ交番信号を生成する。そし
て、ＯＲ回路部５は、各々の２ＡＮＤ回路部４からの交
番信号を入力し論理和を出力する。
【００２６】ＯＲ回路部５の出力信号は直流除去回路部
７に入力されて、ここで直流成分が除去され、さらに、
整流回路部８で整流される。そして、整流回路部８で整
流された出力信号により出力リレー９が駆動されるよう
になっている。
７に入力されて、ここで直流成分が除去され、さらに、
整流回路部８で整流される。そして、整流回路部８で整
流された出力信号により出力リレー９が駆動されるよう
になっている。
【００２７】図２は、２ＡＮＤ回路部４の構成図であ
り、図３は、２ＡＮＤ回路部４の各部の動作信号を示す
タイムチャートである。上述のように２ＡＮＤ回路部４
は、３台の制御装置３Ａ、３Ｂ、３Ｃのうちの２台の制
御装置の組み合わせ毎に設けられる。いま、２台の制御
装置をＡ系制御装置３ＡとＢ系制御装置３Ｂとする。ま
た、２ＡＮＤ回路部４は、図２に示すようにＸ系列とＹ
系列との２系列を有することから、各々の制御装置３
Ａ、３Ｂからは、出力１点あたり２つの出力を出すもの
とする。すなわち、Ａ系制御装置３Ａの出力信号をＡＸ
とＡＹ（ＡＸ＝ＡＹ）、Ｂ系制御装置３Ｂの出力信号を
ＢＸとＢＹ（ＢＸ＝ＢＹ）とする。
り、図３は、２ＡＮＤ回路部４の各部の動作信号を示す
タイムチャートである。上述のように２ＡＮＤ回路部４
は、３台の制御装置３Ａ、３Ｂ、３Ｃのうちの２台の制
御装置の組み合わせ毎に設けられる。いま、２台の制御
装置をＡ系制御装置３ＡとＢ系制御装置３Ｂとする。ま
た、２ＡＮＤ回路部４は、図２に示すようにＸ系列とＹ
系列との２系列を有することから、各々の制御装置３
Ａ、３Ｂからは、出力１点あたり２つの出力を出すもの
とする。すなわち、Ａ系制御装置３Ａの出力信号をＡＸ
とＡＹ（ＡＸ＝ＡＹ）、Ｂ系制御装置３Ｂの出力信号を
ＢＸとＢＹ（ＢＸ＝ＢＹ）とする。
【００２８】ＡＮＤ回路１０ａにはＡ系制御装置３Ａの
出力信号ＡＸとタイミング発生部２からのパルス信号Ｐ
１が入力され、論理積が演算される。同様に、ＡＮＤ回
路１０ｂにはＢ系制御装置３Ｂの出力信号ＢＸとタイミ
ング発生部２からのパルス信号Ｐ３が入力され、ＡＮＤ
回路１０ｃにはＡ系制御装置３Ａの出力信号ＡＹとタイ
ミング発生部２からのパルス信号Ｐ５が入力され、ＡＮ
Ｄ回路１０ｄにはＢ系制御装置３Ｂの出力信号ＢＹとタ
イミング発生部２からのパルス信号Ｐ７が入力され、そ
れぞれ論理積が演算される。
出力信号ＡＸとタイミング発生部２からのパルス信号Ｐ
１が入力され、論理積が演算される。同様に、ＡＮＤ回
路１０ｂにはＢ系制御装置３Ｂの出力信号ＢＸとタイミ
ング発生部２からのパルス信号Ｐ３が入力され、ＡＮＤ
回路１０ｃにはＡ系制御装置３Ａの出力信号ＡＹとタイ
ミング発生部２からのパルス信号Ｐ５が入力され、ＡＮ
Ｄ回路１０ｄにはＢ系制御装置３Ｂの出力信号ＢＹとタ
イミング発生部２からのパルス信号Ｐ７が入力され、そ
れぞれ論理積が演算される。
【００２９】パルス信号Ｐ１、Ｐ３、Ｐ５、Ｐ７は、図
３に示すように、クロック発生部１からの基本クロック
ＣＬＫに基づいて、タイミング発生部２から与えられる
タイミング信号であり、Ａ系制御装置３Ａの出力信号Ａ
ＸとＡＹ（ＡＸ＝ＡＹ）、Ｂ系制御装置３Ｂの出力信号
ＢＸとＢＹ（ＢＸ＝ＢＹ）は、方形波で与えられてい
る。
３に示すように、クロック発生部１からの基本クロック
ＣＬＫに基づいて、タイミング発生部２から与えられる
タイミング信号であり、Ａ系制御装置３Ａの出力信号Ａ
ＸとＡＹ（ＡＸ＝ＡＹ）、Ｂ系制御装置３Ｂの出力信号
ＢＸとＢＹ（ＢＸ＝ＢＹ）は、方形波で与えられてい
る。
【００３０】ＡＮＤ回路１０ａの出力信号およびＡＮＤ
回路１０ｂの出力信号は、ＯＲ回路１９ａに入力され論
理和演算が行われて出力信号ＡＢＸ１３が出力される。
そして、出力信号ＡＢＸ１３はＪＫフリップフロップ
（ＪＫＦＦ）１１ａのＣＫ端子に入力される。同様に、
ＡＮＤ回路１０ｃの出力信号およびＡＮＤ回路１０ｄの
出力信号は、ＯＲ回路１９ｂに入力され論理和演算が行
われて出力信号ＡＢＹ５７が出力される。そして、出力
信号ＡＢＹ５７はＪＫフリップフロップ（ＪＫＦＦ）１
１ｂのＣＫ端子に入力される。
回路１０ｂの出力信号は、ＯＲ回路１９ａに入力され論
理和演算が行われて出力信号ＡＢＸ１３が出力される。
そして、出力信号ＡＢＸ１３はＪＫフリップフロップ
（ＪＫＦＦ）１１ａのＣＫ端子に入力される。同様に、
ＡＮＤ回路１０ｃの出力信号およびＡＮＤ回路１０ｄの
出力信号は、ＯＲ回路１９ｂに入力され論理和演算が行
われて出力信号ＡＢＹ５７が出力される。そして、出力
信号ＡＢＹ５７はＪＫフリップフロップ（ＪＫＦＦ）１
１ｂのＣＫ端子に入力される。
【００３１】また、ＪＫフリップフロップ１１ａのＪ端
子には、Ａ系制御装置３Ａの出力信号ＡＸとタイミング
信号Ｔ１との論理積をとるＡＮＤ回路１０ｅの出力信号
ＡＸＴ１が入力され、同様に、ＪＫフリップフロップ１
１ｂのＪ端子には、Ａ系制御装置３Ａの出力信号ＡＹと
タイミング信号Ｔ５との論理積をとるＡＮＤ回路１０ｆ
の出力信号ＡＸＴ５が入力されている。
子には、Ａ系制御装置３Ａの出力信号ＡＸとタイミング
信号Ｔ１との論理積をとるＡＮＤ回路１０ｅの出力信号
ＡＸＴ１が入力され、同様に、ＪＫフリップフロップ１
１ｂのＪ端子には、Ａ系制御装置３Ａの出力信号ＡＹと
タイミング信号Ｔ５との論理積をとるＡＮＤ回路１０ｆ
の出力信号ＡＸＴ５が入力されている。
【００３２】さらにまた、ＪＫフリップフロップ１１ａ
のＣＬ端子および後述するＤフリップフロップ（ＤＦ
Ｆ）１２ａのＣＬ端子には、Ａ系制御装置３Ａの出力信
号ＡＸとＢ系制御装置３Ｂの出力信号ＢＸとの論理和演
算を行うＯＲ回路１９ｃの出力信号が入力されている。
同様に、ＪＫフリップフロップ１１ｂのＣＬ端子および
後述するＤフリップフロップ（ＤＦＦ）１２ｂのＣＬ端
子には、Ａ系制御装置３Ａの出力信号ＡＹとＢ系制御装
置３Ｂの出力信号ＢＹとの論理和演算を行うＯＲ回路１
９ｄの出力信号が入力されている。
のＣＬ端子および後述するＤフリップフロップ（ＤＦ
Ｆ）１２ａのＣＬ端子には、Ａ系制御装置３Ａの出力信
号ＡＸとＢ系制御装置３Ｂの出力信号ＢＸとの論理和演
算を行うＯＲ回路１９ｃの出力信号が入力されている。
同様に、ＪＫフリップフロップ１１ｂのＣＬ端子および
後述するＤフリップフロップ（ＤＦＦ）１２ｂのＣＬ端
子には、Ａ系制御装置３Ａの出力信号ＡＹとＢ系制御装
置３Ｂの出力信号ＢＹとの論理和演算を行うＯＲ回路１
９ｄの出力信号が入力されている。
【００３３】Ａ系制御装置３Ａの出力信号ＡＸとＢ系制
御装置３Ｂの出力信号ＢＸとが共に「１」（ＡＸ＝ＢＸ
＝１）であるとき、ＪＫフリップフロップ１１ａの出力
信号ＡＢＸＦＦは、パルス信号Ｐ１のタイミングでセッ
トされ、パルス信号Ｐ３のタイミングでリセットされ
る。つまり、ＪＫフリップフロップ１１ａの出力信号Ａ
ＢＸＦＦは交番信号となる。
御装置３Ｂの出力信号ＢＸとが共に「１」（ＡＸ＝ＢＸ
＝１）であるとき、ＪＫフリップフロップ１１ａの出力
信号ＡＢＸＦＦは、パルス信号Ｐ１のタイミングでセッ
トされ、パルス信号Ｐ３のタイミングでリセットされ
る。つまり、ＪＫフリップフロップ１１ａの出力信号Ａ
ＢＸＦＦは交番信号となる。
【００３４】Ａ系制御装置３Ａの出力信号ＡＸとＢ系制
御装置３Ｂの出力信号ＢＸとのうちのいずれかが「０」
の場合には、ＪＫフリッププロップ１１ａの端子のいず
れかが「０」になるために、ＪＫフリップフロップ１１
ａはセットまたはリセットの状態のままで、状態変化を
起こさなくなる。それと同時に、ＪＫフリップフロップ
１１ａのＣＬ端子からの信号で、出力信号ＡＢＸＦＦは
直流的にクリアする。
御装置３Ｂの出力信号ＢＸとのうちのいずれかが「０」
の場合には、ＪＫフリッププロップ１１ａの端子のいず
れかが「０」になるために、ＪＫフリップフロップ１１
ａはセットまたはリセットの状態のままで、状態変化を
起こさなくなる。それと同時に、ＪＫフリップフロップ
１１ａのＣＬ端子からの信号で、出力信号ＡＢＸＦＦは
直流的にクリアする。
【００３５】従って、ＪＫフリップフロップ１１ａの出
力信号ＡＢＸＦＦの出力が交番信号となるのは、ＡＸ＝
ＢＸ＝１の時のみであり、これは、Ａ系制御装置３Ａの
出力信号ＡＸとＢ系制御装置３Ｂの出力信号ＢＸをＡＮ
Ｄ演算したことになるため、ＪＫフリップフロップ１１
ａは、Ａ系制御装置３Ａの出力信号ＡＸとＢ系制御装置
３Ｂの出力信号ＢＸとのＡＮＤ回路となっている。
力信号ＡＢＸＦＦの出力が交番信号となるのは、ＡＸ＝
ＢＸ＝１の時のみであり、これは、Ａ系制御装置３Ａの
出力信号ＡＸとＢ系制御装置３Ｂの出力信号ＢＸをＡＮ
Ｄ演算したことになるため、ＪＫフリップフロップ１１
ａは、Ａ系制御装置３Ａの出力信号ＡＸとＢ系制御装置
３Ｂの出力信号ＢＸとのＡＮＤ回路となっている。
【００３６】Ａ系制御装置３Ａの他方の出力信号ＡＹお
よびＢ系制御装置３Ｂの他方の出力信号ＢＹについても
同様に、Ａ系制御装置３Ａの出力信号ＡＹとＢ系制御装
置３Ｂの出力信号ＢＹとが共に「１」（ＡＹ＝ＢＹ＝
１）であるとき、ＪＫフリップフロップ１１ｂの出力信
号ＡＢＹＦＦは、パルス信号Ｐ５のタイミングでセット
され、パルス信号Ｐ７のタイミングでリセットされる。
つまり、ＪＫフリップフロップ１１ｂの出力信号ＡＢＹ
ＦＦは交番信号となる。
よびＢ系制御装置３Ｂの他方の出力信号ＢＹについても
同様に、Ａ系制御装置３Ａの出力信号ＡＹとＢ系制御装
置３Ｂの出力信号ＢＹとが共に「１」（ＡＹ＝ＢＹ＝
１）であるとき、ＪＫフリップフロップ１１ｂの出力信
号ＡＢＹＦＦは、パルス信号Ｐ５のタイミングでセット
され、パルス信号Ｐ７のタイミングでリセットされる。
つまり、ＪＫフリップフロップ１１ｂの出力信号ＡＢＹ
ＦＦは交番信号となる。
【００３７】Ａ系制御装置３Ａの出力信号ＡＹとＢ系制
御装置３Ｂの出力信号ＢＹとのうちのいずれかが「０」
の場合には、ＪＫフリッププロップ１１ｂの端子のいず
れかが「０」になるために、ＪＫフリップフロップ１１
ｂはセットまたはリセットの状態のままで、状態変化を
起こさなくなる。それと同時に、ＪＫフリップフロップ
１１ｂのＣＬ端子からの信号で、出力信号ＡＢＹＦＦは
直流的にクリアする。
御装置３Ｂの出力信号ＢＹとのうちのいずれかが「０」
の場合には、ＪＫフリッププロップ１１ｂの端子のいず
れかが「０」になるために、ＪＫフリップフロップ１１
ｂはセットまたはリセットの状態のままで、状態変化を
起こさなくなる。それと同時に、ＪＫフリップフロップ
１１ｂのＣＬ端子からの信号で、出力信号ＡＢＹＦＦは
直流的にクリアする。
【００３８】従って、ＪＫフリップフロップ１１ｂの出
力信号ＡＢＹＦＦの出力が交番信号となるのは、ＡＹ＝
ＢＹ＝１の時のみであり、これは、Ａ系制御装置３Ａの
出力信号ＡＹとＢ系制御装置３Ｂの出力信号ＢＹをＡＮ
Ｄ演算したことになるため、ＪＫフリップフロップ１１
ｂは、Ａ系制御装置３Ａの出力信号ＡＹとＢ系制御装置
３Ｂの出力信号ＢＹとのＡＮＤ回路となっている。
力信号ＡＢＹＦＦの出力が交番信号となるのは、ＡＹ＝
ＢＹ＝１の時のみであり、これは、Ａ系制御装置３Ａの
出力信号ＡＹとＢ系制御装置３Ｂの出力信号ＢＹをＡＮ
Ｄ演算したことになるため、ＪＫフリップフロップ１１
ｂは、Ａ系制御装置３Ａの出力信号ＡＹとＢ系制御装置
３Ｂの出力信号ＢＹとのＡＮＤ回路となっている。
【００３９】次に、Ｘ信号とＹ信号の交番信号のＡＮＤ
回路は、Ｄフリップフロップ１２ａとＤフリップフロッ
プ１２ｂとで実現する。ＪＫフリップフロップ１１ｂの
出力信号ＡＢＹＦＦの立ち上がり信号（パルスＰ５のタ
イミング）でＤフリップフロップ１２ａの「１」側の信
号がＤフリップフロップ１２ｂにシフトされる。
回路は、Ｄフリップフロップ１２ａとＤフリップフロッ
プ１２ｂとで実現する。ＪＫフリップフロップ１１ｂの
出力信号ＡＢＹＦＦの立ち上がり信号（パルスＰ５のタ
イミング）でＤフリップフロップ１２ａの「１」側の信
号がＤフリップフロップ１２ｂにシフトされる。
【００４０】次にフリップフロップ１１ａの出力信号Ａ
ＢＸＦＦの立ち上がり（パルスＰ１のタイミング）で、
Ｄフリップフロップ１２ｂの「０」側（インバート側）
の信号がＤフリップフロップ１２ａにシフトされる。
ＢＸＦＦの立ち上がり（パルスＰ１のタイミング）で、
Ｄフリップフロップ１２ｂの「０」側（インバート側）
の信号がＤフリップフロップ１２ａにシフトされる。
【００４１】正常に動作している時は、Ｄフリップフロ
ップ１２ａはパルス信号Ｐ５のタイミング（ＡＢＹＦＦ
の立ち上がり）で、現在の状態をＤフリップフロップ１
２ｂにシフトし、パルス信号Ｐ１のタイミング（ＡＢＸ
ＦＦの立ち上がり）でＤフリップフロップ１２ｂのイン
バート信号（自分の前回のＰ１のタイミングのインバー
ト状態）を取り込む。従って、正常に動作している場合
にはＤフリップフロップ１２ａはパルス信号Ｐ１のタイ
ミングで「１」と「０」を交互に繰り返す交番信号とな
る。
ップ１２ａはパルス信号Ｐ５のタイミング（ＡＢＹＦＦ
の立ち上がり）で、現在の状態をＤフリップフロップ１
２ｂにシフトし、パルス信号Ｐ１のタイミング（ＡＢＸ
ＦＦの立ち上がり）でＤフリップフロップ１２ｂのイン
バート信号（自分の前回のＰ１のタイミングのインバー
ト状態）を取り込む。従って、正常に動作している場合
にはＤフリップフロップ１２ａはパルス信号Ｐ１のタイ
ミングで「１」と「０」を交互に繰り返す交番信号とな
る。
【００４２】Ａ系制御装置３Ａの出力信号ＡＸとＢ系制
御装置３Ｂの出力信号ＢＸのいずれか「０」であれば、
Ｄフリップフロップ１２ａはリセットされたままで、交
番変化しない。これは、Ａ系制御装置３Ａの出力信号Ａ
ＸとＢ系制御装置３Ｂの出力信号ＢＸがＤフリップフロ
ップ１２ａのＣＬ端子に入力されているので、Ａ系制御
装置３Ａの出力信号ＡＸまたはＢ系制御装置３Ｂの出力
信号ＢＸが「０」になると、直流的なクリアがかかるた
めと、ＪＫフリップフロップ１１ａのパルスがなくなる
とＤフリップフロップ１２ａの出力信号ＡＢ１ＦＦは状
態が変化しなくなるためである。
御装置３Ｂの出力信号ＢＸのいずれか「０」であれば、
Ｄフリップフロップ１２ａはリセットされたままで、交
番変化しない。これは、Ａ系制御装置３Ａの出力信号Ａ
ＸとＢ系制御装置３Ｂの出力信号ＢＸがＤフリップフロ
ップ１２ａのＣＬ端子に入力されているので、Ａ系制御
装置３Ａの出力信号ＡＸまたはＢ系制御装置３Ｂの出力
信号ＢＸが「０」になると、直流的なクリアがかかるた
めと、ＪＫフリップフロップ１１ａのパルスがなくなる
とＤフリップフロップ１２ａの出力信号ＡＢ１ＦＦは状
態が変化しなくなるためである。
【００４３】同様に、Ａ系制御装置３Ａの出力信号ＡＹ
とＢ系制御装置３Ｂの出力信号ＢＹのいずれか「０」で
あれば、Ｄフリップフロップ１２ｂはリセットされたま
まになる。また、Ｄフリップフロップ１２ａかＤフリッ
プフロップ１２ｂのいずれか一方の状態が「１」または
「０」に固定化されると、他のフリップフロップも固定
化される。従って、Ｄフリップフロップ１２ａの出力信
号ＡＢ１ＦＦは、Ａ系制御装置３ＡのＸ信号とＹ信号お
よびＢ系制御装置３ＢのＸ信号とＹ信号の４信号の交番
化したＡＮＤ回路になっている。
とＢ系制御装置３Ｂの出力信号ＢＹのいずれか「０」で
あれば、Ｄフリップフロップ１２ｂはリセットされたま
まになる。また、Ｄフリップフロップ１２ａかＤフリッ
プフロップ１２ｂのいずれか一方の状態が「１」または
「０」に固定化されると、他のフリップフロップも固定
化される。従って、Ｄフリップフロップ１２ａの出力信
号ＡＢ１ＦＦは、Ａ系制御装置３ＡのＸ信号とＹ信号お
よびＢ系制御装置３ＢのＸ信号とＹ信号の４信号の交番
化したＡＮＤ回路になっている。
【００４４】次に交番化されたＡ＆Ｂの信号を他のＢ＆
ＣとＣ＆Ａの信号を交番信号のままＯＲ回路部５でＯＲ
をとることになるが、そのためにはタイミングの同期を
とる必要がある。そこで、Ａ＆ＢＸＹロジック２０が設
けられている。Ｄフリップフロップ１２ａの出力信号Ａ
Ｂ１ＦＦとＤフリップフロップ１２ｂの出力信号ＡＢ２
ＦＦは、正常時においてはパルス信号Ｐ１とパルス信号
Ｐ５のタイミングで交番信号化されるが、パルス信号Ｐ
１のタイミングで出力信号ＡＢ１ＦＦが「１」になる
か、「０」になるか分からない。
ＣとＣ＆Ａの信号を交番信号のままＯＲ回路部５でＯＲ
をとることになるが、そのためにはタイミングの同期を
とる必要がある。そこで、Ａ＆ＢＸＹロジック２０が設
けられている。Ｄフリップフロップ１２ａの出力信号Ａ
Ｂ１ＦＦとＤフリップフロップ１２ｂの出力信号ＡＢ２
ＦＦは、正常時においてはパルス信号Ｐ１とパルス信号
Ｐ５のタイミングで交番信号化されるが、パルス信号Ｐ
１のタイミングで出力信号ＡＢ１ＦＦが「１」になる
か、「０」になるか分からない。
【００４５】従って、Ａ＆ＢＸＹロジック２０は、その
出力信号Ａ＆ＢＸＹが正常時は必ずパルス信号Ｐ１〜パ
ルス信号Ｐ４で「１」で、パルス信号Ｐ５〜パルス信号
Ｐ８間で「０」になるように動作する。そのために、Ｄ
フリップフロップ１２ａの出力信号ＡＢ１ＦＦとＤフリ
ップフロップ１２ｂの出力信号ＡＢ２ＦＦとの排他的論
理和（EXCLUSIVE OR）を取る。これにより、その他の２
台の２ＡＮＤ回路部４の出力信号Ｂ＆ＣＸＹと出力信号
Ｃ＆ＡＸＹとの交番信号の同期が取れ、３つの信号をＯ
Ｒ回路部５でＯＲをとる。これにより、Ａ系、Ｂ系、Ｃ
系の３系の交番信号化された出力信号の多数決論理（2
out of 3）のロジックを構成することができる。
出力信号Ａ＆ＢＸＹが正常時は必ずパルス信号Ｐ１〜パ
ルス信号Ｐ４で「１」で、パルス信号Ｐ５〜パルス信号
Ｐ８間で「０」になるように動作する。そのために、Ｄ
フリップフロップ１２ａの出力信号ＡＢ１ＦＦとＤフリ
ップフロップ１２ｂの出力信号ＡＢ２ＦＦとの排他的論
理和（EXCLUSIVE OR）を取る。これにより、その他の２
台の２ＡＮＤ回路部４の出力信号Ｂ＆ＣＸＹと出力信号
Ｃ＆ＡＸＹとの交番信号の同期が取れ、３つの信号をＯ
Ｒ回路部５でＯＲをとる。これにより、Ａ系、Ｂ系、Ｃ
系の３系の交番信号化された出力信号の多数決論理（2
out of 3）のロジックを構成することができる。
【００４６】図４は、ＯＲ回路部５および直流除去回路
部７の詳細図である。ＯＲ回路部５は、ダイオードおよ
び制御電源から構成され、Ａ系の２ＡＮＤ回路部４の出
力信号Ａ＆ＢＸＹ、Ｂ系の２ＡＮＤ回路部４の出力信号
Ｂ＆ＣＸＹ、Ｃ系の２ＡＮＤ回路部４の出力信号Ｃ＆Ａ
ＸＹの３系の交番信号化されたそれぞれの出力信号をＯ
Ｒ演算する。このＯＲ回路部５の出力信号がＡ系制御装
置３Ａ、Ｂ系制御装置３Ｂ、Ｃ系制御装置３Ｃの各出力
信号の多数決論理（2 out of 3）のロジック出力信号と
なる。直流除去回路部７は、正常時にはＯＲ回路部５か
らのロジック出力信号が交番信号で与えられることか
ら、その交番信号から直流成分を取り除き交流成分を取
り出すものである。このことから、変成器が用いられ１
次側の変化分（交流成分）を２次側で取り出すようにし
ている。
部７の詳細図である。ＯＲ回路部５は、ダイオードおよ
び制御電源から構成され、Ａ系の２ＡＮＤ回路部４の出
力信号Ａ＆ＢＸＹ、Ｂ系の２ＡＮＤ回路部４の出力信号
Ｂ＆ＣＸＹ、Ｃ系の２ＡＮＤ回路部４の出力信号Ｃ＆Ａ
ＸＹの３系の交番信号化されたそれぞれの出力信号をＯ
Ｒ演算する。このＯＲ回路部５の出力信号がＡ系制御装
置３Ａ、Ｂ系制御装置３Ｂ、Ｃ系制御装置３Ｃの各出力
信号の多数決論理（2 out of 3）のロジック出力信号と
なる。直流除去回路部７は、正常時にはＯＲ回路部５か
らのロジック出力信号が交番信号で与えられることか
ら、その交番信号から直流成分を取り除き交流成分を取
り出すものである。このことから、変成器が用いられ１
次側の変化分（交流成分）を２次側で取り出すようにし
ている。
【００４７】このように、第１の実施の形態では、２Ａ
ＮＤ回路部は、３台の制御装置の内野２台の制御装置の
組み合わせ毎に設け、２台の制御装置から出力される出
力信号をタイミング信号発生部の出力パルスとＡＮＤ条
件を取り、ＯＮ／ＯＦＦタイミングのずれたパルス列を
生成し、そのすれた出力パルスによリＤフリップフロッ
プをセット／リセットする。これにより、２ＡＮＤ回路
部は２台の制御装置からの出力信号が共に「１」である
ときに交番化した信号を出力する。
ＮＤ回路部は、３台の制御装置の内野２台の制御装置の
組み合わせ毎に設け、２台の制御装置から出力される出
力信号をタイミング信号発生部の出力パルスとＡＮＤ条
件を取り、ＯＮ／ＯＦＦタイミングのずれたパルス列を
生成し、そのすれた出力パルスによリＤフリップフロッ
プをセット／リセットする。これにより、２ＡＮＤ回路
部は２台の制御装置からの出力信号が共に「１」である
ときに交番化した信号を出力する。
【００４８】各々の３台の２ＡＮＤ回路部の交番出力は
ＯＲ回路部５でＯＲ演算され、これにより、各出力信号
の多数決論理（2 out of 3）のロジック出力信号が得ら
れ、直流除去回路部７で直流成分を除去し、その直流成
分を除去した交番化信号を整流回路部８で整流して出力
リレー９を駆動する。従って、故障が発生し交番信号が
出力されなくなると出力リレーがＯＦＦとなり、誤って
ＯＮの信号が出力されることを防止することができる。
ＯＲ回路部５でＯＲ演算され、これにより、各出力信号
の多数決論理（2 out of 3）のロジック出力信号が得ら
れ、直流除去回路部７で直流成分を除去し、その直流成
分を除去した交番化信号を整流回路部８で整流して出力
リレー９を駆動する。従って、故障が発生し交番信号が
出力されなくなると出力リレーがＯＦＦとなり、誤って
ＯＮの信号が出力されることを防止することができる。
【００４９】また、第１の実施の形態では、各々の制御
装置３から出力１点あたり２つの出力信号ＸとＹとを出
力することにより、２ＡＮＤ回路部４ではＡＢＸＦＦと
ＡＢＹＦＦ、ＡＢ１ＦＦとＡＢ２ＦＦを作成する。そし
て、その１つの信号によりＯＮとし、もう１つの信号に
よりＯＦＦとすることにより、２つの信号が共に「１」
（ＯＮ）であるときのみ交番信号が発生するようにす
る。従って、制御装置３の出力回路部１８に故障が発生
した場合に、ＯＮまたはＯＦＦに信号が固定され交番信
号にならずに誤って出力することがなくなる。
装置３から出力１点あたり２つの出力信号ＸとＹとを出
力することにより、２ＡＮＤ回路部４ではＡＢＸＦＦと
ＡＢＹＦＦ、ＡＢ１ＦＦとＡＢ２ＦＦを作成する。そし
て、その１つの信号によりＯＮとし、もう１つの信号に
よりＯＦＦとすることにより、２つの信号が共に「１」
（ＯＮ）であるときのみ交番信号が発生するようにす
る。従って、制御装置３の出力回路部１８に故障が発生
した場合に、ＯＮまたはＯＦＦに信号が固定され交番信
号にならずに誤って出力することがなくなる。
【００５０】次に、本発明の第２の実施の形態を説明す
る。図５は本発明の第２の実施の形態に係わるフェール
セーフ出力装置の構成図である。この第２の実施の形態
は、図１に示した第１の実施の形態に対し、各々の２Ａ
ＮＤ回路部４にそれぞれ照合回路部１３を設け、出力回
路部１８を２重化したものである。
る。図５は本発明の第２の実施の形態に係わるフェール
セーフ出力装置の構成図である。この第２の実施の形態
は、図１に示した第１の実施の形態に対し、各々の２Ａ
ＮＤ回路部４にそれぞれ照合回路部１３を設け、出力回
路部１８を２重化したものである。
【００５１】照合回路部１３は、２ＡＮＤ回路部４を構
成する回路要素を有し、その回路要素の動作結果と２Ａ
ＮＤ回路部４の動作結果とを比較する機能を有してい
る。そして、各々の制御装置３は２ＡＮＤ回路部４には
出力１点あたりに２つの信号ＸとＹを出力し、照合回路
部１３にはその２つの信号Ｘ、Ｙに対応して２つの検査
用信号Ｓ、Ｔを出力する。
成する回路要素を有し、その回路要素の動作結果と２Ａ
ＮＤ回路部４の動作結果とを比較する機能を有してい
る。そして、各々の制御装置３は２ＡＮＤ回路部４には
出力１点あたりに２つの信号ＸとＹを出力し、照合回路
部１３にはその２つの信号Ｘ、Ｙに対応して２つの検査
用信号Ｓ、Ｔを出力する。
【００５２】すなわち、各々の制御装置３からの出力１
点あたり２つの出力信号Ｘ、Ｙに対しての２ＡＮＤ回路
部４の動作結果と、２つの検査用信号Ｓ、Ｔに対しての
照合回路の動作結果とを、照合回路部１３の比較要素で
比較し一致か不一致かを検出する。検査用信号Ｓ、Ｔと
して、２つの出力信号Ｘ、Ｙと一致する信号（Ｓ＝Ｘ、
Ｔ＝Ｙ）を出力した場合には、その動作結果が一致した
場合に正常であると判定する。一方、検査用信号Ｓ、Ｔ
として、２つの出力信号Ｘ、Ｙと不一致の信号を出力し
た場合には、その動作結果が不一致となる場合が正常で
ある。
点あたり２つの出力信号Ｘ、Ｙに対しての２ＡＮＤ回路
部４の動作結果と、２つの検査用信号Ｓ、Ｔに対しての
照合回路の動作結果とを、照合回路部１３の比較要素で
比較し一致か不一致かを検出する。検査用信号Ｓ、Ｔと
して、２つの出力信号Ｘ、Ｙと一致する信号（Ｓ＝Ｘ、
Ｔ＝Ｙ）を出力した場合には、その動作結果が一致した
場合に正常であると判定する。一方、検査用信号Ｓ、Ｔ
として、２つの出力信号Ｘ、Ｙと不一致の信号を出力し
た場合には、その動作結果が不一致となる場合が正常で
ある。
【００５３】すなわち、検査用信号Ｓ、Ｔとして、一致
／不一致の動作確認のために、制御装置より一定周期毎
（１秒程度）に強制的に一致状態と不一致状態を交互に
出力し、一致／不一致が検出できるようにしている。こ
のように、テストによる不一致の検出は２つの信号を相
反するように出力し、不一致を確実に検出していること
を確認する。これにより、２つの信号の不一致検出が正
常に機能していることを常時監視する。
／不一致の動作確認のために、制御装置より一定周期毎
（１秒程度）に強制的に一致状態と不一致状態を交互に
出力し、一致／不一致が検出できるようにしている。こ
のように、テストによる不一致の検出は２つの信号を相
反するように出力し、不一致を確実に検出していること
を確認する。これにより、２つの信号の不一致検出が正
常に機能していることを常時監視する。
【００５４】次に、Ｄフリップフロップ１２ａの出力信
号ＡＢ１ＦＦとＤフリップフロップ１２ｂの出力信号Ａ
Ｂ２ＦＦとが、何らかの故障のために交番信号を出す場
合を考える。この場合には、ＪＫフリップフロップ１１
ａの出力信号ＡＢＸＦＦが交番信号になっているはずで
ある。ＪＫフリップフロップ１１ａの出力信号ＡＢＸＦ
Ｆが交番信号になるのは、ＡＮＤ回路１０ａの出力信号
ＡＸＰ１とＡＮＤ回路１０ｂの出力信号ＢＸＰ３が誤っ
てパルス出力した場合である。特にパルスＰ１とパルス
信号Ｐ３のスルーの故障が考えられる。
号ＡＢ１ＦＦとＤフリップフロップ１２ｂの出力信号Ａ
Ｂ２ＦＦとが、何らかの故障のために交番信号を出す場
合を考える。この場合には、ＪＫフリップフロップ１１
ａの出力信号ＡＢＸＦＦが交番信号になっているはずで
ある。ＪＫフリップフロップ１１ａの出力信号ＡＢＸＦ
Ｆが交番信号になるのは、ＡＮＤ回路１０ａの出力信号
ＡＸＰ１とＡＮＤ回路１０ｂの出力信号ＢＸＰ３が誤っ
てパルス出力した場合である。特にパルスＰ１とパルス
信号Ｐ３のスルーの故障が考えられる。
【００５５】この場合には、照合回路部１３の回路要素
として、２ＡＮＤ回路部４のＯＲ回路１９ａと同一回路
を有しておき、２ＡＮＤ回路部４のＯＲ回路１９ａの出
力信号と、照合回路部１３の回路要素の出力信号とを比
較要素で比較照合し、その結果を制御装置で判断するよ
うにする。この比較照合は毎クロック実施され記憶され
る。リセットは制御装置３からの出力（ＴＥＳＴ信号）
で行う。これにより検出回路の健全性を確認する。
として、２ＡＮＤ回路部４のＯＲ回路１９ａと同一回路
を有しておき、２ＡＮＤ回路部４のＯＲ回路１９ａの出
力信号と、照合回路部１３の回路要素の出力信号とを比
較要素で比較照合し、その結果を制御装置で判断するよ
うにする。この比較照合は毎クロック実施され記憶され
る。リセットは制御装置３からの出力（ＴＥＳＴ信号）
で行う。これにより検出回路の健全性を確認する。
【００５６】図６は、その場合の照合回路部１３の説明
図である。２ＡＮＤ回路部４のＯＲ回路１９ａの出力信
号ＡＢＸ１３と同等の出力信号ＡＢＳ１３を得るための
同等回路要素２１を構成し、２ＡＮＤ回路部４のＯＲ回
路１９ａの出力信号ＡＢＸ１３と排他的論理和回路（Ｅ
ＯＲ）２２で一致／不一致の検出をし、ＪＫフリップフ
ロップ１１ｃ、１１ｄを介して一致／不一致を出力す
る。同等回路要素２１への入力信号ＡＳ（制御装置Ａの
Ｓ信号）は、通常時はＡＸと同じ信号を出すが、テスト
中はＡＸと逆の符号の信号を出す。なお、２ＡＮＤ回路
部４のＯＲ回路１９ｂの出力信号ＡＢＹ１３と同等の出
力信号ＡＢＴ１３を得るための同等回路要素も同様に構
成されるので説明は省略する。
図である。２ＡＮＤ回路部４のＯＲ回路１９ａの出力信
号ＡＢＸ１３と同等の出力信号ＡＢＳ１３を得るための
同等回路要素２１を構成し、２ＡＮＤ回路部４のＯＲ回
路１９ａの出力信号ＡＢＸ１３と排他的論理和回路（Ｅ
ＯＲ）２２で一致／不一致の検出をし、ＪＫフリップフ
ロップ１１ｃ、１１ｄを介して一致／不一致を出力す
る。同等回路要素２１への入力信号ＡＳ（制御装置Ａの
Ｓ信号）は、通常時はＡＸと同じ信号を出すが、テスト
中はＡＸと逆の符号の信号を出す。なお、２ＡＮＤ回路
部４のＯＲ回路１９ｂの出力信号ＡＢＹ１３と同等の出
力信号ＡＢＴ１３を得るための同等回路要素も同様に構
成されるので説明は省略する。
【００５７】出力信号ＡＢＸ１３と出力信号ＡＢＳ１３
とが一致の場合には、ＪＫフリップフロップ１１ｄ（不
一致ＦＦ）はセットされないが、出力信号ＡＢＸ１３と
出力信号ＡＢＳ１３とが不一致の場合は、ＪＫフリップ
フロップ１１ｄ（不一致ＦＦ）を毎クロックセットす
る。一度セットされると、制御装置３からのリセット信
号（ＴＥＳＴ）が来るまでリセットされない。従って、
通常動作中に不一致が発生すると、ＪＫフリップフロッ
プ１１ｃ（一致ＦＦ）とＪＫフリップフロップ１１ｄ
（不一致ＦＦ）とが同時にセットされた状態になる。
とが一致の場合には、ＪＫフリップフロップ１１ｄ（不
一致ＦＦ）はセットされないが、出力信号ＡＢＸ１３と
出力信号ＡＢＳ１３とが不一致の場合は、ＪＫフリップ
フロップ１１ｄ（不一致ＦＦ）を毎クロックセットす
る。一度セットされると、制御装置３からのリセット信
号（ＴＥＳＴ）が来るまでリセットされない。従って、
通常動作中に不一致が発生すると、ＪＫフリップフロッ
プ１１ｃ（一致ＦＦ）とＪＫフリップフロップ１１ｄ
（不一致ＦＦ）とが同時にセットされた状態になる。
【００５８】一致検出動作の確認は制御装置３のソフト
からのテスト出力で行う。テスト中はＡＳの信号はＡＸ
信号のバー（ＡＸのインバート信号）が入力されるので
必ず不一致が発生する。従ってテストする時はリセット
信号（テスト開始）とテスト信号（ＡＳ＝ＡＸのバー）
を同時に出して、その後リセット信号を切る。これらの
回路によって、２ＡＮＤ回路部４のＯＲ回路１９ａの出
力信号ＡＢＸ１３の健全性がチェックできる。
からのテスト出力で行う。テスト中はＡＳの信号はＡＸ
信号のバー（ＡＸのインバート信号）が入力されるので
必ず不一致が発生する。従ってテストする時はリセット
信号（テスト開始）とテスト信号（ＡＳ＝ＡＸのバー）
を同時に出して、その後リセット信号を切る。これらの
回路によって、２ＡＮＤ回路部４のＯＲ回路１９ａの出
力信号ＡＢＸ１３の健全性がチェックできる。
【００５９】チェックが完了するとＴＥＳＴ信号を切
り、リセット信号を出し、通常の不一致検出の動作を開
始する。なお、一致と不一致の状態がいつでもチェック
できるように一致と不一致の両方のＪＫフリップフロッ
プ１１ｃ、１１ｄを設ける。これらのＪＫフリップフロ
ップ１１ｃ、１１ｄは、正常時やテスト中は常に出力の
状態が「１」と「０」で逆になっているが、正しく不一
致を検出した場合は両方のＪＫフリップフロップ１１
ｃ、１１ｄがセットされた状態となる。不一致検出はＡ
ＸとＡＹの２ビットに対して行なう。
り、リセット信号を出し、通常の不一致検出の動作を開
始する。なお、一致と不一致の状態がいつでもチェック
できるように一致と不一致の両方のＪＫフリップフロッ
プ１１ｃ、１１ｄを設ける。これらのＪＫフリップフロ
ップ１１ｃ、１１ｄは、正常時やテスト中は常に出力の
状態が「１」と「０」で逆になっているが、正しく不一
致を検出した場合は両方のＪＫフリップフロップ１１
ｃ、１１ｄがセットされた状態となる。不一致検出はＡ
ＸとＡＹの２ビットに対して行なう。
【００６０】また、出力回路部１８を２系統に分けたこ
とにより、１系が故障し出力を出さない場合には、もう
一系統が出力を出すことになる。
とにより、１系が故障し出力を出さない場合には、もう
一系統が出力を出すことになる。
【００６１】以上述べたように、第２の実施の形態で
は、同じ制御装置３から２つの出力信号ＸとＳ（または
ＹとＴ）を出力して、その動作結果を比較要素で短い周
期で比較することにより信号の一致または不一致を検出
し、安全性（信号の正当性）を確認する。従って、検査
用信号Ｓとして通常時（テストしていない時）に出力信
号Ｘと同一信号を出すことにより、制御装置３からのＸ
信号そのものの故障（Ｓとの不一致）を検出することが
できる。また、一方の出力回路部１８が故障し出力が出
せない場合には、他方の出力回路部１８から出力を出す
ことができる。
は、同じ制御装置３から２つの出力信号ＸとＳ（または
ＹとＴ）を出力して、その動作結果を比較要素で短い周
期で比較することにより信号の一致または不一致を検出
し、安全性（信号の正当性）を確認する。従って、検査
用信号Ｓとして通常時（テストしていない時）に出力信
号Ｘと同一信号を出すことにより、制御装置３からのＸ
信号そのものの故障（Ｓとの不一致）を検出することが
できる。また、一方の出力回路部１８が故障し出力が出
せない場合には、他方の出力回路部１８から出力を出す
ことができる。
【００６２】次に、図７は本発明の第３の実施の形態に
おける直流除去回路部７の説明図である。この第３の実
施の形態は、第１の実施の形態における直流除去回路部
７の２次側から信号を取り出せる検出回路部２３を備
え、その出力信号の状態を制御装置３で読み込めるよう
にしたものである。制御装置３では、出力信号が正しく
出力されているか否かを確認する。
おける直流除去回路部７の説明図である。この第３の実
施の形態は、第１の実施の形態における直流除去回路部
７の２次側から信号を取り出せる検出回路部２３を備
え、その出力信号の状態を制御装置３で読み込めるよう
にしたものである。制御装置３では、出力信号が正しく
出力されているか否かを確認する。
【００６３】図７（ａ）には、直流除去回路部７からの
動作確認用信号の取り出す場合に、別の２次巻き線から
取り出す場合を示し、図７（ｂ）には、同一の２次巻き
線から取り出す場合を示している。
動作確認用信号の取り出す場合に、別の２次巻き線から
取り出す場合を示し、図７（ｂ）には、同一の２次巻き
線から取り出す場合を示している。
【００６４】このように、第３の実施の形態では、直流
除去回路部７の出力信号をモニタするために、検出回路
部２３で信号を取り出し、その出力信号を制御装置３で
監視するので、誤出力の防止および回路故障により出力
をしていない場合の状態を監視できる。
除去回路部７の出力信号をモニタするために、検出回路
部２３で信号を取り出し、その出力信号を制御装置３で
監視するので、誤出力の防止および回路故障により出力
をしていない場合の状態を監視できる。
【００６５】次に、本発明の第４の実施の形態を説明す
る。第４の実施の形態では、第１の実施の形態における
出力リレー９の出力接点と運動して動作する接点を設
け、その接点のＯＮ／ＯＦＦ状態を読み返すことにより
出力状態を制御装置３にて監視する。すなわち、各々の
制御装置３は、出力リレー９の出力接点と運動して動作
する接点のＯＮ／ＯＦＦ状態を読み込み、制御装置３の
出力信号に対応した出力信号が出力されているか否かを
監視する。これにより、出力リレー９の動作状態を確認
できるので、出力リレー９およびそれ以前の回路の異常
状態の監視を行うことができる。
る。第４の実施の形態では、第１の実施の形態における
出力リレー９の出力接点と運動して動作する接点を設
け、その接点のＯＮ／ＯＦＦ状態を読み返すことにより
出力状態を制御装置３にて監視する。すなわち、各々の
制御装置３は、出力リレー９の出力接点と運動して動作
する接点のＯＮ／ＯＦＦ状態を読み込み、制御装置３の
出力信号に対応した出力信号が出力されているか否かを
監視する。これにより、出力リレー９の動作状態を確認
できるので、出力リレー９およびそれ以前の回路の異常
状態の監視を行うことができる。
【００６６】図８は、出力リレー９の出力接点と運動し
て動作する接点の状態を読み込む読込回路の故障状態を
監視するオフチェック回路の説明図であり、図８（ａ）
は、試験周期毎に読込回路の入力を切り入力状態の正常
異常を確認するオフチェック回路を示し、図８（ｂ）
は、試験周期毎に読込回路に対してＯＦＦ信号を入力
し、入力状態の正常異常を確認するオフチェック回路を
示したものである。
て動作する接点の状態を読み込む読込回路の故障状態を
監視するオフチェック回路の説明図であり、図８（ａ）
は、試験周期毎に読込回路の入力を切り入力状態の正常
異常を確認するオフチェック回路を示し、図８（ｂ）
は、試験周期毎に読込回路に対してＯＦＦ信号を入力
し、入力状態の正常異常を確認するオフチェック回路を
示したものである。
【００６７】図８（ａ）において、オフチェック信号が
０になったときに、入力電流バイパス用フォトカプラ１
５がＯＮとなり、今まで入力電流が流れていた入力用フ
ォトカプラ１４の発光ダイオード側から入力電流バイパ
ス用フォトカプラ１５のトランジスタ側に流れるように
なる。このため、入力信号はＯＦＦとなる。
０になったときに、入力電流バイパス用フォトカプラ１
５がＯＮとなり、今まで入力電流が流れていた入力用フ
ォトカプラ１４の発光ダイオード側から入力電流バイパ
ス用フォトカプラ１５のトランジスタ側に流れるように
なる。このため、入力信号はＯＦＦとなる。
【００６８】ここで、試験周期毎に読込回路の入力を切
るのは、以下の理由による。すなわち、出力リレー９の
出力接点と運動して動作する読込みのための接点がｂ接
点である場合には、出力がされていない状態でＯＮの状
態が読み込める。このため、ＯＮを出力しているとき
に、読込回路がＯＮ故障しているときには、ＯＮの状態
となり、制御装置３は、出力していないと認識してしま
う。そこで、読込回路に対して、入力を遮断してＯＦＦ
となる信号を与えると、その状態が読み込めることにな
る。これを制御装置３が確認することにより、読込回路
が正常であることを確認する。
るのは、以下の理由による。すなわち、出力リレー９の
出力接点と運動して動作する読込みのための接点がｂ接
点である場合には、出力がされていない状態でＯＮの状
態が読み込める。このため、ＯＮを出力しているとき
に、読込回路がＯＮ故障しているときには、ＯＮの状態
となり、制御装置３は、出力していないと認識してしま
う。そこで、読込回路に対して、入力を遮断してＯＦＦ
となる信号を与えると、その状態が読み込めることにな
る。これを制御装置３が確認することにより、読込回路
が正常であることを確認する。
【００６９】次に、図８（ｂ）において、オフチェック
信号が「０」の時には、入力電流遮断用フォトカプラ１
６の発光ダイオードには電流が流れ、入力用フォトカプ
ラ１４にが導通するので、入力電流が流れる。一方、オ
フチェック信号が「１」の時には、入力電流遮断用フォ
トカプラ１６のトランジスタがＯＦＦとなるため入力用
フォトカプラ１４もＯＦＦとなり、入力信号がＯＦＦに
なる。
信号が「０」の時には、入力電流遮断用フォトカプラ１
６の発光ダイオードには電流が流れ、入力用フォトカプ
ラ１４にが導通するので、入力電流が流れる。一方、オ
フチェック信号が「１」の時には、入力電流遮断用フォ
トカプラ１６のトランジスタがＯＦＦとなるため入力用
フォトカプラ１４もＯＦＦとなり、入力信号がＯＦＦに
なる。
【００７０】このように、制御装置３は、出力リレー９
の出力接点と運動して動作する接点の状態を読み込む読
込回路の入力状態を試験周期毎にＯＦＦにし、読込回路
の正常状態を確認するようにしたので、入力信号がＯＮ
故障となり、常にＯＮの状態を制御装置が読み込むこと
を防止できる。つまり、ＯＦＦチェックすることによ
り、読込回路の入力回路がＯＦＦになることを確認でき
る。
の出力接点と運動して動作する接点の状態を読み込む読
込回路の入力状態を試験周期毎にＯＦＦにし、読込回路
の正常状態を確認するようにしたので、入力信号がＯＮ
故障となり、常にＯＮの状態を制御装置が読み込むこと
を防止できる。つまり、ＯＦＦチェックすることによ
り、読込回路の入力回路がＯＦＦになることを確認でき
る。
【００７１】次に、図９は本発明の第５の実施の形態に
おけるＯＲ回路部５の説明図である。この第５の実施の
形態は、第１の実施の形態におけるＯＲ回路部５に制御
装置３が正常な時にＯＮする条件接点を設け、制御装置
３が異常状態となったときには、制御電源の供給を遮断
することにより、それ自身の出力を遮断するようにした
ものである。これにより誤出力を防止する。
おけるＯＲ回路部５の説明図である。この第５の実施の
形態は、第１の実施の形態におけるＯＲ回路部５に制御
装置３が正常な時にＯＮする条件接点を設け、制御装置
３が異常状態となったときには、制御電源の供給を遮断
することにより、それ自身の出力を遮断するようにした
ものである。これにより誤出力を防止する。
【００７２】図９において、ＯＲ回路部５に電源を供給
する制御電源線に条件接点を挿入し、制御装置３が自ら
その異常を検出した場合、または別の異常検出器で制御
装置の異常を検出した場合に制御電源線を遮断する。こ
れにより、２ＡＮＤ回路部４の出力信号を遮断すること
ができるので、その系統が異常となった場合に異常出力
することを防ぐことができる。
する制御電源線に条件接点を挿入し、制御装置３が自ら
その異常を検出した場合、または別の異常検出器で制御
装置の異常を検出した場合に制御電源線を遮断する。こ
れにより、２ＡＮＤ回路部４の出力信号を遮断すること
ができるので、その系統が異常となった場合に異常出力
することを防ぐことができる。
【００７３】この第５の実施の形態によれば、ＯＲ回路
部５に供給している制御電源線に制御装置３が正常であ
ることを示す条件接点を入れることにより、制御装置３
が異常を検出したときには、その制御装置３の出力を遮
断することができるので、誤出力を防止できる。
部５に供給している制御電源線に制御装置３が正常であ
ることを示す条件接点を入れることにより、制御装置３
が異常を検出したときには、その制御装置３の出力を遮
断することができるので、誤出力を防止できる。
【００７４】
【発明の効果】以上述べたように、本発明によれば、寿
命部品であるリレーの使用個数を減らすことのできるの
で、付面積が小さくて済み寿命も長くなる。また、故障
の際にも誤出力を防止できるので、信頼性を向上させる
ことができる。
命部品であるリレーの使用個数を減らすことのできるの
で、付面積が小さくて済み寿命も長くなる。また、故障
の際にも誤出力を防止できるので、信頼性を向上させる
ことができる。
【図１】図１は、本発明の第１の実施の形態に係わるフ
ェールセーフ出力装置の構成図である。
ェールセーフ出力装置の構成図である。
【図２】図２は、本発明の第１の実施の形態における２
ＡＮＤ回路部の構成図である。
ＡＮＤ回路部の構成図である。
【図３】図３は、本発明の第１の実施の形態における２
ＡＮＤ回路部の各部の動作信号を示すタイムチャートで
ある。
ＡＮＤ回路部の各部の動作信号を示すタイムチャートで
ある。
【図４】図４は、本発明の第１の実施の形態におけるＯ
Ｒ回路部および直流除去回路部の詳細図である。
Ｒ回路部および直流除去回路部の詳細図である。
【図５】図５は、本発明の第２の実施の形態に係わるフ
ェールセーフ出力装置の構成図である。
ェールセーフ出力装置の構成図である。
【図６】図６は、本発明の第２の実施の形態における照
合回路部の説明図である。
合回路部の説明図である。
【図７】図７は、本発明の第３の実施の形態における直
流除去回路部の説明図である。
流除去回路部の説明図である。
【図８】図８は、本発明の第４の実施の形態における読
込回路の故障状態を監視するオフチェック回路の説明図
である。
込回路の故障状態を監視するオフチェック回路の説明図
である。
【図９】図９は、本発明の第５の実施の形態におけるＯ
Ｒ回路部５の説明図である。
Ｒ回路部５の説明図である。
【図１０】従来の多数決論理処理を行うフェールセーフ
出力装置の説明図である。
出力装置の説明図である。
１ クロック発生部 ２ タイミング発生部 ３ 制御装置 ４ ２ＡＮＤ回路部 ５ ＯＲ回路部 ６ 2 out of 3照合回路部 ７ 直流除去回路部 ８ 整流回路部 ９ 出力リレー １０ ＡＮＤ回路 １１ ＪＫ−ＦＦ １２ Ｄ一ＦＦ １３ 照合回路部 １４ 入力用フォトカプラ １５ 入力電流バイパス用フォトカプラ １６ 入力電流遮断用フォトカプラ １７ 多数決回路 １８ 出力回路部 １９ ＯＲ回路 ２０ Ａ＆ＢＸＹロジック ２１ 同等回路要素 ２２ 排他的論理和回路 ２３ 検出回路部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河野 正隆 東京都港区芝浦一丁目１番１号 株式会社 東芝本社事務所内
Claims (9)
- 【請求項１】 基本クロックを発生するクロック発生部
と、前記クロック発生部からの基本クロックに基づき３
台の制御装置から出力される信号をパルス化するための
タイミング信号を発生させるタイミング発生部と、３台
の制御装置のうちの２台の制御装置の組み合わせ毎に設
けられ各々の制御装置の出力信号と前記タイミング発生
部からのタイミング信号とに基づいて２台の制御装置の
組み合わせ毎にそれぞれ交番信号を生成する２ＡＮＤ回
路部と、各々の前記２ＡＮＤ回路部からの交番信号を入
力し論理和出力するＯＲ回路部と、前記ＯＲ回路部の出
力信号から直流成分を除去する直流除去回路部と、前記
直流除去回路部で直流成分を除去した交番信号を整流す
る整流回路部と、前記整流回路部で整流された出力信号
により駆動される出力リレーとを備えたことを特徴とす
るフェールセーフ出力装置。 - 【請求項２】 請求項１のフェールセーフ出力装置にお
いて、各々の制御装置は出力１点あたり２つの信号を出
力し、前記２ＡＮＤ回路部は２つの信号が共にＯＮであ
るときのみ交番信号を発生するようにしたことを特徴と
するフェールセーフ出力装置。 - 【請求項３】 請求項２のフェールセーフ出力装置にお
いて、前記２ＡＮＤ回路部を構成する回路要素を有しそ
の回路要素の動作結果と前記２ＡＮＤ回路部の動作結果
とを比較する機能を有した照合回路を設け、前記制御装
置は前記２ＡＮＤ回路部には出力１点あたりの２つの信
号を出力し、前記照合回路には出力１点あたりの２つの
信号に対応する２つの検査用信号を出力するようにした
ことを特徴とするフェールセーフ出力装置。 - 【請求項４】 請求項１のフェールセーフ出力装置にお
いて、前記制御装置は、前記直流除去回路部の２次側の
出力信号が正しく出力されているか否かを確認するよう
にしたことを特徴とするフェールセーフ出力装置。 - 【請求項５】 請求項１のフェールセーフ出力装置にお
いて、各々の前記２ＡＮＤ回路部と、前記ＯＲ回路部
と、前記整流除去回路部と、前記整流回路部とを２重化
して２系統設け、各々の系統の出力を論理和出力するよ
うにしたことを特徴とするフェールセーフ出力装置。 - 【請求項６】 請求項１のフェールセーフ出力装置にお
いて、前記制御装置は、前記出力リレーの出力接点と運
動して動作する接点のＯＮ／ＯＦＦ状態を読み込むこと
により出力状態を監視するようにしたことを特徴とする
フェールセーフ出力装置。 - 【請求項７】 請求項６のフェールセーフ出力装置にお
いて、前記制御装置は、前記出力リレーの出力接点と運
動して動作する接点の状態を読み込む読込回路の入力状
態を試験周期毎に切り、読込回路の正常状態を確認する
ようにしたことを特徴とするフェールセーフ出力装置。 - 【請求項８】 請求項６のフェールセーフ出力装置にお
いて、前記制御装置は、前記出力リレーの出力接点と運
動して動作する接点の状態を読み込む読込回路の入力状
態を試験周期毎にＯＦＦにし、読込回路の正常状態を確
認するようにしたことを特徴とするフェールセーフ出力
装置。 - 【請求項９】 請求項１のフェールセーフ出力装置にお
いて、前記制御装置が異常状態となったときは、前記Ｏ
Ｒ回路部への制御電源の供給を停止するようにしたこと
を特徴とするフェールセーフ出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07647298A JP3751746B2 (ja) | 1998-03-11 | 1998-03-11 | フェールセーフ出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07647298A JP3751746B2 (ja) | 1998-03-11 | 1998-03-11 | フェールセーフ出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11259101A true JPH11259101A (ja) | 1999-09-24 |
| JP3751746B2 JP3751746B2 (ja) | 2006-03-01 |
Family
ID=13606130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07647298A Expired - Fee Related JP3751746B2 (ja) | 1998-03-11 | 1998-03-11 | フェールセーフ出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3751746B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006011583A1 (ja) * | 2004-07-30 | 2006-02-02 | Jtekt Corporation | プログラマブルコントローラ |
| JP2011199583A (ja) * | 2010-03-19 | 2011-10-06 | Toshiba Corp | 多重化信号選択出力システム |
| JP2011198038A (ja) * | 2010-03-19 | 2011-10-06 | Mitsubishi Electric Corp | フェールセーフ制御装置 |
| JP2017007459A (ja) * | 2015-06-19 | 2017-01-12 | 株式会社日立製作所 | 軌道回路用送信器 |
-
1998
- 1998-03-11 JP JP07647298A patent/JP3751746B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006011583A1 (ja) * | 2004-07-30 | 2006-02-02 | Jtekt Corporation | プログラマブルコントローラ |
| US8072889B2 (en) | 2004-07-30 | 2011-12-06 | Jtekt Corporation | Programmable controller |
| JP2011199583A (ja) * | 2010-03-19 | 2011-10-06 | Toshiba Corp | 多重化信号選択出力システム |
| JP2011198038A (ja) * | 2010-03-19 | 2011-10-06 | Mitsubishi Electric Corp | フェールセーフ制御装置 |
| JP2017007459A (ja) * | 2015-06-19 | 2017-01-12 | 株式会社日立製作所 | 軌道回路用送信器 |
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|---|---|
| JP3751746B2 (ja) | 2006-03-01 |
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