JPH0998081A

JPH0998081A - フェール・セーフ多数決論理回路および該回路を用いたパラレル出力型電子連動装置

Info

Publication number: JPH0998081A
Application number: JP18965296A
Authority: JP
Inventors: Atsushi Kawabata; 敦川端; Fusashi Tashiro; 維史田代; Michio Fujiwara; 道雄藤原; Hitoshi Yanagi; 斉柳; Shigeru Kuwana; 茂桑名; Tsunenobu Kikuchi; 常信菊地; Satoshi Fukui; 福井　　聡; Hiroshi Saito; 浩斉藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-07-21
Filing date: 1996-07-18
Publication date: 1997-04-08

Abstract

(57)【要約】【課題】単一故障を早期に発見し、単一故障の発生時
も、危険側の錯誤出力を出力することのないフェール・
セーフ多数決論理回路を提供すること。【解決手段】少なくとも３個の論理入力の多数決を求め
るフエール・セーフ多数決論理回路を、３入力のうちの
２入力ずつを３個のＯＲ回路３１１〜３１３で合成し、
このＯＲ回路の出力を３入力ＡＮＤ回路３２１によって
合成する回路によって構成する。さらに該回路に制御モ
ードと故障検出モードを設定し、故障検出モード時に、
故障検出用のパターンを入力し、出力を観測することに
より、該回路を構成している部品の故障を検出する。故
障を検出した場合は、該回路の出力が危険側に出力しな
いように、入力を強制的に変更する。電子連動装置にこ
のフェール・セーフ多数決論理回路を適用することによ
り、電子連動装置の安全性を高めることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、安全な制御を行う
ために、全く同一のハードウェアを複数準備し、全く同
じ演算を実行し、それぞれの出力を入力し、照合を取
り、出力が一致しなかった場合には、多数決を行い、最
終的な制御出力を決定する多数決論理回路に係り、特に
誤出力の発生を防止するために、回路の構成部品の中で
１個だけが故障した場合、つまり単一故障の場合には、
危険側に出力される可能性が全く無い、フエール・セー
フ多数決論理回路に関する。

【０００２】

【従来の技術】従来、信号機や転てつ器を直接駆動す
る、または、それらの機器を駆動するリレーを制御する
電子連動装置は、連動の論理計算を行い、転てつ器ある
いは信号機などを制御するための信号線をパラレルに出
力する３組の処理装置と、それらの出力の照合を各ライ
ン毎に行うフェール・セーフ多数決回路とから構成され
ている。

【０００３】従来のフェール・セーフ多数決論理回路
は、通常、図５に示すように、３個の並列入力のうち２
つの示した値を正しいとして出力する回路が採用されて
いる。

【０００４】図５において、１０１〜１０３は３個の並
列入力であって、１１１〜１１３はそれぞれＡＮＤ回
路、１２１はＯＲ回路、１３１は出力である。

【０００５】この場合、例えば、入力１０１，１０２が
「１」で、入力１０３が「０」であれば、ＡＮＤ回路１
１１，１１３の出力は「０」、ＡＮＤ回路１１２の出力
は「１」となり、出力１３１は「１」となる。しかし、
入力１０１のみ「１」で、入力１０２，１０３が「０」
であれば、ＡＮＤ回路１１１〜１１３のいずれの出力も
「０」となり、出力１３１は「０」となる。このため、
入力１０１〜１０３に同一の論理演算を別々の回路で行
わせた結果を入力として加えたとき、そのうちの１個が
誤動作しても、出力１３１にはその誤動作の影響は現れ
ないという、信頼性を高める回路となっている。

【０００６】ここで論理積を・、論理和を＋で示し、３
個の入力の論理値を１０１〜１０３で示すと、この回路
の論理式は１０１・１０２＋１０２・１０３＋１０３・１０１ …（数１）となる。

【０００７】しかし、この場合、多数決論理回路自体が
損傷したとき、例えば、ＯＲ回路１２１またはＡＮＤ回
路１１１が損傷すれば、誤出力を引き起こす。この点を
考慮して、特開昭５２−１１２２５０号では図６に示す
様な回路によって、フェール・セーフ多数決回路自体が
損傷した場合の対策を施している。

【０００８】図６において、２０１〜２０３は３個の並
列入力であり、「１」，「０」の論理値が入力される。
２１１〜２１６はトランジスタであり、２個ずつ並列に
接続されたＡＮＤ回路を構成する。２２１〜２２６はダ
イオードであり、２個を直列接続した回路を並列に接続
しＯＲ回路を構成している。２３１〜２３９は抵抗であ
る。２４１〜２４３は＋の電位を持っている電源端子で
ある。２５１〜２５３は零電位の電源端子である。２６
１は本回路の論理出力である。本回路では、例えば、ダ
イオード２２１が導通故障を起こしても、回路自体の動
作には全く影響を与えないことが保証されている。とこ
ろが、本回路構成では、損傷したダイオードを検出する
手段がない。そのため、故障が分からずに運転を継続
し、２番目の故障が発生して、誤出力を引き起こす可能
性がある。

【０００９】

【発明が解決しようとする課題】本発明では上で述べた
従来技術の欠点に鑑み、（１）３個の論理入力の多数決をとる。

【００１０】（２）１個の部品が故障した場合には、危
険側の錯誤出力を行わない。

【００１１】（３）故障が内在した場合にも、必ず故障
検出が可能である。

【００１２】（４）故障検出結果に基づき、３個の論理
入力条件を変更する。

【００１３】という条件を満たす、フエール・セーフ多
数決論理回路を実現することにある。

【００１４】なお、ここで上記の危険側とは、ＯＮ制御
側のことを指す。例えば、鉄道では、転てつ器を転換す
るために、転てつ器転換用モータの制御を行うが、錯誤
により転換が行われなかった場合は、そのことにより直
接人命などに関係する重大事故に繋がる可能性は少な
い。ところが、錯誤により転換が行われた場合には、転
てつ器上を通過中の列車が脱線する可能性もあるから、
極めて危険な錯誤と言える。そこで、ここでは装置を動
かす側、つまり、ＯＮ制御側の故障を危険側故障として
いる。

【００１５】

【課題を解決するための手段】本発明は上記の課題を解
決するために次のような手段を採用した。

【００１６】少なくとも３個の論理入力の多数決を求め
る論理回路において、３入力のうちの２入力ずつを３個
のＯＲ回路で合成し、このＯＲ回路の出力を３入力ＡＮ
Ｄ回路によって合成するフエール・セーフ多数決論理回
路から構成される。

【００１７】また、フェール・セーフ多数決論理回路に
は制御モードと故障検出モードを設定し、故障検出モー
ド時に、前記３個の論理入力に故障検出用のパターンを
与え、出力を観測することにより、フェール・セーフ多
数決論理回路を構成している部品の故障検出を可能とし
ている。

【００１８】また、上記故障検出モード時、部品の短絡
故障を検知した場合には、３個ある入力の内の１個を、
フェール・セーフ多数決論理回路の出力が危険側に出力
することのないように強制的に変更している。

【００１９】さらに、パラレル出力型電子連動装置に前
記フェール・セーフ多数決論理回路を適用し、電子連動
装置の安全性を高めている。

【００２０】

【発明の実施の形態】本発明のフェール・セーフ多数決
論理回路の原理は次の論理式に基づく。

【００２１】フェール・セーフ多数決論理回路の３入力
をＡ，Ｂ，Ｃとすると、本回路の論理式は（Ａ＋Ｂ）・（Ｂ＋Ｃ）・（Ｃ＋Ａ） …（数２）となる。

【００２２】本発明では、この論理式を用いることによ
り、単一故障の場合には、危険側誤出力の可能性は全く
無くなり、また３個の入力に適当な入力パターンを与え
ることにより、確実に故障検出が可能なフエール・セー
フ多数決論理回路が実現できる。

【００２３】本発明の具体的な実施形態を説明する前
に、本発明のフェール・セーフ多数決論理回路の基本回
路を図１を用いて説明する。

【００２４】図１のものは、通常用いられている図５に
示すフェール・セーフ多数決論理回路と異なった構成と
なっている。

【００２５】図１において、３０１〜３０３は３個の並
列論理入力であって、３１１〜３１３はそれぞれＯＲ回
路、３２１はＡＮＤ回路、３３１は出力である。表１
に、論理入力３０１〜３０３の全ての入力パターンと出
力３３１の論理値を示す。表１から分かるように、図１
は多数決論理回路を構成している。

【００２６】

【表１】

【００２７】本発明は、図１に示す多数決論理回路を、
図２に示す具体的な回路で実現している。以下、本発
明の実施形態を図２を用いて詳細に説明する。

【００２８】図２において、４０１〜４０３は３個の並
列論理入力であって、４１１〜４１６はダイオード、４
２１〜４２３はフォト・モス・リレーを示している。４
３１〜４３３は零あるいは負電位の電源端子であり、４
４１，４４２は出力端子である。論理値「１」の時に４
４１，４４２間は導通し、論理値「０」の時に４４１，
４４２間は非導通となる。ここで、導通側は危険側、非
導通側は安全側とする。

【００２９】なお、図示していないが、フォト・モス・
リレー４２１〜４２３は、励磁コイルと接点からなるリ
レーに置換することも可能である。

【００３０】図２の多数決論理回路において、入力４０
１が「１」、入力４０２と４０３が「０」の時にはフォ
ト・モス・リレー４２１と４２２はＯＮとなるが、４２
３がＯＦＦとなるため、４４１，４４２間は非導通とな
る。入力４０１と４０２が「１」、入力４０３が「０」
の時にはフォト・モス・リレー４２１〜４２３は全てＯ
Ｎするため、４４１，４４２間は導通となる。この場合
の入力と出力の関係は表１と全く等しくなる。

【００３１】次に、本発明の多数決論理回路の構成部品
の単一故障について簡単に説明する。

【００３２】単一故障とは構成部品が唯一個だけ壊れて
いる状態である。複数の部品が同時に故障したように思
える現象も、初めに単一故障が発生し、その後２個目、
３個目の故障が発生したと考えることができる。したが
って、単一故障を確実に検出し、２個目の故障が発生す
る前に、単一故障を修理することができるのであれば、
故障モードとして単一故障のみを考慮すればよいことに
なる。

【００３３】なお、本実施形態で考慮する故障には２種
類ある。第１は、本多数決論理回路に論理値を入力す
る、図示していない３個の処理系の誤動作が考えられ
る。この処理系が誤動作する場合には、本多数決論理回
路に入力される３個の並列入力の論理値が同一でなくな
る。第２は、本多数決論理回路を構成しているダイオー
ドやフォト・モス・リレーの短絡故障、またはオープン
故障が考えられる。

【００３４】したがって、本発明では、単一故障とは、
多数決論理回路の全素子は故障していないが、並列入力
の論理値が同一でないこと、または、並列入力の論理値
は同一であるが、多数決論理回路を構成している素子の
どれか１個が短絡故障、あるいはオープン故障を起こし
ていることと定義できる。

【００３５】次に、本発明による実施形態では、単一故
障の場合には決して危険側出力が出力しないことを説明
する。

【００３６】前述のように、多数決論理回路の全素子は
故障していないが、並列入力の論理値が同一でない場
合、この場合にも単一故障の考え方を用いると、図示し
ていない３個の処理系のどれか１系が故障した場合を考
慮すれば十分である。すなわち、ただ１系のみが故障
し、誤出力を出力するのであるから、多数決を実行すれ
ばこの場合、誤出力する可能性はない。

【００３７】同じく、前述のように、並列入力の論理値
は同一であるが、フェール・セーフ多数決論理回路を構
成している部品が１個だけ故障した場合、並列入力の論
理値が同一であると、１個のダイオードが短絡故障、オ
ープン故障を起こしても、誤出力する可能性はない。ま
た、１個のフォト・モス・リレーが短絡故障を起こした
場合もダイオードの場合と同様であり、誤出力する可能
性は無い。１個のフォト・モス・リレーがオープン故障
した場合には、３個のフォト・モス・リレーが直列に接
続されているため、論理出力４４１〜４４２はＯＦＦ固
定の誤出力を出す。この場合の故障は、安全側故障と考
えられる。

【００３８】次に図３を用いて、本実施形態における、
故障を検出する手法を説明する。

【００３９】図３は、多数決論理回路の故障検出を考慮
した回路である。５０１は故障を検出するための外部機
器を駆動する電源である。５１１は制御対象となってい
る装置であり、例えば転てつ器を転換するモータなどを
示している。５２１は本フェール・セーフ多数決論理回
路が出力している論理値を監視する端子であり、図示し
ていない３個の処理系によってモニタされる。ここで、
制御対象５１１はある程度大きな時定数を持っており、
検出用パルスの信号では、制御対象５１１は動作しない
ものと仮定する。

【００４０】故障検出を行うには３個の並列論理入力４
０１〜４０３から、検出用パルスの様々な論理値の組み
合わせを与え、検出用パルスの論理入力により監視端子
５２１がどのような出力を出すかを観測することによ
り、制御対象５１１を誤動作させずに、故障検出が可能
となる。

【００４１】ダイオード４１１がオープン故障した場合
の、並列論理入力４０１〜４０３と監視端子５２１の論
理値のパターンを表２に示す。表２の色付けした行が表
１と異なっており、このことによりフェール・セーフ多
数決論理回路内に故障が発生したことを検知できる。

【００４２】

【表２】

【００４３】ダイオード４１１が短絡故障した場合の、
並列論理入力４０１〜４０３と監視端子５２１の論理値
のパターンを表３に示す。表３の色付けした行が表１と
異なっており、このことによりフェール・セーフ多数決
論理回路内に故障が発生したことを検知できる。他のダ
イオードが故障した場合にも全く同様にして故障を検出
できる。

【００４４】

【表３】

【００４５】フォト・モス・リレー４２１がオープン故
障した場合には、先にも述べた通り、出力がＯＦＦ固定
となり、容易に故障検出が可能である。

【００４６】フォト・モス・リレー４２１が短絡故障し
た場合は、並列論理入力４０１〜４０３と監視端子５２
１の論理値パターンを表４に示す。表４の色付けした行
が表１と異なっており、このことによりフェール・セー
フ多数決論理回路内に故障が発生したことを検知でき
る。

【００４７】

【表４】

【００４８】表２で観測されたようなオープン単一故障
が発生した場合には、表２の１行目、８行目の制御モー
ドにおいて使用される部分が、正しく出力され、安全上
問題のないことが解かる。また、第２番目の故障が発生
しても、錯誤による危険側出力の可能性が全くないこと
も証明が可能である。

【００４９】表３，表４で観測されたような短絡単一故
障が発生した場合には、いずれの表においても、１行
目、８行目の値が安全上問題のないことを示している。

【００５０】次に、フェール・セーフ多数決論理回路に
単一故障が発生している場合でも、危険側出力を出力す
ることなく、フェール・セーフ多数決論理回路の運転を
継続できる場合について説明する。

【００５１】図３に示すフェール・セーフ多数決論理回
路において、単一故障、例えば、ダイオード４１１が短
絡故障している場合、すなわち表３の状態の場合、フェ
ール・セーフ多数決論理回路の運転を継続していると、
次に並列論理入力４０３に入力を与える図示していない
処理系が故障して、誤って「１」を出力した場合には、
フェール・セーフ多数決論理回路は危険側誤出力を出力
してしまう。

【００５２】したがって、このような場合、本発明で
は、この危険側出力を避けるために、例えば表３に示す
ような出力結果が観測された時点で、並列論理入力４０
３を強制的に「０」に固定する処理を行う。これによ
り、第２番目の故障が発生しても、表５に示されるよう
に、錯誤による危険側出力が出力しないことが分かる。

【００５３】

【表５】

【００５４】次に、図４に、フェール・セーフ多数決論
理回路を備えた電子連動装置のブロック図を示す。

【００５５】６０１〜６０３は連動論理の演算を行う処
理装置であり、制御要求情報を入力し、さらに転てつ器
あるいは信号機などを制御するための信号をパラレル出
力し、またフェール・セーフ多数決論理回路の出力をパ
ラレルに入力し、さらには転てつ器あるいは信号機など
の表示情報や軌道リレーからの情報をパラレルに入力し
ている。６１１は図３で示したフェール・セーフ多数決
論理回路であり、処理装置６０１〜６０３から入力され
るパラレル信号線の数だけ並んだ構成を持つ。６２１は
制御要求情報を伝達する回線であり、処理装置６０１〜
６０３に接続されている。

【００５６】６３１〜６３３は処理装置６０１〜６０３
間でデータを交換するためのラインである。６４１〜６
４３はパラレルラインであり、転てつ器あるいは信号機
などを制御するための信号が流れる。６５１は転てつ器
または信号機などに直接または中継リレーなどを介して
間接的に接続されるラインである。６６１はフェール・
セーフ多数決論理回路６１１が出力した情報を処理装置
６０１〜６０３にフィードバックするラインであり、処
理装置６０１〜６０３に並列に接続されている。６７１
は、転てつ器あるいは信号機などからの表示情報や軌道
リレーからの情報を処理装置６０１〜６０３に伝達する
ラインである。

【００５７】次にフェール・セーフ多数決論理回路を備
えた電子連動装置の動作について説明する。

【００５８】進路設定を行う場合には図示していない上
位のシステムが６２１を介して、処理装置６０１〜６０
３に同時に進路要求情報を伝送する。３系の処理装置６
０１〜６０３は全く同じ処理を同時に行い、処理結果を
６４１〜６４３に同時に出力する。さらに、３系の処理
装置６０１〜６０３は６３１〜６３３を通じて、適当な
間隔でお互いに監視データを交換し合い、故障検出を行
う。フェール・セーフ多数決論理回路６１１は６４１〜
６４３を介して得られた制御情報の多数決を行い、結果
を６５１に出力し、転てつ器などの制御対象に制御信号
を出力する。また、その制御信号は６６１を介して３系
の処理装置６０１〜６０３にフィードバックされる。

【００５９】フェール・セーフ多数決論理回路６１１の
故障検出を行うためには、３系の処理装置６０１〜６０
３は、定期的に故障診断モードに入り、６３１〜６３３
を介して情報を交換しながら６４１〜６４３に故障診断
用のテストパターンを出力する。

【００６０】

【発明の効果】本発明によれば。３個の並列入力が一致
しなかった場合に、多数決を行い、最終的な制御出力の
安全性を高めることができる。さらに、本発明で示した
回路は、部品の単一故障が危険側出力を引き起こす可能
性は全く無く、内在する単一故障は診断パルスによって
確実に検出が可能であり、フェール・セーフ特性を有す
る多数決論理回路を実現することが可能となる。また、
単一故障が発生した場合でも論理入力条件を変更するこ
とにより危険側出力を出力することなく、運転を継続で
きる。

【図面の簡単な説明】

【図１】本発明によるフェール・セーフ多数決論理回路
の基本回路図である。

【図２】本発明によるフェール・セーフ多数決論理回路
の具体的な回路図である。

【図３】本発明によるフェール・セーフ多数決論理回路
の故障検出を考慮した回路図である。

【図４】本発明におけるフェール・セーフ多数決論理回
路を用いた電子連動装置の構成図である。

【図５】従来技術によるフェール・セーフ多数決論理回
路図である。

【図６】従来技術によるフェール・セーフ多数決論理回
路の具体的な回路図である。

【符号の説明】

１０１〜１０３並列論理入力１１１〜１１３ＡＮＤ回路１２１ＯＲ回路１３１論理出力２０１〜２０３並列論理入力２１１〜２１６トランジスタ２２１〜２２６ダイオード２３１〜２３９抵抗２４１〜２４３正電位電源端子２５１〜２５３零電位電源端子２６１論理出力３０１〜３０３並列論理入力３１１〜３１３ＯＲ回路３２１ＡＮＤ回路３３１論理出力４０１〜４０３並列論理入力４１１〜４１６ダイオード４２１〜４２３フォト・モス・リレー４３１〜４３３零電位電源端子４４１〜４４２出力端子５０１故障検出用電源５１１制御対象５２１故障検出用端子６０１〜６０３処理装置６１１フェール・セーフ多数決論理回路

フロントページの続き (72)発明者柳斉茨城県ひたちなか市市毛1070番地株式会社日立製作所水戸工場内 (72)発明者桑名茂茨城県ひたちなか市市毛1070番地株式会社日立製作所水戸工場内 (72)発明者菊地常信東京都渋谷区代々木二丁目11番２号由井ビル４Ｆ東日本旅客鉄道株式会社内 (72)発明者福井聡東京都渋谷区代々木二丁目11番２号由井ビル４Ｆ東日本旅客鉄道株式会社内 (72)発明者斉藤浩東京都渋谷区代々木二丁目11番２号由井ビル４Ｆ東日本旅客鉄道株式会社内

Claims

【特許請求の範囲】

【請求項１】少なくとも３個の論理入力の多数決を求
める論理回路において、３入力のうちの２入力ずつを３個のＯＲ回路で合成し、
このＯＲ回路の出力を３入力ＡＮＤ回路によって合成す
ることを特徴とするフエール・セーフ多数決論理回路。
【請求項２】請求項１において、前記３個のＯＲ回路は、その各入出力間がダイオードを
接続して構成されていることを特徴とするフエール・セ
ーフ多数決論理回路。
【請求項３】請求項１において、前記３入力ＡＮＤ回路は、３個のリレーによって構成さ
れ、前記３個のリレーは、前記ＯＲ回路の各出力によっ
てそれぞれ励磁される励磁コイルと、前記各励磁コイル
が通電したときにそれぞれ閉じる接点とから構成され、
前記各接点は互いに直列に接続されていることを特徴と
するフエール・セーフ多数決論理回路。
【請求項４】請求項１において、前記３入力ＡＮＤ回路は、３個のフォト・モス・リレー
によって構成され、前記３個のフォト・モス・リレー
は、前記ＯＲ回路の各出力によってそれぞれ制御され、
前記３個のフォト・モス・リレーの出力は互いに直列に
接続されていることを特徴とするフエール・セーフ多数
決論理回路。
【請求項５】請求項１において、制御モードと故障検出モードを設定し、故障検出モード
時に、前記３個の論理入力に故障検出用のパターンを与
え、出力を観測することにより、フェール・セーフ多数
決論理回路を構成している部品の故障を検出することを
特徴とするフエール・セーフ多数決論理回路。
【請求項６】請求項５において、前記故障検出モードにおいて、部品の短絡故障を検知し
た場合に、３個ある入力の中の１個を、フェール・セー
フ多数決論理回路の出力が危険側に出力しないように変
更することを特徴とするフエール・セーフ多数決論理回
路。
【請求項７】連動の論理計算を行い、信号機あるいは
転てつ器を直接駆動する、またはそれらの機器を駆動す
るリレーを制御するための信号をパラレルに出力する３
組の処理装置と、それらのパラレルの出力を入力し多数
決演算を行うフェール・セーフ多数決論理回路とを備え
たパラレル出力型電子連動装置において、前記フェール・セーフ多数決論理回路は、前記３組の処
理装置より出力された３個の論理値のうちの２個ずつを
３個のＯＲ回路で合成し、このＯＲ回路の出力を３入力
ＡＮＤ回路によって合成する回路で構成することを特徴
とするパラレル出力型電子連動装置。
【請求項８】請求項７において、前記３個のＯＲ回路は、その各入出力間がダイオードを
接続して構成されていることを特徴とするパラレル出力
型電子連動装置。
【請求項９】請求項７において、前記３入力ＡＮＤ回路は、３個のリレーによって構成さ
れ、前記３個のリレーは、前記ＯＲ回路の各出力によっ
てそれぞれ励磁される励磁コイルと、前記各励磁コイル
が通電したときにそれぞれ閉じる接点とから構成され、
前記各接は互いに直列に接続されていることを特徴とす
るパラレル出力型電子連動装置。
【請求項１０】請求項７において、前記３入力ＡＮＤ回路は、３個のフォト・モス・リレー
によって構成され、前記３個のフォト・モス・リレー
は、前記ＯＲ回路の各出力によってそれぞれ制御され、
前記３個のフォト・モス・リレーの出力は互いに直列に
接続されていることを特徴とするパラレル出力型電子連
動装置。
【請求項１１】請求項７において、前記フェール・セーフ多数決論理回路において、制御モ
ードと故障検出モードを設定し、故障検出モード時に、
前記３個の論理入力に故障検出用のパターンを与え、出
力を観測することにより、フェール・セーフ多数決論理
回路を構成している部品の故障を検出することを特徴と
するパラレル出力型電子連動装置。
【請求項１２】請求項１１において、前記故障検出モードにおいて、部品の短絡故障を検知し
た場合に、３個ある入力の中の１個を、フェール・セー
フ多数決論理回路の出力が危険側に出力しないように変
更することを特徴とするパラレル出力型電子連動装置。