JPH11250795A - 機能素子アレイおよびその製造方法 - Google Patents

機能素子アレイおよびその製造方法

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JPH11250795A
JPH11250795A JP5217298A JP5217298A JPH11250795A JP H11250795 A JPH11250795 A JP H11250795A JP 5217298 A JP5217298 A JP 5217298A JP 5217298 A JP5217298 A JP 5217298A JP H11250795 A JPH11250795 A JP H11250795A
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JP
Japan
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substrate
wiring
gate wiring
insulating film
emitter electrode
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Application number
JP5217298A
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English (en)
Inventor
Miki Mori
三樹 森
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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  • Electrodes For Cathode-Ray Tubes (AREA)
  • Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Cold Cathode And The Manufacture (AREA)

Abstract

(57)【要約】 【課題】 転写されたエミッタ群間、ゲート配線間の電
気的導通をとった大型の機能素子アレイを提供する。 【解決手段】 基板と、この基板上に形成された複数の
エミッタ群と、このエミッタ群の間の基板上に形成され
た導電膜と、この導電膜上に形成された絶縁膜とを有す
る機能素子アレイである。前記エミッタ群は、基板上に
形成された複数のカソード配線と、この複数のカソード
配線上にそれぞれ形成されたエミッタ電極と、隣接する
エミッタ電極間を隔離するよう前記基板上に形成された
絶縁膜とを含み、前記絶縁膜上にはゲート配線が形成さ
れ、このゲート配線は前記基板上の導電膜と電気的に接
続されていることを特徴とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、機能素子アレイお
よびその製造方法に関する。
【0002】
【従来の技術】近年、30インチを越える大型の画像表
示装置が普及してきており、画像表示装置としてはCR
Tが広く用いられている。しかしながら、CRTは一つ
の電子銃で全ての画像を表示するために、画面サイズが
大きくなるにしたがってディスプレイの奥行きを大きく
とらなければならない。
【0003】そこで、奥行きを取らない平面型のディス
プレイが開発されており、フィールドエミッションディ
スプレイ(以下、FEDとする)と呼ばれるディスプレ
イもその1つである。こうしたFEDの製造方法として
は、スピント法、転写モールド法などいくつかの方法が
提案されているものの、大型のディスプレイを得るには
それぞれ課題があり、未だに大型のFEDは得られてい
ない。
【0004】例えば、転写モールド法では、まず、FE
Dを構成する基板(FED基板)とは別の基板(エミッ
タ転写用基板)上にエミッタ群を形成する。次いで、エ
ミッタ転写用基板上に形成されたエミッタ群を、FED
基板に順次転写するという方法により形成される。こう
して転写されたエミッタ群の間では、電気的導通、さら
にはゲート配線間の電気的導通を得ることが困難であっ
た。
【0005】
【発明が解決しようとする課題】上述したように、転写
モールド法を用いて大型のFEDを実現する場合、従来
の方法では、順次転写されたエミッタ間の電気的導通、
さらには、ゲート配線間の電気的導通を得ることが困難
であった。そこで本発明は、転写されたエミッタ群間、
ゲート配線間の電気的導通をとり、大型のFEDを構成
する機能素子アレイを実現することを目的とする。
【0006】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、基板と、この基板上に形成された複数の
エミッタ群と、このエミッタ群の間の基板上に形成され
た導電膜と、この導電膜上に形成された絶縁膜とを有
し、前記エミッタ群は、基板上に形成された複数のカソ
ード配線と、この複数のカソード配線上にそれぞれ形成
されたエミッタ電極と、隣接するエミッタ電極間を隔離
するよう前記基板上に形成された絶縁膜とを含み、前記
絶縁膜上にはゲート配線が形成され、このゲート配線
は、前記基板上の導電膜と電気的に接続されていること
を特徴とする機能素子アレイを提供する。
【0007】また本発明は、基板上にカソード配線と、
このカソード配線で互いに隔てられた導電膜とを形成す
る工程;エミッタ電極形成用の複数の凹部、およびこの
凹部間の平坦部を有するエミッタ電極転写用基板上にゲ
ート配線を形成する工程;前記ゲート配線上に絶縁膜を
形成する工程;前記絶縁膜の一部を除去して、平坦面に
形成された前記ゲート配線を部分的に露出させる工程;
前記絶縁膜上に、エミッタ電極と、前記ゲート配線に接
続されたゲート配線接続用配線とを形成する工程;前記
基板上に形成されたカソード配線と前記エミッタ電極転
写用基板に形成されたエミッタ電極とを位置合わせする
とともに、前記基板上に形成された導電膜と前記エミッ
タ電極転写用基板に形成されたゲート配線接続用配線と
を位置合わせして、それぞれを接続する工程;前記エミ
ッタ電極転写用基板を除去する工程;前記ゲート配線お
よび前記絶縁膜を部分的に除去して、前記エミッタ電極
の先端部を露出させる工程を具備する機能素子アレイの
製造方法を提供する。
【0008】さらに本発明は、基板上にカソード配線
と、このカソード配線で互いに隔てられた導電膜とを形
成する工程;エミッタ電極形成用の複数の凹部、および
この凹部間の平坦部を有するエミッタ電極転写用基板上
に絶縁膜を形成する工程;前記絶縁膜上にエミッタ電極
とゲート配線接続用配線とを形成する工程;前記基板上
に形成されたカソード配線と前記エミッタ電極転写用基
板に形成されたエミッタ電極とを位置合わせするととも
に、前記基板上に形成された導電膜と前記エミッタ電極
転写用基板にゲート配線接続用配線とを位置合わせし
て、それぞれを接続する工程;前記エミッタ電極転写用
基板を除去する工程;前記絶縁膜を部分的に除去して、
前記基板上の導電膜に接続されたゲート配線接続用配線
を部分的に露出させる工程;前記絶縁膜上にゲート配線
を形成する工程;前記ゲート配線および前記絶縁膜を部
分的に除去して、前記エミッタ電極の先端部を露出させ
る工程を具備する機能素子アレイの製造方法を提供す
る。
【0009】
【発明の実施の形態】以下、図面を参照して本発明の機
能素子アレイ、およびその製造方法を詳細に説明する。
図1は、本発明の機能素子アレイを構成する基板の平面
図である。図示するように基板1上には、カソード配線
2および導電膜(基板側ゲート配線)3が形成されてい
る。
【0010】図2に、本発明の機能素子アレイの一例の
概略を表わす平面図を示し、この機能素子アレイのB−
B’における断面図、およびC−C’における断面図
を、それぞれ図3および図4に示す。
【0011】図3および図4に示すように、基板1上に
は、複数のカソード配線2および導電膜(基板側ゲート
配線)3が形成され、各カソード配線2上にはエミッタ
電極4がそれぞれ形成されている。図示するように導電
膜3は、所定の数のカソード配線2で隔てられて基板上
に形成されている。また各エミッタ電極4は、絶縁膜5
によって互いに隔てられており、絶縁膜5上にはゲート
配線(絶縁膜上ゲート配線)32が形成されている。こ
のゲート配線(絶縁膜上ゲート配線)32は、基板1上
に形成された導電膜(基板側ゲート配線)3に電気的に
接続されている。
【0012】なお図3において、線Aより左側が転写さ
れた第1のエミッタ群であり、線Aより右側が転写され
た第2のエミッタ群である。ゲート配線(絶縁膜上ゲー
ト配線)32は、基板上に形成された導電膜3に電気的
に接続されているので、これによって、第1および第2
のエミッタ群、ゲート配線間の電気的接続がなされてい
る。 (実施例1)図5および図6に、本発明の機能素子アレ
イの製造プロセスの一例を表わす断面図を示す。
【0013】まず、図5(a)に示すように、Si基板
10に異方性エッチングによりエミッタ電極形成用の凹
部を形成して、エミッタ電極転写用基板10を得た。こ
のエミッタ電極転写用基板10の表面に、ゲート配線3
2となるMo膜をスパッタ法により成膜し、さらに、絶
縁膜5となるシリコン酸化膜をCVD法により成膜し
た。次いで、この絶縁膜のパターニングを行なって、凹
部間の平坦面の形成されたゲート配線32の一部を露出
させた。こうして得られた絶縁膜5の上に、Mo層とA
u層とをスパッタ法により順次積層して、図5(b)に
示すようにエミッタ電極となるMo/Au層12を形成
した。
【0014】次に、Mo/Au層12のパターニングを
行なって、図5(c)に示すようにエミッタ電極4と、
ゲート用接続配線16とを形成した。なお、エミッタ電
極4は、後の工程で別の基板上に形成されるカソード配
線に接続されるものであり、ゲート用接続配線16は、
カソード配線が形成された基板と同一の基板上に形成さ
れる導電膜(基板側ゲート配線)に接続される。
【0015】一方、カソード配線等が形成される基板1
としては、一般のソーダガラスガラス基板を用い、この
基板上に、Mo層およびAu層をスパッタ法により順次
成膜してMo/Au層を形成した。このMo/Au層の
パターニングを行なって、図5(d)に示すように複数
のカソード配線2と、所定の数のカソード配線で互いに
隔てられた導電膜(基板側ゲート配線)3とを形成し
た。
【0016】なお、ガラス基板としては、ソーダライム
ガラス以外にも任意のガラスを用いることができる。こ
こでの基板はガラスに限定されず、その表面が絶縁性の
ものであれば任意の基板を適用することができる。
【0017】また、カソード配線等の形成方法としては
スパッタを用いたが、厚膜印刷、メッキやレジネートペ
ーストでの成膜とパターニングによる方法でも構わな
い。さらに、その他薄膜、厚膜プロセスによって形成す
ることもできる。
【0018】こうして形成されたカソード配線2と、図
5(c)までの工程で形成されたエミッタ電極4とを位
置合わせするとともに、導電膜(基板側ゲート配線)3
とゲート配線接続用配線16とを位置合わせして、基板
1とエミッタ電極転写用基板10とを図5(d)に示す
ように対向して配置し、それぞれの導電層を接合する。
具体的には、それぞれの導電層(Mo/Au層)の表面
層を構成しているAuとAuとの固相拡散により、これ
らの導電層を接合した。
【0019】さらに、図6(a)に示したように、基板
1上の別のカソード電極2および導電膜3上にも、別の
エミッタ電極4およびゲート接続用配線16を同様にし
て接合した。ここで、接合はAuとAuとの接合によっ
て行なったが、Auは薄膜でも突起状のバンプ形状でも
よい。バンプ形状のときはAuの変形が容易になるの
で、より信頼性の高い接合が得られる。
【0020】次いで、基板1上のSi基板10を除去し
て、図6(b)に示すような構造を得た。ここでは、エ
ッチングによってSi基板を除去した。その後、ゲート
配線(絶縁層上ゲート配線)32上にフォトレジスト
(図示せず)を形成し、ドライエッチングやケミカルポ
リッシング(CMP)によって、エミッタ電極4の先端
部のゲート配線32をわずかに露出させた。
【0021】次に、反応性イオンエッチングにより、エ
ミッタ電極4の先端部を覆っているゲート配線32とシ
リコン酸化膜5とを除去した。なお、ゲート配線32
が、基板1上に形成されたカソード配線2と重なること
がある場合は、部分的にゲート配線32のパターニング
を行なう。
【0022】続いて、フォトレジストを剥離し、エミッ
タ電極4の先端部にあたるシリコン酸化膜5をわずかに
エッチングすることで、図6(c)に示すようなピラミ
ッド状のエミッタ電極が形成される。
【0023】以上のプロセスによって、カソード配線2
および導電膜(基板側ゲート配線)3が設けられた基板
1と、カソード配線2上に形成されたエミッタ電極4
と、基板側ゲート配線3上に絶縁膜5を介して形成され
た絶縁膜上ゲート配線32とを含み、基板側ゲート配線
3と絶縁膜上のゲート配線32とが電気的に接続されて
いる本発明の機能素子アレイが得られる。
【0024】かかる機能素子アレイにおいては、転写さ
れたエミッタ群間、ゲート配線間の電気的接続が得られ
るので、これを用いて大型のFEDを構成することが可
能である。 (実施例2)図7ないし図9に、本発明の機能素子アレ
イの製造プロセスの他の例を表わす断面図を示す。
【0025】まず、図7(a)に示すように、Si基板
10に異方性エッチングによりエミッタ電極形成用の凹
部を形成して、エミッタ電極転写用基板10を得た。な
お、Si基板の代わりに転写用の型を用いることもでき
る。
【0026】このエミッタ電極転写用基板10の表面
に、絶縁膜5となるシリコン酸化膜を形成する。シリコ
ン酸化膜は、熱酸化、CVD法などにより形成すること
ができるが、ここでは、熱酸化法により形成した。
【0027】こうして得られた絶縁膜5の上に、Mo,
W、Crなどエミッタ電極となるメタルを単層あるいは
積層形成する。ここでは、Mo層とAu層とをスパッタ
法により順次積層して、図7(b)に示すようにMo/
Au層12を形成した。
【0028】次に、Mo/Au層12のパターニングを
行なって、図7(c)に示すようにエミッタ電極4と、
ゲート用接続配線16とを形成した。なお、エミッタ電
極4は、後の工程で別の基板上に形成されるカソード配
線に接続されるものであり、ゲート用接続配線16は、
カソード配線が形成された基板と同一の基板上に形成さ
れる導電膜(基板側ゲート配線)に接続される。
【0029】一方、カソード配線等が形成される基板1
としては、一般のソーダガラスガラス基板を用い、この
基板上に、Mo層およびAu層をスパッタ法により順次
成膜してMo/Au層を形成した。このMo/Au層の
パターニングを行なって、図8(a)に示すように複数
のカソード配線2と、所定の数のカソード配線で互いに
隔てられた導電膜(基板側ゲート配線)3とを形成し
た。
【0030】なお、ガラス基板としては、ソーダライム
ガラス以外にも任意のガラスを用いることができる。こ
こでの基板はガラスに限定されず、その表面が絶縁性の
ものであれば任意の基板を適用することができる。
【0031】また、カソード配線等の形成方法としては
スパッタを用いたが、厚膜印刷、メッキやレジネートペ
ーストでの成膜とパターニングによる方法でも構わな
い。さらに、その他薄膜、厚膜プロセスによって形成す
ることもできる。
【0032】こうして形成されたカソード配線2と、図
7(c)までの工程で形成されたエミッタ電極4とを位
置合わせするとともに、導電膜(基板側ゲート配線)3
とゲート配線接続用配線16とを位置合わせして、基板
1とエミッタ電極転写用基板10とを図8(a)に示す
ように対向して配置し、それぞれの導電層を接合する。
これらの接合には、導電接着剤を用いる方法、静電接
着、固相拡散接合などを用いることができるが、ここで
は、それぞれの導電層の表面層(Mo/Au層)を構成
しているAuとAuとを固相拡散によって接合した。ま
た、このとき位置合わせを簡便にするために適宜、外形
合わせや、位置合わせマークによる合わせを用いてもよ
い。
【0033】さらに、図8(b)に示すように、基板1
上の別のカソード電極2および導電膜3上にも、別のエ
ミッタ電極4およびゲート接続用配線16を同様にして
接合した。
【0034】こうして得られた構造の概略を表わす断面
図を、図8(c)に示す。次いで、図9(a)に示した
ように、Si基板10を除去する。ここでは、エッチン
グによって除去した。なお、Si基板の代わりに型を用
いる場合は、この型に形成したエミッタ電極等を基板側
に転写する方法もある。その場合には、シリコン酸化膜
5の代わりに剥離性のよい層を型の表面に設けることも
できる。
【0035】シリコン基板10を除去した後、シリコン
酸化膜5のパターニングを行なって、ゲート用接続配線
16を部分的に露出させる。ここでは、シリコン基板1
0を除去した後にシリコン酸化膜5のエッチングを行な
ったが、これに限定されるものではない。例えば、図7
(c)に示したプロセスの次の工程で、シリコン酸化膜
5のパターニングを行なってもよい。また、ここでは、
シリコン基板除去後、シリコン酸化膜5のパターニング
を行なったが、シリコン基板除去後、さらにCVD法、
ディップ法などによってシリコン酸化膜を形成した後
に、パターニングを行なってもよい。シリコン基板除去
時には、シリコン酸化膜5がダメージを受けたり、支持
基板がなくなることに起因して剥離が生じることがあ
る。あるいは、基板1上のカソード配線2が露出してい
るところがあるので、種々の不都合が生じるおそれがあ
るが、シリコン基板除去後にさらにシリコン酸化膜を形
成してパターニングを行なうことによって、こうした不
都合を回避することができる。
【0036】次に、図9(b)に示したように、パター
ニングされた絶縁膜5の上にゲート配線(絶縁膜上ゲー
ト配線)32となるMo層を形成する。ゲート配線32
の形成は、スパッタ、蒸着などの真空成膜、めっきなど
の湿式成膜、印刷、レジネートペースト塗布、パターニ
ングなどの厚膜法を用いることができる。ここでは、メ
ッキによってMo層を形成した。
【0037】続いて、ゲート配線(絶縁膜上ゲート配
線)32上に図9(c)に示すようにフォトレジスト1
8を形成し、ドライエッチングやケミカルポリッシング
(CMP)によって、エミッタ電極4の先端部のゲート
配線32をわずかに露出させた。
【0038】次に、反応性イオンエッチングにより、エ
ミッタ電極4の先端部を覆っているゲート配線32とシ
リコン酸化膜5とを除去した。なお、ゲート配線32
が、基板1上に形成されたカソード配線2と重なること
がある場合は、部分的にゲート配線32のパターニング
を行なう。
【0039】最後に、フォトレジスト18を剥離し、エ
ミッタ電極4の先端部にあたるシリコン酸化膜5をわず
かにエッチングすることで、図9(d)に示すようなピ
ラミッド状のエミッタが形成される。
【0040】以上のプロセスによって、カソード配線2
および導電膜(基板側ゲート配線)3が設けられた基板
1と、カソード配線2上に形成されたエミッタ電極4
と、基板側ゲート配線3上に絶縁膜5を介して形成され
た絶縁膜上ゲート配線32とを含み、基板側ゲート配線
3と絶縁膜上のゲート配線32とが電気的に接続されて
いる本発明の機能素子アレイが得られる。
【0041】かかる機能素子アレイにおいては、転写さ
れたエミッタ群間、ゲート配線間の電気的接続が得られ
るので、これを用いて大型のFEDを構成することが可
能である。
【0042】図10には、実施例1または実施例2のプ
ロセスで得られた機能素子アレイを用いて作製されたF
EDの一例を表わす断面図を示す。上述のようにして基
板1に形成(転写)された機能素子アレイ41は、スペ
ーサー42を介してアノード基板40を配置することに
よってFEDが構成される。さらに、それらを支持基板
46に搭載し、封止材44により真空封止する。なお、
FED表示部の外側における支持基板46上には、ゲッ
ター材48が配置されている。図示する例では、FED
表示部と真空封止部とを分けているが、スペーサー42
の端面部が真空封止を兼ねていてもよい。図10に示し
た構造のようにFED表示部と真空部とを分け、ゲッタ
ーもFED表示部に配置することでも、10-6〜10-7
の真空度を得ることができる。
【0043】ここでは、ゲッター材はZr、Tiなどか
らなる真空度を上げるものであり、一般にはそれらの焼
結体が用いられるが、メッシュ状の薄膜ゲッターを用い
てもよい。
【0044】上述の実施例1および実施例2では、図2
〜4に示したような、エミッタ電極4の先端部およびそ
の近傍が基板表面に露出し、実質的に平坦な表面を有す
る構造を例に挙げて説明したが、本発明の機能素子アレ
イはこうした構造に限定されるものではない。例えば、
絶縁膜等で覆われたエミッタ電極4が凸部となって基板
1上に突出した構造となっていてもよい。図5(a)に
示したエミッタ電極転写用基板の製造において、エミッ
タ電極形成用の凹部の深さを、その幅に対して十分に大
きく形成し、その後の工程で塗布される絶縁膜等の厚さ
を適宜調整することによって、基板表面に突出した構造
のエミッタ電極を形成することができる。
【0045】上述した例では、ガラス基板としてごく一
般的なソーダライムを用いたが、エミッタ電極転写法の
型としてシリコンを用いてエミッタ電極を転写する際の
条件によっては、部材の熱膨張係数をそろえることが望
まれる。このためには、例えばシリコンとの熱膨張係数
の近いパイレックスガラスを、基板として用いてもよ
い。
【0046】また本実施例では、基板上にカソード配線
と導電膜(基板側ゲート配線)とを形成した後、カソー
ド配線上にはエミッタ電極を転写し、導電膜上にはゲー
ト配線接続用配線を転写することで、転写されたエミッ
タ電極間、ゲート配線間の電気的接続が得られる大型の
FEDを構成する機能素子アレイを提供したが、本発明
はこれに限定されるものではなく、種々の変更が可能で
ある。
【0047】例えば、大型化のために基板にカソード配
線を施し、転写の際には、転写用基板に形成されたエミ
ッタ電極群をカソード配線を介して電気的に接続するだ
けでも効果は大きい。
【0048】以上の例では、ゲート配線を接続したが、
同様の手法でカソード配線を接続することも可能であ
る。また、基板1上の導電膜3は、図11に示すように
絶縁膜53を介して基板1上に形成されていてもよい。
この場合には、基板1と絶縁膜53との間に、ゲート配
線として作用する第2の導電膜50を設け、この導電膜
と、基板上に形成された導電膜(基板側ゲート配線)3
とを、スルーホール51によって電気的に接続する。こ
うした構成では、ゲートをつかさどる配線は、3層(第
2の導電膜50、基板上に形成された導電膜3、絶縁膜
上のゲート配線32)となるということができる。
【0049】図11に示すような構造とすることによっ
てゲート配線の抵抗を低減することができるので、電圧
降下が少なくなり、電子の放出量が均一になる。このた
め、画素間の輝度むらが低減されて画質が向上する。ま
た、ゲート配線の断線防止にも有効である。同様にカソ
ード配線を多層にすることで、カソード配線の抵抗を下
げてもよい。
【0050】さらに、図11に示す構造においては、ゲ
ート配線50が封止部44を経て外部の画素駆動用回路
に接続されている様子を示している。ここでは、画素駆
動用の信号は、フレキシブル配線基板(FPC)52に
よって供給されているが、駆動用ICをガラス基板に直
接実装してもよい。
【0051】また、各画素ブロック間の接続は、図12
(a)に示すように隙間を埋めるようにしてもよい。そ
の場合、隙間は、導電ペーストの印刷、ディスペンスな
どで埋めることができる。さらに、段差がある場合は、
研磨することで表面を平坦化してもよい。このような平
坦化は、例えば、実施例2のように、基板上に形成され
た導電膜に接続用配線を転写した後に、ゲート配線を印
刷する場合に有効である。なお、図12(b)には、基
板1内に形成された導電膜(第2のゲート配線)50に
スルーホールを介して基板側ゲート配線3が接続された
状態を示している。
【0052】図13には、本発明の機能素子アレイに用
いられる画素ブロックを構成する画素の一例を表わす斜
視図を示す。図13においては、1つの画素は、8×8
のエミッタ電極4から構成され、ゲート配線32が表面
に形成されている。なお、図13に示した画素において
は、エミッタ電極4は基板表面から突出して設けられて
いるが、この構造は、すでに説明したような方法によっ
て形成することができる。
【0053】さらに図14には、本発明の機能素子アレ
イに用いられる画素ブロックの一例を表わす斜視図を示
す。1つの画素ブロックは、8×8の画素から構成され
ており、マトリックス状にゲート配線32が形成されて
いる。
【0054】図14に示したような画素ブロックを本発
明の方法により接続して、貼り合わせてなる大型の機能
素子アレイの一例を表わす斜視図を図15に模式的に示
す。なお、図示する例においては、説明のために画素ブ
ロック間のつなぎ目60の間隔を大きくしているが、実
際の構造では画素間の距離は等しい。この場合は、図1
2(b)に示したように、基板上の導電膜と絶縁膜上の
ゲート配線との電気的接続がとられているが、絶縁膜上
に形成されたゲート配線を基板側ゲート配線に接続する
部分は、スルーホールを通るので実際には見えない。な
お、各画素ブロックのつなぎ目の凹部は、図12(a)
に示したように導電性材料で埋められていてもよい。
【0055】以上説明したようないずれの構造とした場
合も、本発明の機能素子アレイは、基板上に形成された
導電膜(基板側ゲート配線)と、この導電膜の上に設け
られた絶縁膜上のゲート配線とが電気的に接続されてい
るので、転写されたエミッタ群間、ゲート配線間の電気
的導通をとることができる。
【0056】
【発明の効果】以上説明したように、本発明によれば、
転写されたエミッタ群間、ゲート配線間の電気的導通を
とった大型の機能素子アレイが提供される。かかる機能
素子アレイは、大型のFEDを構成するために有効であ
り、その工業的価値は大なるものがある。
【図面の簡単な説明】
【図1】本発明の機能素子アレイを構成する基板の一例
を表わす平面図。
【図2】本発明の機能素子アレイの一例を表わす平面
図。
【図3】図2に示した機能素子アレイのB−B’におけ
る断面図。
【図4】図2に示した機能素子アレイのC−C’におけ
る側面図。
【図5】実施例1の機能素子アレイの製造プロセスを表
わす断面図。
【図6】実施例1の機能素子アレイの製造プロセスを表
わす断面図。
【図7】実施例2の機能素子アレイの製造プロセスを表
わす断面図。
【図8】実施例2の機能素子アレイの製造プロセスを表
わす断面図。
【図9】実施例2の機能素子アレイの製造プロセスを表
わす断面図。
【図10】本発明の機能素子アレイを用いて製造された
FEDの一例を表わす断面図。
【図11】本発明の機能素子アレイを用いて製造された
FEDの他の例を表わす断面図。
【図12】本発明の機能素子アレイの画素ブロック間に
おける接続の状態を表わす拡大図。
【図13】本発明の機能素子アレイに用いられる画素ブ
ロックを構成する画素の一例の概略を表わす斜視図。
【図14】本発明の機能素子アレイに用いられる画素ブ
ロックの一例の概略を表わす斜視図。
【図15】本発明の機能素子アレイの一例の概略を表わ
す斜視図。
【符号の説明】
1…基板 2…カソード配線 3…導電膜(基板上ゲート配線) 4…エミッタ電極 5…絶縁層 10…エミッタ電極転写用基板 12…Mo/Au層 16…ゲート配線接続用配線 18…フォトレジスト層 32…ゲート配線(絶縁膜上ゲート配線) 40…アノード基板 41…機能素子アレイ 42…スペーサー 44…封止材 46…支持基板 48…ゲッター材 50…ゲート配線 51…スルーホール 52…フレキシブル配線基板(FPC) 53…絶縁膜 60…画素ブロック間のつなぎ目
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01J 31/12 H01J 31/12 C

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 基板と、 この基板上に形成された複数のエミッタ群と、 このエミッタ群の間の基板上に形成された導電膜と、 この導電膜上に形成された絶縁膜とを有し、 前記エミッタ群は、基板上に形成された複数のカソード
    配線と、この複数のカソード配線上にそれぞれ形成され
    たエミッタ電極と、隣接するエミッタ電極間を隔離する
    よう前記基板上に形成された絶縁膜とを含み、 前記絶縁膜上にはゲート配線が形成され、このゲート配
    線は、前記基板上の導電膜と電気的に接続されているこ
    とを特徴とする機能素子アレイ。
  2. 【請求項2】 前記導電膜は、絶縁膜を介して前記基板
    上に形成され、 前記絶縁膜と前記基板との間には、ゲート配線として作
    用する第2の導電膜が所定の方向に延びて設けられてお
    り、このゲート配線は前記導電膜と電気的に接続されて
    いる請求項1に記載の機能素子アレイ。
  3. 【請求項3】 基板上にカソード配線と、このカソード
    配線で互いに隔てられた導電膜とを形成する工程;エミ
    ッタ電極形成用の複数の凹部、およびこの凹部間の平坦
    部を有するエミッタ電極転写用基板上にゲート配線を形
    成する工程;前記ゲート配線上に絶縁膜を形成する工
    程;前記絶縁膜の一部を除去して、平坦面に形成された
    前記ゲート配線を部分的に露出させる工程;前記絶縁膜
    上に、エミッタ電極と、前記ゲート配線に接続されたゲ
    ート配線接続用配線とを形成する工程;前記基板上に形
    成されたカソード配線と前記エミッタ電極転写用基板に
    形成されたエミッタ電極とを位置合わせするとともに、
    前記基板上に形成された導電膜と前記エミッタ電極転写
    用基板に形成されたゲート配線接続用配線とを位置合わ
    せして、それぞれを接続する工程;前記エミッタ電極転
    写用基板を除去する工程;前記ゲート配線および前記絶
    縁膜を部分的に除去して、前記エミッタ電極の先端部を
    露出させる工程を具備する機能素子アレイの製造方法。
  4. 【請求項4】 基板上にカソード配線と、このカソード
    配線で互いに隔てられた導電膜とを形成する工程;エミ
    ッタ電極形成用の複数の凹部、およびこの凹部間の平坦
    部を有するエミッタ電極転写用基板上に絶縁膜を形成す
    る工程;前記絶縁膜上にエミッタ電極とゲート配線接続
    用配線とを形成する工程;前記基板上に形成されたカソ
    ード配線と前記エミッタ電極転写用基板に形成されたエ
    ミッタ電極とを位置合わせするとともに、前記基板上に
    形成された導電膜と前記エミッタ電極転写用基板にゲー
    ト配線接続用配線とを位置合わせして、それぞれを接続
    する工程;前記エミッタ電極転写用基板を除去する工
    程;前記絶縁膜を部分的に除去して、前記基板上の導電
    膜に接続されたゲート配線接続用配線を部分的に露出さ
    せる工程;前記絶縁膜上にゲート配線を形成する工程;
    前記ゲート配線および前記絶縁膜を部分的に除去して、
    前記エミッタ電極の先端部を露出させる工程を具備する
    機能素子アレイの製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001092150A1 (fr) * 2000-05-31 2001-12-06 Nec Corporation Procede de fixation de nanotubes de carbone
JP2011066273A (ja) * 2009-09-18 2011-03-31 Konica Minolta Holdings Inc 微細マスクパターンの形成方法、ナノインプリントリソグラフィ方法および微細構造体の製造方法
JP2020502796A (ja) * 2016-12-16 2020-01-23 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH 半導体構成素子を製造する方法

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