JPH11250795A - 機能素子アレイおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 転写されたエミッタ群間、ゲート配線間の電
気的導通をとった大型の機能素子アレイを提供する。 【解決手段】 基板と、この基板上に形成された複数の
エミッタ群と、このエミッタ群の間の基板上に形成され
た導電膜と、この導電膜上に形成された絶縁膜とを有す
る機能素子アレイである。前記エミッタ群は、基板上に
形成された複数のカソード配線と、この複数のカソード
配線上にそれぞれ形成されたエミッタ電極と、隣接する
エミッタ電極間を隔離するよう前記基板上に形成された
絶縁膜とを含み、前記絶縁膜上にはゲート配線が形成さ
れ、このゲート配線は前記基板上の導電膜と電気的に接
続されていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、機能素子アレイお
よびその製造方法に関する。

【０００２】

【従来の技術】近年、３０インチを越える大型の画像表
示装置が普及してきており、画像表示装置としてはＣＲ
Ｔが広く用いられている。しかしながら、ＣＲＴは一つ
の電子銃で全ての画像を表示するために、画面サイズが
大きくなるにしたがってディスプレイの奥行きを大きく
とらなければならない。

【０００３】そこで、奥行きを取らない平面型のディス
プレイが開発されており、フィールドエミッションディ
スプレイ（以下、ＦＥＤとする）と呼ばれるディスプレ
イもその１つである。こうしたＦＥＤの製造方法として
は、スピント法、転写モールド法などいくつかの方法が
提案されているものの、大型のディスプレイを得るには
それぞれ課題があり、未だに大型のＦＥＤは得られてい
ない。

【０００４】例えば、転写モールド法では、まず、ＦＥ
Ｄを構成する基板（ＦＥＤ基板）とは別の基板（エミッ
タ転写用基板）上にエミッタ群を形成する。次いで、エ
ミッタ転写用基板上に形成されたエミッタ群を、ＦＥＤ
基板に順次転写するという方法により形成される。こう
して転写されたエミッタ群の間では、電気的導通、さら
にはゲート配線間の電気的導通を得ることが困難であっ
た。

【０００５】

【発明が解決しようとする課題】上述したように、転写
モールド法を用いて大型のＦＥＤを実現する場合、従来
の方法では、順次転写されたエミッタ間の電気的導通、
さらには、ゲート配線間の電気的導通を得ることが困難
であった。そこで本発明は、転写されたエミッタ群間、
ゲート配線間の電気的導通をとり、大型のＦＥＤを構成
する機能素子アレイを実現することを目的とする。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、基板と、この基板上に形成された複数の
エミッタ群と、このエミッタ群の間の基板上に形成され
た導電膜と、この導電膜上に形成された絶縁膜とを有
し、前記エミッタ群は、基板上に形成された複数のカソ
ード配線と、この複数のカソード配線上にそれぞれ形成
されたエミッタ電極と、隣接するエミッタ電極間を隔離
するよう前記基板上に形成された絶縁膜とを含み、前記
絶縁膜上にはゲート配線が形成され、このゲート配線
は、前記基板上の導電膜と電気的に接続されていること
を特徴とする機能素子アレイを提供する。

【０００７】また本発明は、基板上にカソード配線と、
このカソード配線で互いに隔てられた導電膜とを形成す
る工程；エミッタ電極形成用の複数の凹部、およびこの
凹部間の平坦部を有するエミッタ電極転写用基板上にゲ
ート配線を形成する工程；前記ゲート配線上に絶縁膜を
形成する工程；前記絶縁膜の一部を除去して、平坦面に
形成された前記ゲート配線を部分的に露出させる工程；
前記絶縁膜上に、エミッタ電極と、前記ゲート配線に接
続されたゲート配線接続用配線とを形成する工程；前記
基板上に形成されたカソード配線と前記エミッタ電極転
写用基板に形成されたエミッタ電極とを位置合わせする
とともに、前記基板上に形成された導電膜と前記エミッ
タ電極転写用基板に形成されたゲート配線接続用配線と
を位置合わせして、それぞれを接続する工程；前記エミ
ッタ電極転写用基板を除去する工程；前記ゲート配線お
よび前記絶縁膜を部分的に除去して、前記エミッタ電極
の先端部を露出させる工程を具備する機能素子アレイの
製造方法を提供する。

【０００８】さらに本発明は、基板上にカソード配線
と、このカソード配線で互いに隔てられた導電膜とを形
成する工程；エミッタ電極形成用の複数の凹部、および
この凹部間の平坦部を有するエミッタ電極転写用基板上
に絶縁膜を形成する工程；前記絶縁膜上にエミッタ電極
とゲート配線接続用配線とを形成する工程；前記基板上
に形成されたカソード配線と前記エミッタ電極転写用基
板に形成されたエミッタ電極とを位置合わせするととも
に、前記基板上に形成された導電膜と前記エミッタ電極
転写用基板にゲート配線接続用配線とを位置合わせし
て、それぞれを接続する工程；前記エミッタ電極転写用
基板を除去する工程；前記絶縁膜を部分的に除去して、
前記基板上の導電膜に接続されたゲート配線接続用配線
を部分的に露出させる工程；前記絶縁膜上にゲート配線
を形成する工程；前記ゲート配線および前記絶縁膜を部
分的に除去して、前記エミッタ電極の先端部を露出させ
る工程を具備する機能素子アレイの製造方法を提供す
る。

【０００９】

【発明の実施の形態】以下、図面を参照して本発明の機
能素子アレイ、およびその製造方法を詳細に説明する。
図１は、本発明の機能素子アレイを構成する基板の平面
図である。図示するように基板１上には、カソード配線
２および導電膜（基板側ゲート配線）３が形成されてい
る。

【００１０】図２に、本発明の機能素子アレイの一例の
概略を表わす平面図を示し、この機能素子アレイのＢ−
Ｂ’における断面図、およびＣ−Ｃ’における断面図
を、それぞれ図３および図４に示す。

【００１１】図３および図４に示すように、基板１上に
は、複数のカソード配線２および導電膜（基板側ゲート
配線）３が形成され、各カソード配線２上にはエミッタ
電極４がそれぞれ形成されている。図示するように導電
膜３は、所定の数のカソード配線２で隔てられて基板上
に形成されている。また各エミッタ電極４は、絶縁膜５
によって互いに隔てられており、絶縁膜５上にはゲート
配線（絶縁膜上ゲート配線）３２が形成されている。こ
のゲート配線（絶縁膜上ゲート配線）３２は、基板１上
に形成された導電膜（基板側ゲート配線）３に電気的に
接続されている。

【００１２】なお図３において、線Ａより左側が転写さ
れた第１のエミッタ群であり、線Ａより右側が転写され
た第２のエミッタ群である。ゲート配線（絶縁膜上ゲー
ト配線）３２は、基板上に形成された導電膜３に電気的
に接続されているので、これによって、第１および第２
のエミッタ群、ゲート配線間の電気的接続がなされてい
る。 （実施例１）図５および図６に、本発明の機能素子アレ
イの製造プロセスの一例を表わす断面図を示す。

【００１３】まず、図５（ａ）に示すように、Ｓｉ基板
１０に異方性エッチングによりエミッタ電極形成用の凹
部を形成して、エミッタ電極転写用基板１０を得た。こ
のエミッタ電極転写用基板１０の表面に、ゲート配線３
２となるＭｏ膜をスパッタ法により成膜し、さらに、絶
縁膜５となるシリコン酸化膜をＣＶＤ法により成膜し
た。次いで、この絶縁膜のパターニングを行なって、凹
部間の平坦面の形成されたゲート配線３２の一部を露出
させた。こうして得られた絶縁膜５の上に、Ｍｏ層とＡ
ｕ層とをスパッタ法により順次積層して、図５（ｂ）に
示すようにエミッタ電極となるＭｏ／Ａｕ層１２を形成
した。

【００１４】次に、Ｍｏ／Ａｕ層１２のパターニングを
行なって、図５（ｃ）に示すようにエミッタ電極４と、
ゲート用接続配線１６とを形成した。なお、エミッタ電
極４は、後の工程で別の基板上に形成されるカソード配
線に接続されるものであり、ゲート用接続配線１６は、
カソード配線が形成された基板と同一の基板上に形成さ
れる導電膜（基板側ゲート配線）に接続される。

【００１５】一方、カソード配線等が形成される基板１
としては、一般のソーダガラスガラス基板を用い、この
基板上に、Ｍｏ層およびＡｕ層をスパッタ法により順次
成膜してＭｏ／Ａｕ層を形成した。このＭｏ／Ａｕ層の
パターニングを行なって、図５（ｄ）に示すように複数
のカソード配線２と、所定の数のカソード配線で互いに
隔てられた導電膜（基板側ゲート配線）３とを形成し
た。

【００１６】なお、ガラス基板としては、ソーダライム
ガラス以外にも任意のガラスを用いることができる。こ
こでの基板はガラスに限定されず、その表面が絶縁性の
ものであれば任意の基板を適用することができる。

【００１７】また、カソード配線等の形成方法としては
スパッタを用いたが、厚膜印刷、メッキやレジネートペ
ーストでの成膜とパターニングによる方法でも構わな
い。さらに、その他薄膜、厚膜プロセスによって形成す
ることもできる。

【００１８】こうして形成されたカソード配線２と、図
５（ｃ）までの工程で形成されたエミッタ電極４とを位
置合わせするとともに、導電膜（基板側ゲート配線）３
とゲート配線接続用配線１６とを位置合わせして、基板
１とエミッタ電極転写用基板１０とを図５（ｄ）に示す
ように対向して配置し、それぞれの導電層を接合する。
具体的には、それぞれの導電層（Ｍｏ／Ａｕ層）の表面
層を構成しているＡｕとＡｕとの固相拡散により、これ
らの導電層を接合した。

【００１９】さらに、図６（ａ）に示したように、基板
１上の別のカソード電極２および導電膜３上にも、別の
エミッタ電極４およびゲート接続用配線１６を同様にし
て接合した。ここで、接合はＡｕとＡｕとの接合によっ
て行なったが、Ａｕは薄膜でも突起状のバンプ形状でも
よい。バンプ形状のときはＡｕの変形が容易になるの
で、より信頼性の高い接合が得られる。

【００２０】次いで、基板１上のＳｉ基板１０を除去し
て、図６（ｂ）に示すような構造を得た。ここでは、エ
ッチングによってＳｉ基板を除去した。その後、ゲート
配線（絶縁層上ゲート配線）３２上にフォトレジスト
（図示せず）を形成し、ドライエッチングやケミカルポ
リッシング（ＣＭＰ）によって、エミッタ電極４の先端
部のゲート配線３２をわずかに露出させた。

【００２１】次に、反応性イオンエッチングにより、エ
ミッタ電極４の先端部を覆っているゲート配線３２とシ
リコン酸化膜５とを除去した。なお、ゲート配線３２
が、基板１上に形成されたカソード配線２と重なること
がある場合は、部分的にゲート配線３２のパターニング
を行なう。

【００２２】続いて、フォトレジストを剥離し、エミッ
タ電極４の先端部にあたるシリコン酸化膜５をわずかに
エッチングすることで、図６（ｃ）に示すようなピラミ
ッド状のエミッタ電極が形成される。

【００２３】以上のプロセスによって、カソード配線２
および導電膜（基板側ゲート配線）３が設けられた基板
１と、カソード配線２上に形成されたエミッタ電極４
と、基板側ゲート配線３上に絶縁膜５を介して形成され
た絶縁膜上ゲート配線３２とを含み、基板側ゲート配線
３と絶縁膜上のゲート配線３２とが電気的に接続されて
いる本発明の機能素子アレイが得られる。

【００２４】かかる機能素子アレイにおいては、転写さ
れたエミッタ群間、ゲート配線間の電気的接続が得られ
るので、これを用いて大型のＦＥＤを構成することが可
能である。 （実施例２）図７ないし図９に、本発明の機能素子アレ
イの製造プロセスの他の例を表わす断面図を示す。

【００２５】まず、図７（ａ）に示すように、Ｓｉ基板
１０に異方性エッチングによりエミッタ電極形成用の凹
部を形成して、エミッタ電極転写用基板１０を得た。な
お、Ｓｉ基板の代わりに転写用の型を用いることもでき
る。

【００２６】このエミッタ電極転写用基板１０の表面
に、絶縁膜５となるシリコン酸化膜を形成する。シリコ
ン酸化膜は、熱酸化、ＣＶＤ法などにより形成すること
ができるが、ここでは、熱酸化法により形成した。

【００２７】こうして得られた絶縁膜５の上に、Ｍｏ，
Ｗ、Ｃｒなどエミッタ電極となるメタルを単層あるいは
積層形成する。ここでは、Ｍｏ層とＡｕ層とをスパッタ
法により順次積層して、図７（ｂ）に示すようにＭｏ／
Ａｕ層１２を形成した。

【００２８】次に、Ｍｏ／Ａｕ層１２のパターニングを
行なって、図７（ｃ）に示すようにエミッタ電極４と、
ゲート用接続配線１６とを形成した。なお、エミッタ電
極４は、後の工程で別の基板上に形成されるカソード配
線に接続されるものであり、ゲート用接続配線１６は、
カソード配線が形成された基板と同一の基板上に形成さ
れる導電膜（基板側ゲート配線）に接続される。

【００２９】一方、カソード配線等が形成される基板１
としては、一般のソーダガラスガラス基板を用い、この
基板上に、Ｍｏ層およびＡｕ層をスパッタ法により順次
成膜してＭｏ／Ａｕ層を形成した。このＭｏ／Ａｕ層の
パターニングを行なって、図８（ａ）に示すように複数
のカソード配線２と、所定の数のカソード配線で互いに
隔てられた導電膜（基板側ゲート配線）３とを形成し
た。

【００３０】なお、ガラス基板としては、ソーダライム
ガラス以外にも任意のガラスを用いることができる。こ
こでの基板はガラスに限定されず、その表面が絶縁性の
ものであれば任意の基板を適用することができる。

【００３１】また、カソード配線等の形成方法としては
スパッタを用いたが、厚膜印刷、メッキやレジネートペ
ーストでの成膜とパターニングによる方法でも構わな
い。さらに、その他薄膜、厚膜プロセスによって形成す
ることもできる。

【００３２】こうして形成されたカソード配線２と、図
７（ｃ）までの工程で形成されたエミッタ電極４とを位
置合わせするとともに、導電膜（基板側ゲート配線）３
とゲート配線接続用配線１６とを位置合わせして、基板
１とエミッタ電極転写用基板１０とを図８（ａ）に示す
ように対向して配置し、それぞれの導電層を接合する。
これらの接合には、導電接着剤を用いる方法、静電接
着、固相拡散接合などを用いることができるが、ここで
は、それぞれの導電層の表面層（Ｍｏ／Ａｕ層）を構成
しているＡｕとＡｕとを固相拡散によって接合した。ま
た、このとき位置合わせを簡便にするために適宜、外形
合わせや、位置合わせマークによる合わせを用いてもよ
い。

【００３３】さらに、図８（ｂ）に示すように、基板１
上の別のカソード電極２および導電膜３上にも、別のエ
ミッタ電極４およびゲート接続用配線１６を同様にして
接合した。

【００３４】こうして得られた構造の概略を表わす断面
図を、図８（ｃ）に示す。次いで、図９（ａ）に示した
ように、Ｓｉ基板１０を除去する。ここでは、エッチン
グによって除去した。なお、Ｓｉ基板の代わりに型を用
いる場合は、この型に形成したエミッタ電極等を基板側
に転写する方法もある。その場合には、シリコン酸化膜
５の代わりに剥離性のよい層を型の表面に設けることも
できる。

【００３５】シリコン基板１０を除去した後、シリコン
酸化膜５のパターニングを行なって、ゲート用接続配線
１６を部分的に露出させる。ここでは、シリコン基板１
０を除去した後にシリコン酸化膜５のエッチングを行な
ったが、これに限定されるものではない。例えば、図７
（ｃ）に示したプロセスの次の工程で、シリコン酸化膜
５のパターニングを行なってもよい。また、ここでは、
シリコン基板除去後、シリコン酸化膜５のパターニング
を行なったが、シリコン基板除去後、さらにＣＶＤ法、
ディップ法などによってシリコン酸化膜を形成した後
に、パターニングを行なってもよい。シリコン基板除去
時には、シリコン酸化膜５がダメージを受けたり、支持
基板がなくなることに起因して剥離が生じることがあ
る。あるいは、基板１上のカソード配線２が露出してい
るところがあるので、種々の不都合が生じるおそれがあ
るが、シリコン基板除去後にさらにシリコン酸化膜を形
成してパターニングを行なうことによって、こうした不
都合を回避することができる。

【００３６】次に、図９（ｂ）に示したように、パター
ニングされた絶縁膜５の上にゲート配線（絶縁膜上ゲー
ト配線）３２となるＭｏ層を形成する。ゲート配線３２
の形成は、スパッタ、蒸着などの真空成膜、めっきなど
の湿式成膜、印刷、レジネートペースト塗布、パターニ
ングなどの厚膜法を用いることができる。ここでは、メ
ッキによってＭｏ層を形成した。

【００３７】続いて、ゲート配線（絶縁膜上ゲート配
線）３２上に図９（ｃ）に示すようにフォトレジスト１
８を形成し、ドライエッチングやケミカルポリッシング
（ＣＭＰ）によって、エミッタ電極４の先端部のゲート
配線３２をわずかに露出させた。

【００３８】次に、反応性イオンエッチングにより、エ
ミッタ電極４の先端部を覆っているゲート配線３２とシ
リコン酸化膜５とを除去した。なお、ゲート配線３２
が、基板１上に形成されたカソード配線２と重なること
がある場合は、部分的にゲート配線３２のパターニング
を行なう。

【００３９】最後に、フォトレジスト１８を剥離し、エ
ミッタ電極４の先端部にあたるシリコン酸化膜５をわず
かにエッチングすることで、図９（ｄ）に示すようなピ
ラミッド状のエミッタが形成される。

【００４０】以上のプロセスによって、カソード配線２
および導電膜（基板側ゲート配線）３が設けられた基板
１と、カソード配線２上に形成されたエミッタ電極４
と、基板側ゲート配線３上に絶縁膜５を介して形成され
た絶縁膜上ゲート配線３２とを含み、基板側ゲート配線
３と絶縁膜上のゲート配線３２とが電気的に接続されて
いる本発明の機能素子アレイが得られる。

【００４１】かかる機能素子アレイにおいては、転写さ
れたエミッタ群間、ゲート配線間の電気的接続が得られ
るので、これを用いて大型のＦＥＤを構成することが可
能である。

【００４２】図１０には、実施例１または実施例２のプ
ロセスで得られた機能素子アレイを用いて作製されたＦ
ＥＤの一例を表わす断面図を示す。上述のようにして基
板１に形成（転写）された機能素子アレイ４１は、スペ
ーサー４２を介してアノード基板４０を配置することに
よってＦＥＤが構成される。さらに、それらを支持基板
４６に搭載し、封止材４４により真空封止する。なお、
ＦＥＤ表示部の外側における支持基板４６上には、ゲッ
ター材４８が配置されている。図示する例では、ＦＥＤ
表示部と真空封止部とを分けているが、スペーサー４２
の端面部が真空封止を兼ねていてもよい。図１０に示し
た構造のようにＦＥＤ表示部と真空部とを分け、ゲッタ
ーもＦＥＤ表示部に配置することでも、１０^-6〜１０^-7
の真空度を得ることができる。

【００４３】ここでは、ゲッター材はＺｒ、Ｔｉなどか
らなる真空度を上げるものであり、一般にはそれらの焼
結体が用いられるが、メッシュ状の薄膜ゲッターを用い
てもよい。

【００４４】上述の実施例１および実施例２では、図２
〜４に示したような、エミッタ電極４の先端部およびそ
の近傍が基板表面に露出し、実質的に平坦な表面を有す
る構造を例に挙げて説明したが、本発明の機能素子アレ
イはこうした構造に限定されるものではない。例えば、
絶縁膜等で覆われたエミッタ電極４が凸部となって基板
１上に突出した構造となっていてもよい。図５（ａ）に
示したエミッタ電極転写用基板の製造において、エミッ
タ電極形成用の凹部の深さを、その幅に対して十分に大
きく形成し、その後の工程で塗布される絶縁膜等の厚さ
を適宜調整することによって、基板表面に突出した構造
のエミッタ電極を形成することができる。

【００４５】上述した例では、ガラス基板としてごく一
般的なソーダライムを用いたが、エミッタ電極転写法の
型としてシリコンを用いてエミッタ電極を転写する際の
条件によっては、部材の熱膨張係数をそろえることが望
まれる。このためには、例えばシリコンとの熱膨張係数
の近いパイレックスガラスを、基板として用いてもよ
い。

【００４６】また本実施例では、基板上にカソード配線
と導電膜（基板側ゲート配線）とを形成した後、カソー
ド配線上にはエミッタ電極を転写し、導電膜上にはゲー
ト配線接続用配線を転写することで、転写されたエミッ
タ電極間、ゲート配線間の電気的接続が得られる大型の
ＦＥＤを構成する機能素子アレイを提供したが、本発明
はこれに限定されるものではなく、種々の変更が可能で
ある。

【００４７】例えば、大型化のために基板にカソード配
線を施し、転写の際には、転写用基板に形成されたエミ
ッタ電極群をカソード配線を介して電気的に接続するだ
けでも効果は大きい。

【００４８】以上の例では、ゲート配線を接続したが、
同様の手法でカソード配線を接続することも可能であ
る。また、基板１上の導電膜３は、図１１に示すように
絶縁膜５３を介して基板１上に形成されていてもよい。
この場合には、基板１と絶縁膜５３との間に、ゲート配
線として作用する第２の導電膜５０を設け、この導電膜
と、基板上に形成された導電膜（基板側ゲート配線）３
とを、スルーホール５１によって電気的に接続する。こ
うした構成では、ゲートをつかさどる配線は、３層（第
２の導電膜５０、基板上に形成された導電膜３、絶縁膜
上のゲート配線３２）となるということができる。

【００４９】図１１に示すような構造とすることによっ
てゲート配線の抵抗を低減することができるので、電圧
降下が少なくなり、電子の放出量が均一になる。このた
め、画素間の輝度むらが低減されて画質が向上する。ま
た、ゲート配線の断線防止にも有効である。同様にカソ
ード配線を多層にすることで、カソード配線の抵抗を下
げてもよい。

【００５０】さらに、図１１に示す構造においては、ゲ
ート配線５０が封止部４４を経て外部の画素駆動用回路
に接続されている様子を示している。ここでは、画素駆
動用の信号は、フレキシブル配線基板（ＦＰＣ）５２に
よって供給されているが、駆動用ＩＣをガラス基板に直
接実装してもよい。

【００５１】また、各画素ブロック間の接続は、図１２
（ａ）に示すように隙間を埋めるようにしてもよい。そ
の場合、隙間は、導電ペーストの印刷、ディスペンスな
どで埋めることができる。さらに、段差がある場合は、
研磨することで表面を平坦化してもよい。このような平
坦化は、例えば、実施例２のように、基板上に形成され
た導電膜に接続用配線を転写した後に、ゲート配線を印
刷する場合に有効である。なお、図１２（ｂ）には、基
板１内に形成された導電膜（第２のゲート配線）５０に
スルーホールを介して基板側ゲート配線３が接続された
状態を示している。

【００５２】図１３には、本発明の機能素子アレイに用
いられる画素ブロックを構成する画素の一例を表わす斜
視図を示す。図１３においては、１つの画素は、８×８
のエミッタ電極４から構成され、ゲート配線３２が表面
に形成されている。なお、図１３に示した画素において
は、エミッタ電極４は基板表面から突出して設けられて
いるが、この構造は、すでに説明したような方法によっ
て形成することができる。

【００５３】さらに図１４には、本発明の機能素子アレ
イに用いられる画素ブロックの一例を表わす斜視図を示
す。１つの画素ブロックは、８×８の画素から構成され
ており、マトリックス状にゲート配線３２が形成されて
いる。

【００５４】図１４に示したような画素ブロックを本発
明の方法により接続して、貼り合わせてなる大型の機能
素子アレイの一例を表わす斜視図を図１５に模式的に示
す。なお、図示する例においては、説明のために画素ブ
ロック間のつなぎ目６０の間隔を大きくしているが、実
際の構造では画素間の距離は等しい。この場合は、図１
２（ｂ）に示したように、基板上の導電膜と絶縁膜上の
ゲート配線との電気的接続がとられているが、絶縁膜上
に形成されたゲート配線を基板側ゲート配線に接続する
部分は、スルーホールを通るので実際には見えない。な
お、各画素ブロックのつなぎ目の凹部は、図１２（ａ）
に示したように導電性材料で埋められていてもよい。

【００５５】以上説明したようないずれの構造とした場
合も、本発明の機能素子アレイは、基板上に形成された
導電膜（基板側ゲート配線）と、この導電膜の上に設け
られた絶縁膜上のゲート配線とが電気的に接続されてい
るので、転写されたエミッタ群間、ゲート配線間の電気
的導通をとることができる。

【００５６】

【発明の効果】以上説明したように、本発明によれば、
転写されたエミッタ群間、ゲート配線間の電気的導通を
とった大型の機能素子アレイが提供される。かかる機能
素子アレイは、大型のＦＥＤを構成するために有効であ
り、その工業的価値は大なるものがある。

【図面の簡単な説明】

【図１】本発明の機能素子アレイを構成する基板の一例
を表わす平面図。

【図２】本発明の機能素子アレイの一例を表わす平面
図。

【図３】図２に示した機能素子アレイのＢ−Ｂ’におけ
る断面図。

【図４】図２に示した機能素子アレイのＣ−Ｃ’におけ
る側面図。

【図５】実施例１の機能素子アレイの製造プロセスを表
わす断面図。

【図６】実施例１の機能素子アレイの製造プロセスを表
わす断面図。

【図７】実施例２の機能素子アレイの製造プロセスを表
わす断面図。

【図８】実施例２の機能素子アレイの製造プロセスを表
わす断面図。

【図９】実施例２の機能素子アレイの製造プロセスを表
わす断面図。

【図１０】本発明の機能素子アレイを用いて製造された
ＦＥＤの一例を表わす断面図。

【図１１】本発明の機能素子アレイを用いて製造された
ＦＥＤの他の例を表わす断面図。

【図１２】本発明の機能素子アレイの画素ブロック間に
おける接続の状態を表わす拡大図。

【図１３】本発明の機能素子アレイに用いられる画素ブ
ロックを構成する画素の一例の概略を表わす斜視図。

【図１４】本発明の機能素子アレイに用いられる画素ブ
ロックの一例の概略を表わす斜視図。

【図１５】本発明の機能素子アレイの一例の概略を表わ
す斜視図。

【符号の説明】

１…基板 ２…カソード配線 ３…導電膜（基板上ゲート配線） ４…エミッタ電極 ５…絶縁層 １０…エミッタ電極転写用基板 １２…Ｍｏ／Ａｕ層 １６…ゲート配線接続用配線 １８…フォトレジスト層 ３２…ゲート配線（絶縁膜上ゲート配線） ４０…アノード基板 ４１…機能素子アレイ ４２…スペーサー ４４…封止材 ４６…支持基板 ４８…ゲッター材 ５０…ゲート配線 ５１…スルーホール ５２…フレキシブル配線基板（ＦＰＣ） ５３…絶縁膜 ６０…画素ブロック間のつなぎ目

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｊ 31/12 Ｈ０１Ｊ 31/12 Ｃ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 基板と、 この基板上に形成された複数のエミッタ群と、 このエミッタ群の間の基板上に形成された導電膜と、 この導電膜上に形成された絶縁膜とを有し、 前記エミッタ群は、基板上に形成された複数のカソード
   配線と、この複数のカソード配線上にそれぞれ形成され
   たエミッタ電極と、隣接するエミッタ電極間を隔離する
   よう前記基板上に形成された絶縁膜とを含み、 前記絶縁膜上にはゲート配線が形成され、このゲート配
   線は、前記基板上の導電膜と電気的に接続されているこ
   とを特徴とする機能素子アレイ。
2. 【請求項２】 前記導電膜は、絶縁膜を介して前記基板
   上に形成され、 前記絶縁膜と前記基板との間には、ゲート配線として作
   用する第２の導電膜が所定の方向に延びて設けられてお
   り、このゲート配線は前記導電膜と電気的に接続されて
   いる請求項１に記載の機能素子アレイ。
3. 【請求項３】 基板上にカソード配線と、このカソード
   配線で互いに隔てられた導電膜とを形成する工程；エミ
   ッタ電極形成用の複数の凹部、およびこの凹部間の平坦
   部を有するエミッタ電極転写用基板上にゲート配線を形
   成する工程；前記ゲート配線上に絶縁膜を形成する工
   程；前記絶縁膜の一部を除去して、平坦面に形成された
   前記ゲート配線を部分的に露出させる工程；前記絶縁膜
   上に、エミッタ電極と、前記ゲート配線に接続されたゲ
   ート配線接続用配線とを形成する工程；前記基板上に形
   成されたカソード配線と前記エミッタ電極転写用基板に
   形成されたエミッタ電極とを位置合わせするとともに、
   前記基板上に形成された導電膜と前記エミッタ電極転写
   用基板に形成されたゲート配線接続用配線とを位置合わ
   せして、それぞれを接続する工程；前記エミッタ電極転
   写用基板を除去する工程；前記ゲート配線および前記絶
   縁膜を部分的に除去して、前記エミッタ電極の先端部を
   露出させる工程を具備する機能素子アレイの製造方法。
4. 【請求項４】 基板上にカソード配線と、このカソード
   配線で互いに隔てられた導電膜とを形成する工程；エミ
   ッタ電極形成用の複数の凹部、およびこの凹部間の平坦
   部を有するエミッタ電極転写用基板上に絶縁膜を形成す
   る工程；前記絶縁膜上にエミッタ電極とゲート配線接続
   用配線とを形成する工程；前記基板上に形成されたカソ
   ード配線と前記エミッタ電極転写用基板に形成されたエ
   ミッタ電極とを位置合わせするとともに、前記基板上に
   形成された導電膜と前記エミッタ電極転写用基板にゲー
   ト配線接続用配線とを位置合わせして、それぞれを接続
   する工程；前記エミッタ電極転写用基板を除去する工
   程；前記絶縁膜を部分的に除去して、前記基板上の導電
   膜に接続されたゲート配線接続用配線を部分的に露出さ
   せる工程；前記絶縁膜上にゲート配線を形成する工程；
   前記ゲート配線および前記絶縁膜を部分的に除去して、
   前記エミッタ電極の先端部を露出させる工程を具備する
   機能素子アレイの製造方法。