JPH0997558A - 電界放出型素子およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 工程中の破壊や低融点ガラスを利用した真空
封止によるゲートラインとエミッタラインの導通をもた
らすことなく、また素子基板の接着不良等が生じないよ
うにした電界放出型素子とその製造方法を提供する。 【解決手段】 素子基板２１上にマトリクス状に複数の
電界放出エミッタ８が形成され、電界放出エミッタ８と
同じエミッタ電極材料膜により各電界放出エミッタ８を
一方向に共通駆動する複数のエミッタライン２３が形成
され、これらのエミッタライン２３上に絶縁膜５を介し
て配設されて各電界放出エミッタ８を囲む開口部４を有
し、且つ各電界放出エミッタ８を他の方向に共通駆動す
る複数のゲートライン２２が形成される。各ゲートライ
ン２２は、エミッタ電極材料膜により各エミッタライン
２３とは分離してそれぞれパターン形成されたゲート引
き出しライン２６に対してスルーホール１３を介して接
続されて外部端子に導かれる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体素子製造
技術を利用して微細な電界放出エミッタをマトリクス状
に配置する電界放出型素子とその製造方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路の微細加工技術を
利用した微細な電界放出エミッタ（冷陰極）の開発研究
がなされ、真空マイクロ素子やフラットパネルディスプ
レイ等への応用が期待されている。微細エミッタの代表
的な製造法の一つは、所定の基板に微細且つ先鋭な先端
を持つ凹部を加工し、この上にエミッタ電極材料膜を堆
積して、凹部に埋め込まれる形で微細エミッタを形成す
る方法（いわゆるモールド法）である。

【０００３】モールド法によりゲート電極付きの電界放
出型素子を作るには、例えば次のような工程による。出
発基板上に先ずゲート電極材料膜を形成し、これをパタ
ーニングして電界放出エミッタが形成される領域に開口
部を形成する。次いでゲート電極材料膜上に絶縁膜を堆
積してその表面に下地の開口部を反映した先鋭な凹部が
形成された状態を得る。この絶縁膜上にその凹部に電界
放出エミッタが充填されるようにエミッタ電極材料膜を
堆積する。その後、エミッタ電極材料膜上に素子基板を
貼り合わせた後、出発基板を除去する。

【０００４】上述のモールド法による電界放出型素子の
基本的な製造法は、例えば、S.Zimerman and Babie: "F
abrication method for the integration of vacuum mi
croelectronic devices" (IEEE TRANSACTIONS ON ELECT
RON DEVICES,VOL.38,NO.10,OCTOBER 1991,p2294)、特表
平５−５０７５７９号公報等に記載されている。また、
出発基板にはゲート電極を形成せずに、電界放出エミッ
タを形成して素子基板を貼り合わせて出発基板を除去し
た後にゲート電極材料膜を形成する方法も提案されてい
る（例えば、特開平６−３６６８２号公報）。

【０００５】上述の工程を基本として、複数個の電界放
出エミッタをマトリクス配置した素子（電界放出エミッ
タアレイ）を得ることができる。この場合、ゲート電極
材料膜およびエミッタ電極材料膜は、互いに交差する複
数本ずつのゲートラインとエミッタラインを形成するよ
うにパターニングされる。この様に電界放出エミッタを
マトリクス配置した電界放出エミッタアレイに例えば蛍
光体膜が形成された対向基板を配置して真空封止すれ
ば、線順次駆動ができるフラットパネルディスプレイが
得られる（特開平６−３６６８２号公報参照）。

【０００６】図１８は、特開平６−３６６８２号公報に
示された構造を援用したフラットパネルディスプレイの
分解斜視図を示している。素子基板１２０１には、複数
本ずつのエミッタライン１２０２とゲートライン１２０
３が互いに交差して配設される。エミッタライン１２０
２とゲートライン１２０３の各交差部が一画素領域であ
り、ここにゲートライン１２０３上の絶縁膜に設けた開
口部１２０６があり、この開口部１２０６内にエミッタ
ライン１２０２と一体形成された電界放出エミッタ１２
０７が露出する。図では、一画素に４個の電界放出エミ
ッタが配置される場合を示している。

【０００７】この電界放出エミッタアレイに対向させ
て、ＩＴＯ等の透明電極１２０８と蛍光体膜１２０９が
形成されたガラス基板１２１０を配置し、両者の間を真
空封止すれば、フラットパネルディスプレイが得られ
る。真空封止には、陽極接合や低融点ガラスを用いた接
合が考えられる。陽極接合を利用する真空封止法は例え
ば、特開平６−３１００４３号公報等に記載されてい
る。この方法では、素子の接合面に段差がないように、
十分な平坦化を行うことが必要である。一方、低融点ガ
ラスを用いる方法は、ある程度の段差があっても数百℃
で溶融させることにより、良好な真空封止が可能であ
る。

【０００８】

【発明が解決しようとする課題】しかし、従来の電界放
出エミッタアレイの製造法には、次のような問題があっ
た。第１に、図１８から明らかなように、エミッタライ
ン１２０２をパターン形成するには、ゲートライン１２
０３の下でエミッタ電極材料膜をエッチング除去するこ
とが必要で、これは工程的に素子基板１２０１を貼り合
わせる前に行わなければならない。しかし、エミッタラ
イン１２０２を素子基板貼り合わせ前に完全にパターン
形成すると、その後素子基板１２０１を貼り合わせて出
発基板を除去した時、ゲート電極材料膜はエミッタライ
ンに沿う広い距離にわたって素子基板１２０１からは浮
いてエミッタライン１２０２の間をブリッジ状に跨ぐ構
造となる。このゲート電極材料膜の厚みはせいぜい０．
５μm 程度であるため、その後の工程でブリッジ部が破
壊するという事故が発生し易い。

【０００９】第２に、低融点ガラスを用いて真空封止す
る場合の問題として次のような問題がある。図１８のＡ
−Ａ′およびＢ−Ｂ′の断面である図１９（ａ）（ｂ）
を参照して説明すれば、次の通りである。なお図１８で
は説明を省略したが、図１９では素子基板１２０１は、
電界放出エミッタアレイ上に導電接着層１２１３を介し
て接着した場合を示している。図示のように低融点ガラ
ス１２１１により真空封止すると、４００℃程度の加熱
により低融点ガラス１２１１がＳｉＯ2 等の絶縁膜１２
０５，１２０４に侵入することが避けられない。図１９
では、網目ハッチング領域１２１４がこのガラス侵入部
を示している。

【００１０】特に図１９（ａ）の断面で、ゲートライン
１２０３とエミッタライン１２０２の間の絶縁膜１２０
４に低融点ガラスが侵入すると、この低融点ガラス侵入
部１２１４は絶縁耐圧が劣化し、ゲートライン１２０３
とエミッタライン１２０２の間に導通が生じて、素子機
能が不能になる。このゲート・エミッタ間導通を避ける
には例えば、絶縁膜１２０４の膜厚を大きくすればよ
い。しかし、低融点ガラスの侵入深さは約０．５μm 程
度あり、一方絶縁膜１２０４は、電界放出エミッタのモ
ールド型となるものであって、膜厚は０．２〜０．３μ
m 程度であり、それ程厚くできない。

【００１１】また、上述のゲート・エミッタの導通を防
止する方法として、ゲートライン１２０３の外部への引
き出し部、従って低融点ガラス１２１１が塗布される領
域の下のエミッタ電極材料膜をエッチング除去すること
が考えられる。しかし、このエミッタ電極材料膜のエッ
チングは、当然素子基板を貼り合わせる前に行うことに
なるから、このエミッタ電極材料膜をエッチング除去し
た部分は広い凹部となり、素子基板への貼り合わせ不良
をもたらす。その様子を図１９（ｂ）の断面に対応させ
て図２０に示す。図２０の空隙１２１５が上述したエミ
ッタ材料膜除去により生じるもので、これが素子基板の
接着不良の原因となる。

【００１２】第３に、従来法では次のような理由でゲー
トラインの低抵抗化が難しい等問題があった。ＣＶＤ
等により成膜した絶縁膜は８５０〜１１００で℃高温処
理することにより絶縁耐圧を向上させることができる
が、ゲート電極材料膜が先に形成されてこの上に絶縁膜
を成膜して高温熱処理するには、高温処理に耐えられる
ゲート電極材料が必要である。その様なゲート電極材料
は、多結晶シリコン、高融点金属またはそのシリサイド
膜等であって、これらはＡｌに比べて比抵抗が高い。
ゲートラインとエミッタラインが交差（対向）する面積
が大きいとその間の容量が大きくなる。容量を小さくす
るにはマトリクス状に形成された複数の電界放出エミッ
タ領域以外のゲートライン幅を狭くすることが好ましい
が、ライン幅を狭くすると抵抗がそれだけ高くなる。
ゲートとエミッタ間のしきい値を小さくするには、ゲー
ト電極開口部の径をできるだけ微細にする必要がある。
その様な微細加工をする為にはゲート電極材料膜が薄い
ことが必要であり、薄くすると抵抗が高くなる。ゲー
ト電極材料膜が厚いとパターニング後の段差が大きくな
り、平坦化処理工程が複雑になる。この平坦化を考慮し
てゲート電極材料膜を薄くすると、抵抗が高くなる。

【００１３】この発明は、上記事情を考慮してなされた
もので、工程中の破壊や低融点ガラスを利用した真空封
止によるゲートラインとエミッタラインの導通をもたら
すことなく、また素子基板の接着不良等が生じないよう
にした電界放出型素子およびその製造方法を提供するこ
とを目的としている。この発明はまた、ゲートラインの
低抵抗化を図った電界放出型素子およびその製造方法を
提供することを目的としている。

【００１４】

【課題を解決するための手段】この発明に係る電界放出
型素子は、第１に、素子基板と、この素子基板上にマト
リクス状に配列形成された複数の電界放出エミッタと、
これらの電界放出エミッタと同じエミッタ電極材料膜に
より形成されて各電界放出エミッタをマトリクスの一方
向に共通駆動する複数のエミッタラインと、これらのエ
ミッタライン上に絶縁膜を介して配設されて前記各電界
放出エミッタを囲む開口部を有し、且つ各電界放出エミ
ッタをマトリクスの他の方向に共通駆動する複数のゲー
トラインと、前記エミッタ電極材料膜により前記各エミ
ッタラインとは分離してパターン形成され、前記各ゲー
トラインとスルーホールを介して接続されて前記各ゲー
トラインを外部端子に導く複数のゲート引き出しライン
とを有することを特徴としている。

【００１５】上述の第１の発明に係る電界放出型素子を
製造する方法は、ゲート電極材料を出発基板に形成する
場合には、出発基板上にゲート電極材料膜を形成する工
程と、前記ゲート電極材料膜をパターニングしてマトリ
クス配置される複数の開口部を形成する工程と、前記ゲ
ート電極材料膜上に表面に前記開口部に対応する先鋭な
凹部が形成された状態で第１の絶縁膜を堆積する工程
と、前記第１の絶縁膜に後に前記ゲート電極材料膜をパ
ターニングして得られるべきゲートラインの引き出し用
のスルーホールを形成した後、前記凹部に電界放出エミ
ッタが充填され且つ前記スルーホールを介して前記ゲー
ト電極材料膜に接続されるエミッタ電極材料膜を堆積す
る工程と、前記エミッタ電極材料膜をパターニングして
前記ゲートラインと交差する部分にエミッタライン分離
用のスリットを形成する工程と、前記スリットが形成さ
れたエミッタ電極材料膜上に第２の絶縁膜を堆積する工
程と、前記第２の絶縁膜上に素子基板を貼り合わせた
後、前記出発基板を除去する工程と、前記ゲート電極材
料膜をパターニングして、マトリクス配列された電界放
出エミッタを一方向に沿って同時駆動する複数のゲート
ラインを形成する工程と、前記エミッタ電極材料膜をパ
ターニングして、前記ゲートラインの下は前記スリット
により分離されてマトリクス配列された電界放出エミッ
タを前記ゲートラインと交差する方向に駆動する複数本
のエミッタラインと前記ゲートラインを前記スルーホー
ルを介して外部端子に導く複数のゲート引き出しライン
とを形成する工程とを有することを特徴とする。

【００１６】なお上述の電界放出型素子の製造工程にお
いて、エミッタライン形成には第１，第２の２層のエミ
ッタ電極材料膜を用いることができる。その場合、ゲー
トライン引き出し用のスルーホール形成の前に第１のエ
ミッタ電極材料膜を堆積し、この第１のエミッタ電極材
料膜とその下の絶縁膜にゲートラインの引き出し用のス
ルーホールを形成した後、前記第１のエミッタ電極材料
膜に重ねて前記スルーホールを介して前記ゲート電極材
料膜に接続される第２のエミッタ電極材料膜を堆積すれ
ばよい。

【００１７】また上述の第１の発明に係る電界放出型素
子を製造する方法として、ゲート電極材料膜を出発基板
除去後に形成する場合には、出発基板のマトリクス配置
される複数の凹部を加工し、この基板上に前記凹部を反
映した先鋭な凹部が形成された状態で第１の絶縁膜を堆
積する工程と、前記第１の絶縁膜に前記先鋭な凹部に電
界放出エミッタが充填されるようにエミッタ電極材料膜
を堆積する工程と、前記エミッタ電極材料膜をパターニ
ングして、後に形成されるべきゲートラインと交差する
部分にエミッタライン分離用のスリットを形成する工程
と、前記スリットが形成されたエミッタ電極材料膜上に
第２の絶縁膜を堆積する工程と、前記第２の絶縁膜上に
素子基板を貼り合わせた後、前記出発基板を除去する工
程と、前記第１の絶縁膜に後に形成されるべきゲートラ
インの引き出し用のスルーホールを形成した後、マトリ
クス配列された電界放出エミッタを囲む開口部を有する
ゲート電極材料膜を形成する工程と、前記ゲート電極材
料膜をパターニングしてマトリクス配列された電界放出
エミッタを一方向に沿って同時駆動する複数のゲートラ
インを形成する工程と、前記エミッタ電極材料膜をパタ
ーニングして、前記ゲートラインの下は前記スリットに
より分離されてマトリクス配列された電界放出エミッタ
を前記ゲートラインと交差する方向に駆動する複数本の
エミッタラインと前記ゲートラインを前記スルーホール
を介して外部端子に導く複数のゲート引き出しラインと
を形成する工程とを有することを特徴とする。

【００１８】第１の発明による電界放出型素子では、マ
トリクス配列される電界放出エミッタを駆動するゲート
ラインとエミッタラインが互いに交差して配設される
が、エミッタラインと同じエミッタ電極材料膜によりパ
ターン形成されたエミッタラインとは分離されたゲート
引き出しラインが設けられる。そして各ゲートラインは
スルーホールによってそれぞれゲート引き出しラインに
接続されて外部端子に導かれる。従って、この電界放出
型素子を低融点ガラスにより真空封止する場合に、ゲー
トラインのスルーホール位置が低融点ガラスを塗布する
位置より内側になるようにすれば、低融点ガラスが絶縁
膜に侵入してもゲートラインとエミッタラインの導通が
生じることはない。

【００１９】またこの発明の製造方法では、エミッタラ
インのパターニング工程を２回に分けて、最初のパター
ニングでは後にパターニングされるゲートラインの下で
のエミッタライン分離に必要なスリット形成のみとす
る。そして、素子基板を貼り合わせて出発基板を除去
し、更にゲートラインをパターニングした後に、エミッ
タラインの２回目のパターニングを行う。従って、ゲー
トラインをパターニングするまでは、エミッタ電極材料
膜は殆ど残されているため、出発基板を除去した時にゲ
ート電極材料膜がブリッジとなる範囲はごく僅かに限ら
れ、工程途中の素子破壊が防止される。

【００２０】また、この発明の方法によると、低融点ガ
ラス層により真空封止する場合に、エミッタ電極材料膜
の２回のパターニング工程において、ゲートライン側の
低融点ガラスが配置される領域の下はエミッタ電極材料
膜をパターン形成して得られるゲート引き出しラインと
することによって、低融点ガラスが絶縁膜に侵入したと
してもエミッタラインとゲートラインが導通しないよう
にすることができ、所望の機能を発揮できる電界放出エ
ミッタアレイが得られる。更に、エミッタ電極材料膜を
殆ど残した状態でこの上に素子基板を貼り合わせるか
ら、貼り合わせの際の段差が小さく、素子基板の接着強
度が十分大きいものとなる。

【００２１】この発明に係る電界放出型素子は、第２
に、素子基板と、この素子基板上にマトリクス状に配列
形成された複数の電界放出エミッタと、これらの電界放
出エミッタと同じエミッタ電極材料膜により形成されて
各電界放出エミッタをマトリクスの一方向に共通駆動す
る複数のエミッタラインと、これらのエミッタライン上
に絶縁膜を介して配設されて前記各電界放出エミッタを
囲む開口部を有し、且つ各電界放出エミッタをマトリク
スの他の方向に共通駆動する複数のゲートラインと、前
記エミッタ電極材料膜により前記各エミッタラインとは
分離してパターン形成され、前記各ゲートラインとスル
ーホールを介して接続された前記各ゲートラインを低抵
抗化するための複数のゲート裏打ち配線とを有すること
を特徴としている。

【００２２】上述の第２の発明に係る電界放出型素子の
製造方法は、ゲート電極材料膜を出発基板に形成する場
合には、出発基板上にゲート電極材料膜を形成する工程
と、前記ゲート電極材料膜をパターニングしてマトリク
ス配置される複数の開口部を形成する工程と、前記ゲー
ト電極材料膜上に表面に前記開口部に対応する先鋭な凹
部が形成された状態で第１の絶縁膜を堆積する工程と、
前記第１の絶縁膜に後に前記ゲート電極材料膜をパター
ニングして得られるべきゲートラインの裏打ち配線用の
スルーホールを形成した後、前記凹部に電界放出エミッ
タが充填され且つ前記スルーホールを介して前記ゲート
電極材料膜に接続されるエミッタ電極材料膜を堆積する
工程と、前記エミッタ電極材料膜をパターニングして前
記ゲートラインと交差する部分にエミッタラインと前記
裏打ち配線の分離用のスリットを形成する工程と、前記
スリットが形成されたエミッタ電極材料膜上に第２の絶
縁膜を堆積する工程と、前記第２の絶縁膜上に素子基板
を貼り合わせた後、前記出発基板を除去する工程と、前
記ゲート電極材料膜をパターニングして、マトリクス配
列された電界放出エミッタを一方向に沿って同時駆動す
る複数のゲートラインを形成する工程と、前記エミッタ
電極材料膜をパターニングして、前記ゲートラインの下
は前記スリットにより分離されてマトリクス配列された
電界放出エミッタを前記ゲートラインと交差する方向に
駆動する複数本のエミッタラインと、前記ゲートライン
に前記スルーホールを介して接続されたゲートラインを
低抵抗化するための裏打ち配線とを形成する工程とを有
することを特徴とする。

【００２３】また上述の第２の発明に係る電界放出型素
子を製造する方法として、ゲート電極材料膜を出発基板
除去後に形成する場合には、出発基板のマトリクス配置
される複数の凹部を加工し、この基板上に前記凹部を反
映した先鋭な凹部が形成された状態で第１の絶縁膜を堆
積する工程と、前記第１の絶縁膜に前記先鋭な凹部に電
界放出エミッタが充填されるようにエミッタ電極材料膜
を堆積する工程と、前記エミッタ電極材料膜をパターニ
ングして、後に形成されるべきゲートラインと交差する
部分にエミッタラインとゲート裏打ち配線の分離用のス
リットを形成する工程と、前記スリットが形成されたエ
ミッタ電極材料膜上に第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜上に素子基板を貼り合わせた後、前記
出発基板を除去する工程と、前記第１の絶縁膜に後に形
成されるべきゲートラインのゲート裏打ち配線接続用の
スルーホールを形成した後、マトリクス配列された電界
放出エミッタを囲む開口部を有するゲート電極材料膜を
形成する工程と、前記ゲート電極材料膜をパターニング
してマトリクス配列された電界放出エミッタを一方向に
沿って同時駆動する複数のゲートラインを形成する工程
と、前記エミッタ電極材料膜をパターニングして、前記
ゲートラインの下は前記スリットにより分離されてマト
リクス配列された電界放出エミッタを前記ゲートライン
と交差する方向に駆動する複数本のエミッタラインと、
前記ゲートラインに前記スルーホールを介して接続され
たゲートラインを低抵抗化するためのゲート裏打ち配線
とを形成する工程とを有することを特徴とする。

【００２４】この第２の発明に係る電界放出型素子およ
びその製造方法では、エミッタ電極材料膜をゲートライ
ンの裏打ち配線としても用いることによって、ゲートラ
インの低抵抗化が図られる。前述のようにマトリクス型
の電界放出型素子では、ゲートラインの材料がプロセス
条件から制限され、また膜厚やライン幅がプロセス条件
や素子特性上の要求から大きくできない場合、ゲートラ
インの抵抗が大きな問題となるが、この第２の発明によ
るとこれらの問題が解消されて、優れた素子特性を得る
ことができる。更に、エミッタ電極材料膜をゲートライ
ンの裏打ち配線として用いると同時に、先の第１の発明
に係る電界放出型素子と同様にゲートラインの引き出し
ラインとしても用いるようにすれば、第１の発明に係る
電界放出型素子およびその製造方法と同様の効果も得ら
れる。

【００２５】

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、出発基板である単結晶シ
リコン基板１に、電界放出エミッタアレイを作るエミッ
タ電極材料膜堆積までの工程を示している。ＳｉＯ2 膜
２等が形成されたシリコン基板１上に先ず、ゲート電極
材料膜３を形成し（図１（ａ））、次いでゲート電極材
料膜３を選択エッチングして、マトリクス配列される各
画素部に開口部４を形成する（図１（ｂ））。

【００２６】具体例を挙げると、ＳｉＯ2 膜２は、シリ
コン基板１をウェット酸化して得られる。実際に、８５
０℃で、Ｈ₂ ＝１９ＳＣＣＭおよびＯ₂ ＝１９ＳＣＣＭ
を反応させて水蒸気を作る水素燃焼法を用いて膜厚５０
０ｎｍのＳｉＯ2 膜２を得た。ゲート電極材料膜３とし
ては、減圧ＣＶＤ法による多結晶シリコンを用いること
ができる。具体的には、ＳｉＨ₄ ＝６００ＳＣＣＭ、Ｎ
₂ ＝３０００ＳＣＣＭ、温度６２０℃、圧力３０Ｐａの
条件で、膜厚１５０ｎｍの多結晶シリコン膜を得た。ゲ
ート電極材料の抵抗を下げる目的でこの多結晶シリコン
膜にはリンを拡散した。具体的に、温度６２０℃、Ｎ₂
＝２００００ＳＣＣＭ、Ｏ₂ ＝２００ＳＣＣＭとし、Ｐ
ＯＣｌ₃ ＝０．０５ｇをＮ₂ でバブリングして供給して
リン拡散を行い、シート抵抗３１Ω／□を得た。またゲ
ート電極材料膜３の選択エッチングには、フォトレジス
トパターンを形成した後、マイクロ波プラズマエッチャ
ーによる異方性エッチングを利用した。具体的なエッチ
ング条件は、Ｃｌ₂ ＝５０ＳＣＣＭ、Ｈｅ＝５ＳＣＣ
Ｍ、圧力５ｍＴｏｒｒ、マイクロ波２００ｍＡ、ＲＦパ
ワー３０Ｗ、上部コイル電流１９Ａ、下部コイル電流８
Ａとした。エッチング終了後、フォトレジストは除去す
る。エッチャーとしては、マグネトロンＲＩＥ装置（リ
アクティブ・イオン・エッチング装置）、ＥＣＲエッチ
ャーを用いることができる。

【００２７】この後、第１の絶縁膜５として、例えばＣ
ＶＤシリコン酸化膜を堆積し、その表面にエミッタ形成
のモールド型となる先鋭な先端をもつ凹部６が形成され
るようにする（図１（ｃ））。この第１の絶縁膜５には
次に、後にパターン形成されるべきゲートラインの引き
出し用のスルーホール１３を形成する。その後全面にエ
ミッタ電極材料膜７を堆積形成する（図１（ｄ））。こ
れにより、エミッタ電極材料膜７はスルーホール１３を
介してゲート電極材料膜３と接続され、且つ各開口部４
に対応する凹部６に針状に尖った微細な電界放出エミッ
タ８が充填された状態が得られる。なおエミッタ電極材
料膜７は、例えば、ＭｏまたはＴｉＮをターゲットとし
たスパッタや蒸着により形成することができる。この場
合、段差部のカバレージは悪く、平坦化する事が望まし
いが、その平坦化の具体例は後に説明する。

【００２８】この後、エミッタ電極材料膜７に対して第
１回目のパターニングを施す。即ち、図２（ａ）（ｂ）
に示すように、エミッタ電極材料膜７のうち、ゲート電
極材料膜３が後にゲートラインとして残される領域にの
み、エミッタライン分離用のスリット９を形成する。こ
のスリット幅は１０μm 以下とする。図では、説明を分
かりやすくするため、１画素部が４個の電界放出エミッ
タを持つ３×３画素のエミッタアレイの例を示している
が、実際には多数の画素がマトリクス配列される。ま
た、ゲートライン引き出し用のスルーホール１３は、接
続を確実にするため実際は一つのゲートラインに対して
１０μm ×１０μm の３個とするが、図では簡単に一つ
ずつ示している。

【００２９】次いで、図３（ａ）に示すように、僅かに
スリット加工を行ったエミッタ電極材料膜７上に第２の
絶縁膜１０を堆積する。第２の絶縁膜１０としてはスパ
ッタリングによる約２μm 厚のＡｌ2 Ｏ3 膜を用いる。
第２の絶縁膜１０が堆積膜厚が薄い場合は、エミッタ電
極材料膜７に形成されたスリット９による凹凸が表面に
残る。次の素子基板貼り合わせのためにはこの第２の絶
縁膜１０の表面は可能な限り平坦であることが望まれる
が、例えばスリット９の幅が１００μm といった大きい
ものである場合には、第２の絶縁膜１０の堆積のみでは
平坦化はできない。その様な場合には、例えば第２の絶
縁膜１０を予め２０μm といった厚みをもって堆積し、
その後研磨を行って平坦化する。

【００３０】第２の絶縁膜１０の平坦化の具体例を挙げ
れば、レジストまたはＳＯＧを塗布した後、ＣＦ₄ ＋Ｃ
ＨＦ₃ ＋ＣＯ₂ ＋Ａｒ、またはＣＦ₄ ＋ＣＨＦ₃ ＋Ｈｅ
の混合ガスを用いて、圧力２０〜３００Ｐａ、高周波電
力２００〜３００Ｗの条件でエッチバックする。更に平
坦性を改善するには、ＣＭＰ（化学機械研磨）を利用す
ることができる。例えば研磨剤としてコロイダルシリカ
にＫＯＨを添加したものを用い、基板，定盤とも１０〜
１００ｒｐｍの回転数で回転させ、基板への圧力を１０
０〜１０００ｇ／ｃｍ² として行うことができる。

【００３１】更に図３（ａ）に示すように、第２の絶縁
膜１０の上には、素子基板の陽極接合を行うための導電
接着層１１を形成する。導電接着層１１には、スパッタ
リングによる０．３μm 程度のＡｌ膜又はＳｉ膜を用い
る。接着層１１として、Ａｌスパッタ膜を用いた場合、
５００℃程度で容易に陽極接合できる。Ｓｉスパッタ膜
を用いた場合、室温で絶縁体並みの高い抵抗値を示す
が、５００℃程度の陽極接合温度では低抵抗となり、や
はり陽極接合が可能である。室温で絶縁物並みの高抵抗
を示すことは、電界放出型素子が所望の機能を発揮する
上で重要な利点となる。

【００３２】この後、図３（ｂ）に示すように、ガラス
基板２１に陽極接合した後、出発基板１を除去する。こ
の実施例の場合出発基板１はシリコンであり、エチレン
ジアミン＋カテコール＋水のエッチング液（ＥＤＰエッ
チング液）を用いてエッチング除去する。基板１の厚み
が０．６mmの場合、エッチング時間は約１０時間であ
る。エッチング時間短縮のために、弗酸＋硝酸＋酢酸の
エッチング液によるエッチングを組み合わせてもよい。
出発基板上のＳｉＯ2 膜２はＥＤＰエッチング液に対す
るストッパとなる。

【００３３】次に、ゲート電極材料膜３をパターニング
して、画素マトリクスの一方向に走る複数本のゲートラ
イン２２を分離形成する。この様子を図４（ａ）（ｂ）
に示す。（ｂ）は（ａ）のＡ−Ａ′断面である。この実
施例の場合ゲート電極材料膜３の上にはＳｉＯ2 膜２が
あるから、このパターニング工程は、先ずＳｉＯ2 膜２
をレジストパターンを用いて選択エッチングし、次いで
パターニングされたＳｉＯ2 膜をマスクとしてゲート電
極材料膜３を選択エッチングすればよい。ゲートライン
２２は外部端子までは配設されず、エミッタ電極材料膜
７にコンタクトするスルーホール１３の僅かに外側にエ
ッジが位置する状態にパターニングされる。

【００３４】次に、エミッタ電極材料膜７の第２回目の
パターニングを行う。このパターニング工程では先ず、
ゲートライン２２を更に外部端子まで引き出すに必要な
領域、およびゲートライン２２の間のエミッタラインと
して必要な部分をレジストマスクで覆い、第１の絶縁膜
５を選択エッチングし、続いて第１の絶縁膜５をマスク
としてエミッタ電極材料膜７を選択エッチングする。図
５の斜線部がこのエッチング工程でのエッチング領域を
示している。これにより、図６（ａ）およびそのＡ−
Ａ′断面である（ｂ）に示すように、先に加工されたス
リット９と合わせて複数本に分離されて、ゲートライン
２２と交差する方向に走るエミッタライン２３が得ら
れ、同時にエミッタライン２３とは分離されてゲートラ
イン２２を外部端子に導くゲート引き出しライン２６が
得られる。

【００３５】その後、ゲート引き出しライン２６および
エミッタライン２３をそれぞれ外部回路に接続する端子
部に、これらの上の絶縁膜５を選択エッチングして、コ
ンタクト用孔２４，２５を形成する。同じ工程で、又は
その後、ゲートライン２２上のＳｉＯ2 膜２をエッチン
グし、更に開口部４に露出する第１の絶縁膜５をエッチ
ングして、各画素部の電界放出エミッタ８の先端を露出
させる窓２７を開ける。図７（ａ）（ｂ）はそれぞれ図
６（ａ）のＢ−Ｂ′およびＣ−Ｃ′断面を示している。

【００３６】以上のように作られた電界放出エミッタア
レイは、この実施例の場合低融点ガラスを用いて真空封
止してフラットパネルディスプレイとされる。そのディ
スプレイ構造を図８および図９に示す。図８（ａ）は平
面透視図であり、同図（ｂ）はゲートライン２２に沿っ
た図８（ａ）のＡ−Ａ′断面図であり、図９（ａ）
（ｂ）はそれぞれ、ゲートライン２２につながるゲート
引き出しライン２６の部分およびエミッタライン２３の
引き出し部の低融点ガラス３１が塗布された部分Ｂ−
Ｂ′およびＣ−Ｃ′の断面図である。

【００３７】電界放出エミッタアレイに対向する基板３
２は例えばガラス基板であって、その表面にはＩＴＯ等
の透明電極によるアノード電極３３が形成され、また各
画素部に蛍光体膜３４が形成されている。図８（ａ）に
斜線を施して示したように低融点ガラス３１は、電界放
出アレイの周辺部、即ちエミッタライン２３側は外部端
子となるコンタクト孔２５より内側、ゲートライン２２
側はゲートライン２２を取り出すスルーホール１３と外
部端子となるコンタクト孔２４の間（従ってゲート引き
出しライン２６の上部）に塗布され、対向基板３２を所
定間隔を保って電界放出アレイに対向させて真空封止さ
れる。

【００３８】低融点ガラス３１により真空封止した場
合、従来技術で説明したように絶縁膜への低融点ガラス
の侵入が生じる。図８（ｂ）および図９において、絶縁
膜２，５，１０への低融点ガラス侵入の様子を網目ハッ
チングで示している。図９（ａ）の断面におけるゲート
電極材料膜とエミッタ電極材料膜の間の絶縁膜５への低
融点ガラスの侵入が従来は問題であったが、この実施例
の場合低融点ガラス３１はゲートライン２２上は通ら
ず、エミッタ電極材料膜によるゲート引き出しライン２
６の上を通り、しかもこのゲート引き出しライン２６は
エミッタライン２３とはパターン分離されている。従っ
てゲートライン２２とエミッタライン２３の導通は生じ
ない。

【００３９】また、絶縁膜１０への低融点ガラスの侵入
は、絶縁膜１０を例えば０．５μm以上の膜厚とするこ
とにより、エミッタライン２３やゲート引き出しライン
２６と導電接着層１１との導通（従ってエミッタライン
間およびゲートライン間の導通）には至らない。低融点
ガラスの侵入が絶縁膜１０を突き抜けたとしても、導電
接着層１１がＳｉの場合であれば、室温での抵抗率が高
いため、エミッタライン間およびゲートライン間の絶縁
は保たれる。

【００４０】またこの実施例では、エミッタラインのパ
ターニング工程を２回に分けて、最初のパターニングで
は後にパターニングされるゲートラインの下でのエミッ
タライン分離に必要なスリット形成のみとしている。エ
ミッタラインの２回目のパターニングは、素子基板を貼
り合わせて出発基板を除去し、ゲートラインをパターニ
ングした後に行っている。従って、ゲートラインをパタ
ーニングするまでは、エミッタ電極材料膜はその殆どが
残されているため、出発基板を除去した時にゲート電極
材料膜がブリッジ構造となる範囲は小さく、工程途中で
の素子破壊は確実に防止される。

【００４１】なお実施例では、素子基板の貼り合わせの
ために、第２の絶縁膜１０の平坦化を行ったが、同様の
効果は第２の絶縁膜１０を平坦化する代わりに、この上
に形成する導電接着層１１を平坦化することによっても
達成できる。即ち導電接着層１１を十分厚く堆積形成し
た後、これを研磨して平坦化すればよい。

【００４２】電界放出エミッタの構造として、ゲート電
極をスルーホールを介してエミッタ電極側に取り出すよ
うにした例は、例えば特開平５−２２５８９５号公報に
示されている。しかしこの例は、第１に、電界放出エミ
ッタを一つの素子基板上に集積回路技術によってマトリ
クス状に配列形成するものではなく、個々に作った電界
放出エミッタのタイリングを考慮してスルーホールを利
用するものである点で基本的にこの発明と異なる。第２
に、スルーホールには単にエミッタ電極材料を充填する
のみで、エミッタ電極材料をゲート引き出しラインとし
ても利用するこの発明とは異なる。

【００４３】上の実施例では、出発基板１上に先ずゲー
ト電極材料膜３を形成し、この上に第１の絶縁膜５を介
してエミッタ電極材料膜７を形成している。しかし、電
界放出エミッタアレイの製造工程はこれに限られず、出
発基板１へのゲート電極材料膜形成を行わず、素子基板
２１への貼り合わせを行い、出発基板１を除去した後に
ゲート電極材料膜形成を行うという工程を採用する場合
もこの発明を適用できる。その場合の先の実施例と異な
る電界放出エミッタアレイの基本工程を図１０に示す。
図１０は一つのエミッタ部のみを示すもので、先の実施
例と対応する部分には先の実施例と同じ符号を付してあ
る。

【００４４】図１０（ａ）に示すように、出発基板１の
各画素のエミッタ形成領域に凹部４１を加工し、この上
に第１の絶縁膜５を堆積する。このとき第１の絶縁膜５
の表面に、基板の凹部４１を反映した先鋭な先端をもつ
凹部６が形成され、これがエミッタ形成のモールド型と
なる。次に同図（ｂ）に示すようにエミッタ電極材料膜
７を堆積する。これにより、凹部６に充填された電界放
出エミッタ８が形成される。

【００４５】図１０（ｂ）の状態で次に、先の実施例の
図２で説明したと同様に、エミッタ電極材料膜７の将来
ゲートラインが走る領域のエミッタライン分離のための
スリットをパターン形成する。その後、図１０（ｃ）に
示すように、先の実施例と同様に第２の絶縁膜１０を堆
積し、これに素子基板２１を貼り合わせた後、出発基板
１を除去する。図では、導電接着層を省略している。

【００４６】次に、第１の絶縁膜５に図１のスルーホー
ル１３に対応する、将来ゲートラインを外部端子に引き
出すためのスルーホールを形成した後、図１０（ｄ）に
示すように、ゲート電極材料膜３を堆積し、例えばレジ
ストを塗布して平坦化し、電界放出エミッタ８により突
出しているゲート電極材料膜３が露出するまでエッチバ
ックした後、残存するレジストをマスクとしてドライエ
ッチングすることにより、図１０（ｅ）に示すようにゲ
ート電極材料膜３の電界放出エミッタ８の部分に開口部
４を開け、更に第１の絶縁膜５をエッチングして電界放
出エミッタ８を露出させる。この後は図示しないが、先
の実施例と同様に、ゲートラインのパターニングを行
い、更にエミッタ電極材料膜７の２回目のパターニング
によりエミッタラインを形成し、同時にゲートラインを
それぞれ外部端子に引き出すゲート引き出しラインを形
成する。この実施例によっても、先の実施例と同様の効
果が得られる。

【００４７】次に、図１で説明したエミッタ電極材料膜
７を、３層構造として平坦化する好ましい実施例を図１
１より説明する。図１（ｃ）までの工程を先の実施例と
同様に行った後、図１１（ａ）に示すように、絶縁膜５
上にエミッタ材料膜兼密着層としてＴｉＮ膜７１を形成
する。具体的には、ＴｉＮターゲットを用いたＮ 2ガス
中での反応性スパッタにより、５０ｎｍのＴｉ膜７１を
形成する。続いて、図１１（ｂ）に示すように、ＣＶＤ
によるＷ膜７２を堆積する。具体的に、ＷＦ₆ ＝７５Ｓ
ＣＣＭ、Ｈ₂ ＝４５０ＳＣＣＭ、Ｎ₂ ＝３００ＳＣＣ
Ｍ、Ａｒ＝２２００ＳＣＣＭ、圧力８０Ｔｏｒｒ、温度
４２０℃の条件で、４００ｎｍのＷ膜７２を堆積する。
これにより図示のように表面は平坦になる。

【００４８】次に、エッチバックを行って、図１１
（ｃ）に示すように、Ｗ膜７２を凹部にのみ残す。具体
的には、マグネトロンＲＩＥにて、ＳＦ₆ ＝１１０ＳＣ
ＣＭ、Ａｒ＝９ＳＣＣＭ、Ｈｅ＝５ＳＣＣＭ、圧力２８
０ｍＴｏｒｒ、高周波電力４００Ｗの条件でエッチバッ
クし、更にＳＦ₆ ＝６０ＳＣＣＭ、Ａｒ＝３０ＳＣＣ
Ｍ、Ｈｅ＝３０ＳＣＣＭ、圧力１８０ｍＴｏｒｒ、高周
波電力１５０Ｗの条件でオーバーエッチングを行って、
凹部にのみＷ膜７２を残すことができる。

【００４９】その後、図１１（ｄ）に示すように、Ａｌ
ターゲットを用いたスパッタまたは蒸着により、１００
０ｎｍのＡｌ膜７３を形成する。以上により、平坦化さ
れたＴｉ／Ｗ／Ａｌ構造のエミッタ電極材料膜を形成す
ることができる。図１２は、図１１（ｄ）の一つのエミ
ッタ部の拡大図である。

【００５０】図１３は、エミッタ電極材料膜を、ゲート
ライン引き出し用のスルーホール形成工程の前後にまた
がる第１，第２のエミッタ電極材料膜により形成する実
施例の要部工程を示す。図１３（ａ）は図１（ｂ）と同
じである。この後、図１３（ｂ）に示すように先の実施
例と同様に、表面に凹部６が形成された状態で第１の絶
縁膜５を堆積し、これにスルーホールを形成する前に、
図１３（ｃ）に示すように第１のエミッタ電極材料膜７
ａを形成する。

【００５１】そして、図１３（ｄ）に示すように、第１
のエミッタ電極材料膜７ａおよびその下の第１の絶縁膜
５を選択エッチングして、ゲートライン引き出し用のス
ルーホール１３を形成する。そして、図１３（ｅ）に示
すように、スルーホール１３を介してゲート電極材料膜
３に接続される第２のエミッタ電極材料膜７ｂを形成す
る。以後図示しないが、先の実施例と同様に、第１，第
２のエミッタ電極材料膜７ａ，７ｂにエミッタライン分
離用のスリットを形成し、第２の絶縁膜堆積、素子基板
貼り合わせ、出発基板の除去、ゲートラインのパターニ
ング、エミッタラインおよびゲート引き出しラインのパ
ターニングという工程で、先の実施例と同様の電界放出
型素子を得ることができる。

【００５２】次に、エミッタ電極材料膜をゲートライン
の裏打ち配線としても利用するようにした電界放出型素
子の実施例を説明する。なお基本的な工程および構造
は、図１〜図６で説明した実施例と同様であるから、こ
れと異なる点に注目して説明する。図１４（ａ）（ｂ）
は、それぞれ先の実施例の図２（ａ）（ｂ）に対応する
図である。図２では、第１の絶縁膜５に対して、エミッ
タ電極材料膜をゲート引き出しラインとして利用するた
めのゲートライン引き出し用スルーホール１３が設けら
れたが、この実施例の場合、ゲートライン引き出し用ス
ルーホール１３ａと同時に、ゲート裏打ち配線用のスル
ーホール１３ｂを、将来配設されるエミッタラインの間
隙部に形成する点で異なる。

【００５３】更に、図２の場合、エミッタライン分離用
スリット９はその幅がエミッタラインの間隙になるが、
この実施例では図１４に示すように、エミッタライン部
Ａと分離部Ｂとが交互に配置されるように分離用スリッ
ト９が形成される。そしてエミッタ電極材料膜７の内、
スリット９で挟まれた分離部Ｂの部分がスルーホール１
３ｂを介してゲート電極材料膜３に接続されたゲートラ
インの低抵抗化のための裏打ち配線となる。

【００５４】その後、図３，図４で説明したと同様の工
程を経てゲートライン２２をパターニングし、更にエミ
ッタ電極材料膜７のパターニングを行う。このエミッタ
電極材料膜７のエッチング領域パターンを図５に対応さ
せて図１５に示す。このエミッタ電極材料膜７のパター
ニング工程を経て、図６に対応する図１６の状態が得ら
れる。図示のように、各ゲートライン２２に沿って、エ
ミッタ電極材料膜７をパターニングして得られた裏打ち
配線２８が、それぞれ二つのスルーホール１３ｂを介し
てゲートライン２２に接続された状態でエミッタライン
２３の間に配置され、また先の実施例と同様にスルーホ
ール１３ａを介してゲートライン２２に接続されたゲー
ト引き出しライン２６が形成される。

【００５５】この実施例によれば、ゲート電極材料膜と
して低比抵抗のものを用いることができず、また膜厚や
ライン幅を大きくできない場合でも、エミッタ電極材料
膜を利用した裏打ち配線で低抵抗化して、高性能特性の
電界放出型素子を得ることが可能になる。製造プロセス
的にも、先の実施例を何等複雑にすることはない。

【００５６】この実施例の素子構造は、図１０を用いて
説明した、ゲート電極材料膜を出発基板を除去した後に
形成する製造法でも同様に実現することができる。即
ち、図１０（ａ）に示すように、出発基板１の各画素の
エミッタ形成領域に凹部４１を加工し、この上に第１の
絶縁膜５を堆積する。次に同図（ｂ）に示すようにエミ
ッタ電極材料膜７を堆積する。この状態で次に、図２で
説明したと同様に、エミッタ電極材料膜７にエミッタラ
イン分離のためのスリットをパターン形成する。その
後、図１０（ｃ）に示すように第２の絶縁膜１０を堆積
し、これに素子基板２１を貼り合わせた後、出発基板１
を除去する。

【００５７】次に、第１の絶縁膜５に、図１４で説明し
たゲートラインを外部端子に引き出すためのスルーホー
ル１３ａおよびゲート裏打ち配線の接続用のスルーホー
ル１３ｂを形成した後、図１０（ｄ）に示すように、ゲ
ート電極材料膜３を堆積し、例えばレジストを塗布して
平坦化し、電界放出エミッタ８により突出しているゲー
ト電極材料膜３が露出するまでエッチバックした後、残
存するレジストをマスクとしてドライエッチングするこ
とにより、図１０（ｅ）に示すようにゲート電極材料膜
３の電界放出エミッタ８の部分に開口部４を開け、更に
第１の絶縁膜５をエッチングして電界放出エミッタ８を
露出させる。この後、ゲートライン２２のパターニング
を行い、更にエミッタ電極材料膜７の２回目のパターニ
ングによりエミッタライン２３と、ゲートライン２２を
外部端子に引き出すゲート引き出しライン２６、および
ゲート裏打ち配線２８を形成する。

【００５８】図１〜図６で説明した実施例では、図２
（ａ）（ｂ）に明らかなように一つのスリット９により
ゲートライン方向の画素分離が行われる。このスリット
９を狭い複数のスリットとすれば、平坦性を改善する上
でより好ましい。図１７は、図２に対応させて、幅３μ
m 以下の一対のスリット９により画素分離を行うように
した実施例を示している。更に平坦性を改善するため
に、０．５〜１μm という微細幅のスリットを５〜１０
本並べて用いることもできる。単一スリットの場合、ス
リット幅を狭くすると、エミッタ電極材料膜形成時の異
物や第２の絶縁膜堆積時のピンホール等によるエミッタ
ライン間の導通が発生し易いが、スリット本数を増やせ
ば、平坦性が改善される同時に、エミッタライン間の導
通という不良が生じない電界放出型素子を得ることがで
きる。

【００５９】同様に、ゲート引き出しライン用のスルー
ホール１３についても、一本のゲートラインに対して複
数個とすることで、平坦性改善に寄与できる。図１７で
は、径が３μm 程度以下の４個のスルーホール１３をセ
ットとして用いた例を示している。更に、径が０．５〜
１μm という微細スルーホールを２５〜１００個並べて
用いることにより、一層平坦性が改善される。

【００６０】

【発明の効果】以上述べたようにこの発明によれば、ゲ
ートラインを外部端子に引き出すために、エミッタライ
ンと同じエミッタ電極材料膜によりパターン形成された
エミッタラインとは分離されたゲート引き出しラインが
設けられる。従って、この電界放出型素子を低融点ガラ
スにより真空封止する場合に、ゲートラインの外側に低
融点ガラスを塗布することにより、低融点ガラスが絶縁
膜に侵入することによるゲートラインとエミッタライン
の導通が生じることはない。

【００６１】この発明の方法によれば、エミッタライン
のパターニング工程を２回に分けて、最初のパターニン
グではゲートラインの下でのエミッタライン分離に必要
なスリット形成のみとし、素子基板を貼り合わせて出発
基板を除去し、更にゲートラインをパターニングした後
に、エミッタラインの２回目のパターニングを行う。こ
のためゲートラインをパターニングするまでは、エミッ
タ電極材料膜は殆ど残されて出発基板を除去した時にゲ
ート電極材料膜がブリッジとなる範囲は僅かになり、工
程途中の素子破壊が防止される。更にこの発明の方法に
よると、エミッタ電極材料膜の２回のパターニング工程
において、エミッタラインとパターン分離されたゲート
引き出しラインを形成することによって、低融点ガラス
で真空封止した時にエミッタラインとゲートラインとの
導通を防止して、所望の機能を発揮できる電界放出エミ
ッタアレイを得ることができる。

【００６２】更にこの発明によれば、エミッタ電極材料
膜をゲートラインの裏打ち配線として用いることによっ
て、ゲートラインの低抵抗化を図って、高性能の電界放
出型素子を得ることができる。

【図面の簡単な説明】

【図１】 この発明の一実施例における電界放出エミッ
タアレイの基本製造工程を示す。

【図２】 同実施例のエミッタ電極材料膜の１回目のパ
ターニング工程を示す。

【図３】 同実施例の素子基板貼り合わせの工程を示
す。

【図４】 同実施例のゲートラインパターニングの工程
を示す。

【図５】 同実施例のエミッタ電極材料膜の２回目のパ
ターニング工程を示す。

【図６】 同パターニング工程によるエミッタライン分
離の様子を示す。

【図７】 図６のＢ−Ｂ′およびＣ−Ｃ′断面を示す。

【図８】 同実施例の真空封止の工程を示す。

【図９】 図８のＢ−Ｂ′およびＣ−Ｃ′断面を示す。

【図１０】 他の実施例の電界放出エミッタアレイの製
造工程を示す。

【図１１】 他の実施例の電界放出エミッタアレイの製
造工程を示す。

【図１２】 図１１（ｄ）の一部を拡大して示す図であ
る。

【図１３】 他の実施例の電界放出エミッタアレイの製
造工程を示す。

【図１４】 他の実施例の図２に対応する状態を示す図
である。

【図１５】 同実施例の図５に対応する状態を示す図で
ある。

【図１６】 同実施例の図６に対応する状態を示す図で
ある。

【図１７】 他の実施例の図２に対応する状態を示す図
である。

【図１８】 従来の電界放出エミッタアレイの真空封止
の様子を示す。

【図１９】 低融点ガラスの侵入によるエミッタ・ゲー
ト間導通の様子を示す。

【図２０】 ゲートライン下のエミッタ電極材料膜を除
去した時の図１９（ｂ）に対応する断面を示す。

【符号の説明】

１…出発基板、２…ＳｉＯ2 膜、３…ゲート電極材料
膜、４…開口部、５…第１の絶縁膜、７…エミッタ電極
材料膜、７ａ…第１のエミッタ電極材料膜、７ｂ…第２
のエミッタ電極材料膜、８…電界放出エミッタ、９…ス
リット、１０…第２の絶縁膜、１１…導電接着層、１
３，１３ａ，１３ｂ…スルーホール、２１…素子基板、
２２…ゲートライン、２３…エミッタライン、２４，２
５…コンタクト用孔、２６…ゲート引き出しライン、２
８…ゲート裏打ち配線、３１…低融点ガラス、３２…対
向基板、３３…アノード電極、３４…蛍光体膜。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 素子基板と、 この素子基板上にマトリクス状に配列形成された複数の
   電界放出エミッタと、 これらの電界放出エミッタと同じエミッタ電極材料膜に
   より形成されて各電界放出エミッタをマトリクスの一方
   向に共通駆動する複数のエミッタラインと、 これらのエミッタライン上に絶縁膜を介して配設されて
   前記各電界放出エミッタを囲む開口部を有し、且つ各電
   界放出エミッタをマトリクスの他の方向に共通駆動する
   複数のゲートラインと、 前記エミッタ電極材料膜により前記各エミッタラインと
   は分離してパターン形成され、前記各ゲートラインとス
   ルーホールを介して接続されて前記各ゲートラインを外
   部端子に導く複数のゲート引き出しラインとを有するこ
   とを特徴とする電界放出型素子。
2. 【請求項２】 出発基板上にゲート電極材料膜を形成す
   る工程と、 前記ゲート電極材料膜をパターニングしてマトリクス配
   置される複数の開口部を形成する工程と、 前記ゲート電極材料膜上に表面に前記開口部に対応する
   先鋭な凹部が形成された状態で第１の絶縁膜を堆積する
   工程と、 前記第１の絶縁膜に後に前記ゲート電極材料膜をパター
   ニングして得られるべきゲートラインの引き出し用のス
   ルーホールを形成した後、前記凹部に電界放出エミッタ
   が充填され且つ前記スルーホールを介して前記ゲート電
   極材料膜に接続されるエミッタ電極材料膜を堆積する工
   程と、 前記エミッタ電極材料膜をパターニングして前記ゲート
   ラインと交差する部分にエミッタライン分離用のスリッ
   トを形成する工程と、 前記スリットが形成されたエミッタ電極材料膜上に第２
   の絶縁膜を堆積する工程と、 前記第２の絶縁膜上に素子基板を貼り合わせた後、前記
   出発基板を除去する工程と、 前記ゲート電極材料膜をパターニングして、マトリクス
   配列された電界放出エミッタを一方向に沿って同時駆動
   する複数のゲートラインを形成する工程と、 前記エミッタ電極材料膜をパターニングして、前記ゲー
   トラインの下は前記スリットにより分離されてマトリク
   ス配列された電界放出エミッタを前記ゲートラインと交
   差する方向に駆動する複数本のエミッタラインと前記ゲ
   ートラインを前記スルーホールを介して外部端子に導く
   複数のゲート引き出しラインとを形成する工程とを有す
   ることを特徴とする電界放出型素子の製造方法。
3. 【請求項３】 出発基板のマトリクス配置される複数の
   凹部を加工し、この基板上に前記凹部を反映した先鋭な
   凹部が形成された状態で第１の絶縁膜を堆積する工程
   と、 前記第１の絶縁膜に前記先鋭な凹部に電界放出エミッタ
   が充填されるようにエミッタ電極材料膜を堆積する工程
   と、 前記エミッタ電極材料膜をパターニングして、後に形成
   されるべきゲートラインと交差する部分にエミッタライ
   ン分離用のスリットを形成する工程と、 前記スリットが形成されたエミッタ電極材料膜上に第２
   の絶縁膜を堆積する工程と、 前記第２の絶縁膜上に素子基板を貼り合わせた後、前記
   出発基板を除去する工程と、 前記第１の絶縁膜に後に形成されるべきゲートラインの
   引き出し用のスルーホールを形成した後、マトリクス配
   列された電界放出エミッタを囲む開口部を有するゲート
   電極材料膜を形成する工程と、 前記ゲート電極材料膜をパターニングしてマトリクス配
   列された電界放出エミッタを一方向に沿って同時駆動す
   る複数のゲートラインを形成する工程と、 前記エミッタ電極材料膜をパターニングして、前記ゲー
   トラインの下は前記スリットにより分離されてマトリク
   ス配列された電界放出エミッタを前記ゲートラインと交
   差する方向に駆動する複数本のエミッタラインと前記ゲ
   ートラインを前記スルーホールを介して外部端子に導く
   複数のゲート引き出しラインとを形成する工程とを有す
   ることを特徴とする電界放出型素子の製造方法。
4. 【請求項４】 出発基板上にゲート電極材料膜を形成す
   る工程と、 前記ゲート電極材料膜をパターニングしてマトリクス配
   置される複数の開口部を形成する工程と、 前記ゲート電極材料膜上に表面に前記開口部に対応する
   先鋭な凹部が形成された状態で第１の絶縁膜を堆積する
   工程と、 前記第１の絶縁膜上に前記凹部に電界放出エミッタが充
   填されるように第１のエミッタ電極材料膜を堆積する工
   程と、 前記第１のエミッタ電極材料膜およびその下の第１の絶
   縁膜に後に前記ゲート電極材料膜をパターニングして得
   られるべきゲートラインの引き出し用のスルーホールを
   形成した後、前記第１のエミッタ電極材料膜に重ねて前
   記スルーホールを介して前記ゲート電極材料膜に接続さ
   れる第２のエミッタ電極材料膜を堆積する工程と、 前記第１および第２のエミッタ電極材料膜をパターニン
   グして前記ゲートラインと交差する部分にエミッタライ
   ン分離用のスリットを形成する工程と、 前記スリットが形成された第２のエミッタ電極材料膜上
   に第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜上に素子基板を貼り合わせた後、前記
   出発基板を除去する工程と、 前記ゲート電極材料膜をパターニングして、マトリクス
   配列された電界放出エミッタを一方向に沿って同時駆動
   する複数のゲートラインを形成する工程と、 前記第１および第２のエミッタ電極材料膜をパターニン
   グして、前記ゲートラインの下は前記スリットにより分
   離されてマトリクス配列された電界放出エミッタを前記
   ゲートラインと交差する方向に駆動する複数本のエミッ
   タラインと前記ゲートラインを前記スルーホールを介し
   て外部端子に導く複数のゲート引き出しラインとを形成
   する工程とを有することを特徴とする電界放出型素子の
   製造方法。
5. 【請求項５】 素子基板と、 この素子基板上にマトリクス状に配列形成された複数の
   電界放出エミッタと、 これらの電界放出エミッタと同じエミッタ電極材料膜に
   より形成されて各電界放出エミッタをマトリクスの一方
   向に共通駆動する複数のエミッタラインと、 これらのエミッタライン上に絶縁膜を介して配設されて
   前記各電界放出エミッタを囲む開口部を有し、且つ各電
   界放出エミッタをマトリクスの他の方向に共通駆動する
   複数のゲートラインと、 前記エミッタ電極材料膜により前記各エミッタラインと
   は分離してパターン形成され、前記各ゲートラインとス
   ルーホールを介して接続された前記各ゲートラインを低
   抵抗化するための複数のゲート裏打ち配線とを有するこ
   とを特徴とする電界放出型素子。
6. 【請求項６】 出発基板上にゲート電極材料膜を形成す
   る工程と、 前記ゲート電極材料膜をパターニングしてマトリクス配
   置される複数の開口部を形成する工程と、 前記ゲート電極材料膜上に表面に前記開口部に対応する
   先鋭な凹部が形成された状態で第１の絶縁膜を堆積する
   工程と、 前記第１の絶縁膜に後に前記ゲート電極材料膜をパター
   ニングして得られるべきゲートラインの裏打ち配線用の
   スルーホールを形成した後、前記凹部に電界放出エミッ
   タが充填され且つ前記スルーホールを介して前記ゲート
   電極材料膜に接続されるエミッタ電極材料膜を堆積する
   工程と、 前記エミッタ電極材料膜をパターニングして前記ゲート
   ラインと交差する部分にエミッタラインと前記裏打ち配
   線の分離用のスリットを形成する工程と、 前記スリットが形成されたエミッタ電極材料膜上に第２
   の絶縁膜を堆積する工程と、 前記第２の絶縁膜上に素子基板を貼り合わせた後、前記
   出発基板を除去する工程と、 前記ゲート電極材料膜をパターニングして、マトリクス
   配列された電界放出エミッタを一方向に沿って同時駆動
   する複数のゲートラインを形成する工程と、 前記エミッタ電極材料膜をパターニングして、前記ゲー
   トラインの下は前記スリットにより分離されてマトリク
   ス配列された電界放出エミッタを前記ゲートラインと交
   差する方向に駆動する複数本のエミッタラインと、前記
   ゲートラインに前記スルーホールを介して接続されたゲ
   ートラインを低抵抗化するための裏打ち配線とを形成す
   る工程とを有することを特徴とする電界放出型素子の製
   造方法。
7. 【請求項７】 出発基板のマトリクス配置される複数の
   凹部を加工し、この基板上に前記凹部を反映した先鋭な
   凹部が形成された状態で第１の絶縁膜を堆積する工程
   と、 前記第１の絶縁膜に前記先鋭な凹部に電界放出エミッタ
   が充填されるようにエミッタ電極材料膜を堆積する工程
   と、 前記エミッタ電極材料膜をパターニングして、後に形成
   されるべきゲートラインと交差する部分にエミッタライ
   ンとゲート裏打ち配線の分離用のスリットを形成する工
   程と、 前記スリットが形成されたエミッタ電極材料膜上に第２
   の絶縁膜を堆積する工程と、 前記第２の絶縁膜上に素子基板を貼り合わせた後、前記
   出発基板を除去する工程と、 前記第１の絶縁膜に後に形成されるべきゲートラインの
   ゲート裏打ち配線接続用のスルーホールを形成した後、
   マトリクス配列された電界放出エミッタを囲む開口部を
   有するゲート電極材料膜を形成する工程と、 前記ゲート電極材料膜をパターニングしてマトリクス配
   列された電界放出エミッタを一方向に沿って同時駆動す
   る複数のゲートラインを形成する工程と、 前記エミッタ電極材料膜をパターニングして、前記ゲー
   トラインの下は前記スリットにより分離されてマトリク
   ス配列された電界放出エミッタを前記ゲートラインと交
   差する方向に駆動する複数本のエミッタラインと、前記
   ゲートラインに前記スルーホールを介して接続されたゲ
   ートラインを低抵抗化するためのゲート裏打ち配線とを
   形成する工程とを有することを特徴とする電界放出型素
   子の製造方法。