JPH11224886A - 半導体素子の実装構造 - Google Patents

半導体素子の実装構造

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JPH11224886A
JPH11224886A JP2494998A JP2494998A JPH11224886A JP H11224886 A JPH11224886 A JP H11224886A JP 2494998 A JP2494998 A JP 2494998A JP 2494998 A JP2494998 A JP 2494998A JP H11224886 A JPH11224886 A JP H11224886A
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solder
conductive film
anisotropic conductive
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Hitoshi Yagisawa
均 八木沢
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Nippon Seiki Co Ltd
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Abstract

(57)【要約】 【課題】 耐熱衝撃性に優れ、電極間における接続信頼
性を向上させることが可能な半導体素子の実装構造を得
る。 【解決手段】 半導体素子１及び回路基板３の各電極部
２，４の少なくとも一方の電極部に半田層５を形成し、
半導体素子１と回路基板３とを半田層５による半田及び
異方性導電フイルム（異方性導電膜）６を介し接合す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子を回路
基板上に実装する、所謂フリップチップ実装を行う半導
体素子の実装構造に関するものである。
【０００２】
【従来の技術】半導体素子を回路基板に実装する方法と
してフリップチップ実装が挙げられる。かかるフリップ
チップ実装は、半導体素子に形成される導電性材料から
なる電極部上に、ＡｕやＳｎ−Ｐｂ合金等の導電性材料
からなるバンプを形成し、前記バンプと回路基板に形成
される電極パッドとが対応するように前記半導体素子を
異方性導電フイルムもしくは半田を介して前記回路基板
上に配設し、熱圧着もしくはリフロー半田により前記半
導体素子と前記回路基板との接合を図るものである。一
方、前記回路基板の電極パッド上にバンプを形成し、前
記半導体素子の電極部と接合するものもある。前述した
フリップチップ実装を示すものとして、特開平８−２８
８６３８号公報，特開平８−３３０６３３号公報等が挙
げられる。
【０００３】
【発明が解決しようとする課題】前記異方性導電フイル
ムにより前記半導体素子と前記回路基板との接合を図る
場合は、前記ＭＲ素子の電極部と前記回路基板の電極パ
ッドとを前記異方性導電フイルム中の導電性粒子を介し
て接触させているに過ぎず、このような半導体素子の実
装構造を車載等に搭載されるＭＲ素子（磁気抵抗素子）
に適用した場合、冷熱サイクルの厳しいエンジンルール
に配設されることを考慮すると接続信頼性が乏しいとい
った問題点を有している。
【０００４】また、前記半田により前記ＭＲ素子と前記
回路基板との接合を図る場合であっても、前記半田は、
前記半田の溶融時及び前記半田の溶融温度に達しない高
温時に金属間化合物が生成されるため、この金属間化合
物と前記回路基板及び前記ＭＲ素子（例えば、シリコ
ン）との熱膨張係数の違いにより応力が発生し、この応
力により前記金属間化合物と前記半田との界面に半田ク
ラックが生じ、前記電極部と前記電極パッドとの間で導
通不良が発生する恐れがあり、どちらの実装構造におい
ても厳しい環境下、即ち車両等に搭載される半導体素子
にとっては接続信頼性が乏しいといった問題点を有して
いる。
【０００５】そこで、本発明は前記問題点に着目し、耐
熱衝撃性に優れ、電極間における接続信頼性を向上させ
ることができる半導体素子の実装構造を提供する。
【０００６】
【課題を解決するための手段】本発明は、前記課題を解
決するため、回路基板に半導体素子を実装する半導体素
子の実装構造であって、前記半導体素子と前記回路基板
との各電極部を半田及び異方性導電膜により接合してな
るものである。
【０００７】また、回路基板に半導体素子を実装する半
導体素子の実装構造であって、前記半導体素子及び前記
回路基板の各電極部の少なくとも一方の前記電極部に形
成される半田層と、前記半田層と他方の前記電極部との
間に配設される異方性導電膜とを備え、前記半導体素子
と前記回路基板とを、前記半田層による半田及び前記異
方性導電膜により接合してなるものである。
【０００８】また、前記半田層は半田バンプからなるも
のである。
【０００９】また、回路基板に半導体素子を実装する半
導体素子の実装構造であって、前記半導体素子の電極部
に形成される金バンプと、前記回路基板の電極部に形成
される半田層と、前記金バンプと前記半田層との間に配
設される異方性導電膜とを備え、前記半導体素子と前記
回路基板とを、前記半田層による半田及び前記異方性導
電膜により接合してなるものである。
【００１０】また、前記異方性導電膜は異方性導電ペー
ストもしくは異方性導電フイルムからなるものである。
【００１１】
【発明の実施の形態】本発明は、回路基板３に半導体素
子１を実装する半導体素子の実装構造に関し、例えば回
路基板３の電極パッド４にメッキや印刷等により半田層
５を形成し、半田層５と半導体素子１の電極部２との間
に異方性導電フイルム６を配設し、半導体素子１と回路
基板３と半田層５の半田及び異方性導電フイルム（異方
性導電膜）６を介し接合するものであり、従来の半導体
素子の実装構造に比べ、高い接続信頼性を実現でき、し
かも耐熱衝撃性に優れているため車両等に搭載されるＭ
Ｒ素子等の半導体素子の実装構造に適用できるものであ
る。
【００１２】また、本発明は、回路基板３に半導体素子
１を実装する半導体素子の実装構造に関し、半導体素子
１の電極部２に形成される金バンプ１０と、回路基板３
の電極パッド（電極部）４に形成される半田層５と、金
バンプ１０と半田層５との間に配設される異方性導電フ
イルム６とを備え、半導体素子１と回路基板３とを、半
田層５による半田及び異方性導電フフイルム６により接
合するものであり、半導体素子１と回路基板３との熱膨
張係数の違いにより応力が発生し、前記応力が半田によ
り生成される金属間化合物へ影響を与えようとするが、
半導体素子１と回路基板３との間のクリアランスを金バ
ンプ１０により確保できることから、前記金属間化合物
への応力が前記クリアランスによって緩和できるため、
両電極間におけるより高い接続信頼性及び耐熱衝撃性を
得ることができる。
【００１３】
【実施例】以下、本発明を添付図面に記載した実施例に
基づき説明する。
【００１４】図１は、本発明の第１実施例を示すもので
ある。図１（ａ）において、１はＭＲ素子等からなる半
導体素子であって、シリコン等の半導体材料に銅等の導
電性材料によって電極部２が形成されている。３はセラ
ミック基板やフレキシブルプリント基板，ガラス繊維入
り樹脂基板等からなり、所定の配線パターン（図示しな
い）が形成される回路基板であり、前記配線パターンの
所定位置に電極部２に対応する銅等の導電性材料からな
る電極パッド（電極部）４が形成されている。５は電極
パッド４上にメッキや印刷等により５μｍ〜２０μｍ程
度の膜厚で形成される半田層である。６は半導体素子１
の電極部２と半田層５との間に配設され、熱硬化性樹脂
中に導電性粒子７が混入された、所謂異方性導電フイル
ム（異方性導電膜）である。
【００１５】かかる実装構造において、半導体素子１と
回路基板３とを熱圧着すると、図１（ｂ）に示すよう
に、所定の温度により半導体素子１の電極部２と回路基
板３の電極バッド４とが、半田層５の溶融した半田によ
り接続されるとともに、異方性導電フイルム６中の導電
性粒子７が押圧により電極部２と半田層５との両電極部
材に食い込み、かつ所定温度で異方性導電フイルム６が
硬化し、半導体素子１と回路基板３とが電気的に接続固
定される。従って、半導体素子１の電極部２と回路基板
３の電極パッド４とは半田層５による半田及び異方正導
電フイルム６の導電性粒子７により電気的に接合できる
ことから、従来の接合構造のものに比べ接続信頼性を向
上させることができる。
【００１６】図２，図３は、本発明の第２，第３実施例
を示すものであるが、前述した第１実施例と同等もしく
は相当箇所には同一符号を付してその詳細な説明は省略
する。
【００１７】図２（ａ），（ｂ）において、第２実施例
の半導体素子１の実装構造は、半導体素子１の電極部２
に蒸着法やメッキ法等により２０μｍ〜１００μｍ程度
の半田バンプ（半田層）８を形成し、半田バンプ８と電
極パッド４との間に異方性導電フイルム６を配設し、熱
圧着することにより半導体素子１の電極部２と回路基板
３の電極パッド４とを半田バンプ８による半田と及び異
方性導電フイルム６を介し電気的に接合するものであ
る。
【００１８】図３（ａ），（ｂ）において、第３実施例
の半導体素子１の実装構造は、半導体素子１のアルミ等
からなる電極部９上に、例えばワイヤボンディング方式
により金（Ａｕ）バンプ１０を形成するとともに、回路
基板３上の電極パッド４上に第１実施例と同様の半田層
５を形成し、金バンプ及び半田層５との間に異方性導電
フイルム６を配設し、熱圧着することにより半導体素子
１の電極部２と回路基板３の電極パッド４とを半田層５
による半田及び異方性導電フイルム６を介し電気的に接
合するものである。
【００１９】かかる第２，第３実施例は、前述した第１
実施例と同様に半導体素子１の電極部２，９と回路基板
３の電極パッド４とを半田層５及び半田バンプ８による
半田及び異方性導電フイルム６の導電性粒子７により電
気的に接合できることから、従来の接合構造のものに比
べ接続信頼性を向上させることができる。
【００２０】尚、第３実施例における半導体素子１の実
装構造において、半導体素子１と回路基板３との熱膨張
係数の違いにより応力が発生し、前記応力が半田により
生成される金属間化合物へ影響を与えようとするが、半
導体素子１と回路基板３との間のクリアランスを金バン
プ１０により確保できることから、前記金属間化合物へ
の応力が前記クリアランスによって緩和できるため（所
定の距離を持つことにより応力が減衰する）、半導体素
子１と回路基板３との熱膨張係数が異なる場合であって
も、高い接続信頼性を実現でき、しかも耐熱衝撃性に優
れる半導体素子の実装構造が得られる。
【００２１】次に、図４を用いて、第１実施例から第３
実施例における半田と異方性導電フイルム６とによる電
極間の接合プロセスについて説明する。
【００２２】まず、所定温度に加熱されたツールを所定
圧力により半導体素子１に押圧すると、０〜ｔ１秒間に
おいて、異方性導電フイルム６の導電性粒子７は、一方
側の電極に形成される半田層５や半田バンプ８と、他方
の電極（第１実施例では電極部２、第２実施例では電極
パッド４、第３実施例では金バンプ１０）との間で押圧
され、両電極部材に食い込むとともに、異方性導電フイ
ルム６の熱硬化性樹脂が軟化流動する。
【００２３】次に、ｔ１〜ｔ２秒間において、半導体素
子１及び回路基板３の温度が半田の融点Ｔｍに達する
と、一方側の電極に形成される半田層５や半田バンプ８
が溶融し、この溶融した半田が前記半田を持たない他方
の電極に接触することになる。この時の異方性導電フイ
ルム６は、両電極部材の電気的接合を図るとともに、異
方性導電フイルム６の熱硬化性樹脂が硬化し半導体素子
１と回路基板３とを接着固定する。
【００２４】ｔ２〜ｔ３秒間において、溶融した半田層
５及び半田バンプ８の半田は冷却固化される。
【００２５】前述したように、前記両電極間は、半田層
５や半田バンプ８の半田及び異方性導電フイルム６中の
導電性粒子７により電気的に接合されるため、従来の半
導体素子の実装構造に比べ、高い接続信頼性を実現で
き、しかも耐熱衝撃性に優れているため車両等に搭載さ
れるＭＲ素子等の半導体素子の実装構造に適用できるも
のである。
【００２６】前述したことは、−４０℃〜１５０℃の冷
熱サイクルによる熱衝撃テスト（サーマルショック）に
おいて、従来の半導体素子の実装構造のものが２００サ
イクル〜３００サイクルで電極間における接触抵抗が増
加しはじめたのに対し、本実施例における半導体素子の
実装構造のものでは、５００〜６００サイクルの熱衝撃
テストでも、電極間における接触抵抗が試験前の接触抵
抗と何ら変わることがなく、従来の半導体素子の実装構
造のものに比べ約２倍の接続信頼性及び熱衝撃性が得ら
れた実験結果から明らかである。
【００２７】尚、本実施例において、異方性導電膜とし
て異方性導電フイルム６を用いたが、異方性導電ペース
トを用いても良い。
【００２８】また、第２実施例では半導体素子１の電極
部２に半田層として半田バンプ８を形成したが、本発明
にあっては、回路基板３の電極パッド４に半田による突
起（バンプ）を形成するようにしても良い。
【００２９】また、本発明は、前述した第１実施例及び
第２実施例で示した実装構造において、電極部２及び電
極パッド４にも半田層を形成するようにしても良い。
【００３０】
【発明の効果】本発明は、回路基板に半導体素子を実装
する半導体素子の実装構造において、半田と異方性導電
膜とにより、前記半導体素子及び前記回路基板の各電極
部を接合することにより、従来の半導体素子の実装構造
に比べ、高い接続信頼性を実現でき、しかも耐熱衝撃性
に優れるものである。
【００３１】また、本発明は、半導体素子の電極部に金
バンプを形成し、回路基板の電極部に半田層を形成し、
前記金バンプと前記半田層との間に異方性導電膜を配設
し、前記半導体素子と前記回路基板とを、前記半田層に
よる半田及び前記異方性導電膜により接合することか
ら、前記半導体素子と前記回路基板との熱膨張係数の違
いにより応力が発生し、前記応力が半田により生成され
る金属間化合物へ影響を与えようとするが、前記半導体
素子と前記回路基板との間のクリアランスを前記金バン
プにより確保できることから、前記金属間化合物への応
力が前記クリアランスによって緩和できるため、両電極
間におけるより高い接続信頼性及び耐熱衝撃性を得るこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す半導体素子の実装構
造。
【図２】本発明の第２実施例を示す半導体素子の実装構
造。
【図３】本発明の第３実施例を示す半導体素子の実装構
造。
【図４】本発明の半田温度と時間との関係を示す図。
【符号の説明】
１ 半導体素子 ２ 電極部 ３ 回路基板 ４ 電極パッド（電極部） ５ 半田層 ６ 異方性導電フイルム ７ 導電性粒子 ８ 半田バンプ（半田層） ９ 電極部 １０ 金バンプ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 回路基板に半導体素子を実装する半導体
    素子の実装構造であって、前記半導体素子と前記回路基
    板との各電極部を半田及び異方性導電膜により接合して
    なることを特徴とする半導体素子の実装構造。
  2. 【請求項２】 回路基板に半導体素子を実装する半導体
    素子の実装構造であって、前記半導体素子及び前記回路
    基板の各電極部の少なくとも一方の前記電極部に形成さ
    れる半田層と、前記半田層と他方の前記電極部との間に
    配設される異方性導電膜とを備え、前記半導体素子と前
    記回路基板とを、前記半田層による半田及び前記異方性
    導電膜により接合してなることを特徴とする半導体素子
    の実装構造。
  3. 【請求項３】 前記半田層は半田バンプからなること特
    徴とする請求項２に記載の半導体素子の実装構造。
  4. 【請求項４】 回路基板に半導体素子を実装する半導体
    素子の実装構造であって、前記半導体素子の電極部に形
    成される金バンプと、前記回路基板の電極部に形成され
    る半田層と、前記金バンプと前記半田層との間に配設さ
    れる異方性導電膜とを備え、前記半導体素子と前記回路
    基板とを、前記半田層による半田及び前記異方性導電膜
    により接合してなることを特徴とする半導体素子の実装
    構造。
  5. 【請求項５】 前記異方性導電膜は異方性導電ペースト
    もしくは異方性導電フイルムからなることを特徴とする
    請求項１からは請求項４の何れかに記載の半導体素子の
    実装構造。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11243115A (ja) * 1998-02-26 1999-09-07 Hitachi Chem Co Ltd 回路板
JP2008219039A (ja) * 2008-04-21 2008-09-18 Nec Electronics Corp 半導体パッケージ及び製造方法
JP2009065183A (ja) * 2008-10-14 2009-03-26 Nec Electronics Corp 電子装置及びその電子装置の製造方法

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