JPH11213023A - 半導体集積回路の設計手法及び装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＲＴレベル記述と手修正されたゲートレベル
記述の整合をとる制約条件を自動生成する。 【解決手段】 ＲＴレベル記述を制約条件１により論理
合成し、ゲートレベル記述１を得ると共に、手作業によ
りゲートレベル記述１を変更してゲートレベル記述２を
得る場合に、ゲートレベル記述１，２を比較し、ゲート
レベル記述１，２の変更箇所の特定及び変更内容の判別
を行う。また、変更内容と制約条件の対応表より、ＲＴ
レベル記述とゲートレベル記述２の整合をとるための制
約条件２の内容を特定する。変更箇所、変更内容、制約
条件２の内容、及び論理合成時の制約違反に関するレポ
ートに基づいて、制約条件２の内容及び値を算出する。
制約条件２は、スクリプトファイルとして出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
設計手法及び装置に関する。

【０００２】

【従来の技術】図８は、従来の半導体集積回路（ＬＳ
Ｉ）の設計手法を示している。ＣＡＤなどにより、ＲＴ
（レジスタ・トランスファ）レベル記述を論理合成し、
ゲートレベル記述を得る際、設計者は、半導体集積回路
のタイミング制約を満たすため、様々な制約条件及びコ
ンパイル手法を用いて最適化を行う。ここで、制約条件
には、半導体集積回路の動作速度や大きさなどが含まれ
る。

【０００３】ゲートレベル記述が得られると、タイミン
グチェックが行われる。タイミングチックがＯＫ（問題
なし）の場合には、論理合成が終了し、タイミングチッ
クがＮＧ（問題あり）の場合には、異なる最適化属性の
設定、タイミング制約の修正、再ブロック分割、ＲＴレ
ベル記述の修正などを行い、新たなゲートレベル記述を
得る。

【０００４】

【発明が解決しようとする課題】上述のような論理合成
ツールによる論理合成、最適化においては、様々な制約
条件が複雑に関連し合っているため、タイミング制約を
満たすゲートレベル記述を得ることが難しい。また、半
導体集積回路の設計には、開発期限（納期）という問題
がつきまとう。

【０００５】このため、従来の設計手法では、半導体集
積回路の設計作業の一部を設計者の経験的手法に基づく
手作業により行うことが多い。例えば、図８に示す設計
フローにおいては、ＲＴレベル記述からゲートレベル記
述を得た後、ゲートレベル記述がタイミング制約を満た
していなかったときは、ＲＴレベル記述からの再コンパ
イルを行わずに、ゲートレベル記述でのタイミングのチ
ューニング（バッファ挿入など）というゲートレベル記
述の修正（手作業）を行うことが有効な場合がある。

【０００６】しかし、ゲートレベル記述の修正を行っ
て、タイミング条件を満たす最終的なゲートレベル記述
を得ると、設計作業に手作業の工程が入り込むため、Ｒ
Ｔレベル記述とゲートレベル記述の間で整合性がとれな
くなってしまう。

【０００７】この場合、別の設計作業において上記ゲー
トレベル記述の修正を反映できるようにするためには、
設計者が、ＲＴレベル記述や制約条件スクリプトをマニ
ュアル（手作業）で修正しなければならず、設計者の負
担が増大する欠点がある。

【０００８】なお、ＲＴレベル記述とゲートレベル記述
の整合性を保つことは、設計データのＩＰ（Intellectu
al Property ）化や再利用化を行うときのデータベース
作成に重要となるため、設計データのＩＰ化や再利用化
の実現に際して、ＲＴレベル記述とゲートレベル記述の
整合性を保つことは必要不可欠となる。

【０００９】本発明は、上記欠点を解決すべくなされた
もので、その目的は、マニュアル（手作業）によりゲー
トレベル記述の修正が加えられても、ＲＴレベル記述
と、修正されたゲートレベル記述との間の整合がとれる
制約条件を自動生成するような設計手法及び装置を提供
することである。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体集積回路の設計手法は、ＲＴレベル
記述を制約条件１により論理合成し、ゲートレベル記述
１を得ると共に、手作業によりゲートレベル記述１を変
更してゲートレベル記述２を得る設計手法において、前
記ゲートレベル記述１及び前記ゲートレベル記述２を比
較する工程と、前記比較により、前記ゲートレベル記述
１と前記ゲートレベル記述２の変更箇所の特定及び変更
内容の判別を行なう工程と、前記変更内容と制約条件の
対応表より、前記ＲＴレベル記述と前記ゲートレベル記
述２の整合をとるための制約条件２の内容を特定する工
程と、前記制約条件２の内容及び前記論理合成時のレポ
ートに基づいて前記制約条件２の値を算出する工程とを
備えたものである。

【００１１】本発明の設計手法は、前記制約条件２の内
容及び値をスクリプトファイルとして出力する工程をさ
らに備えていてもよい。さらに、前記ＲＴレベル記述を
前記制約条件１及び前記制約条件２により論理合成し、
前記ゲートレベル記述２を得る工程をさらに備える。

【００１２】本発明の半導体集積回路の設計装置は、Ｒ
Ｔレベル記述を制約条件１により論理合成し、ゲートレ
ベル記述１を得ることができる設計装置において、前記
ゲートレベル記述１及び前記ゲートレベル記述１を手作
業により変更したゲートレベル記述２を比較する手段
と、前記比較により、前記ゲートレベル記述１と前記ゲ
ートレベル記述２の変更箇所の特定及び変更内容の判別
を行なう手段と、前記変更内容と制約条件の対応表よ
り、前記ＲＴレベル記述と前記ゲートレベル記述２の整
合をとるための制約条件２の内容を特定する手段と、前
記制約条件２の内容及び前記論理合成時のレポートに基
づいて前記制約条件２の値を算出する手段とを備え、前
記ゲートレベル記述２は、前記ＲＴレベル記述を前記制
約条件１と前記制約条件２を用いて論理合成することに
より得られるようにしている。

【００１３】本発明の記録媒体は、ＲＴレベル記述を制
約条件１により論理合成し、ゲートレベル記述１を得る
プログラムが記載された記録媒体において、前記ゲート
レベル記述１及び前記ゲートレベル記述１を手作業によ
り変更したゲートレベル記述２を比較するステップと、
前記比較により、前記ゲートレベル記述１と前記ゲート
レベル記述２の変更箇所の特定及び変更内容の判別を行
なうステップと、前記変更内容と制約条件の対応表よ
り、前記ＲＴレベル記述と前記ゲートレベル記述２の整
合をとるための制約条件２の内容を特定するステップ
と、前記制約条件２の内容及び前記論理合成時のレポー
トに基づいて前記制約条件２の値を算出するステップと
からなるプログラムが記載されているものである。

【００１４】

【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体集積回路の設計手法及び装置について詳細に
説明する。図１は、本発明の半導体集積回路（ＬＳＩ）
の設計装置の概略を示し、図２は、本発明の半導体集積
回路の設計手法を示している。

【００１５】ＣＡＤなどにより、ＲＴレベル記述が制約
条件１を用いて論理合成されると、ゲートレベル記述１
が得られる。しかし、ゲートレベル記述１は、仕様（タ
イミング制約）を満たしていないため、マニュアル（手
作業）により変更（修正）されて、ゲートレベル記述２
となる。このゲートレベル記述２は、仕様を満たしてい
るが、ＲＴレベル記述との整合はとれていない。

【００１６】よって、ＲＴレベル記述からのＣＡＤによ
る論理合成でゲートレベル記述２を直接的に生成するこ
とはできない。従来は、別の設計作業において、ゲート
レベル記述２を直接的に得るために、修正された制約条
件１＋２をマニュアル（手作業）により作成している。
これにより、別の設計作業において、ＲＴレベル記述か
ら制約条件１＋２を用いてゲートレベル記述２を得てい
る。

【００１７】本発明は、ＲＴレベル記述とゲートレベル
記述２の整合をとるために必要な制約条件２を、ゲート
レベル記述１とゲートレベル記述２に基づいて自動的に
生成するシステムを提供する。

【００１８】即ち、本発明では、まず、ゲートレベル記
述１とゲートレベル記述２を比較し、ゲートレベル記述
１からゲートレベル記述２に変更（修正）する場合の変
更箇所（ノード、セルなど）の特定と変更内容（セルの
追加、置き換え、セルサイズの変更など）の判別を行
う。

【００１９】この後、変更内容と制約条件の対応表に基
づいて追加する制約条件の内容を特定すると共に、論理
合成時の制約違反に関するレポートを基にして、その追
加する制約条件の値を算出し、ＲＴレベル記述とゲート
レベル記述２の整合をとるための制約条件２を得る。

【００２０】論理合成時のレポートとしては、例えば、
タイミングレポートが考えられる。論理合成のＥＤＡツ
ールを用い、ＲＴレベル記述と制約条件によりゲートレ
ベル記述を作成する時、制約条件の中に、許容される最
大の遅延値を設定する部分があり、その最大の遅延値
と、作成されたゲートレベル記述の各パス（レジスタ間
の組み合わせ回路）に含まれるセルの遅延値の合計か
ら、全てのパスが最大の遅延値以下に収まっているかの
チェックが行われる。

【００２１】ツールは、当然に、タイミングを満たす回
路を作成しようと試みるが、制約条件の値によってはこ
のような回路の作成が不可能なものもあり、タイミング
を満たすことができなかったパスについて、時間制約条
件がどれだけ満たなかったか（スラックタイム）をレポ
ートしてファイルする。

【００２２】本発明では、ゲートレベル記述１，２の比
較によって特定された変更部分のスラックタイムの大き
さをタイミングレポートから調べ、制約条件２の値の大
きさを決定するための材料とする。

【００２３】なお、制約条件２は、スクリプトファイル
として出力される。制約条件２は、制約条件１と組み合
わされて制約条件１＋２となる。よって、別の設計作業
におけるＲＴレベル記述からのＣＡＤによる論理合成に
おいて、制約条件１＋２を用いることでゲートレベル記
述２を直接的に生成することができる。

【００２４】このように、本発明によれば、ゲートレベ
ル記述１とこれを手作業により修正したゲートレベル記
述２に基づいて、ＲＴレベル記述とゲートレベル記述２
の整合をとるための制約条件２を自動的に生成し、スク
リプトファイルとして出力するようにしている。

【００２５】このため、設計者が制約条件の修正をマニ
ュアルで行う必要がなくなり、設計者の負担が大幅に軽
減されると共に、設計効率の改善が図られる。また、各
ゲートレベル記述を一元管理することができるため、派
製品展開時の再設計や設計データの再利用の効率化が図
られる。また、本発明は、ＩＰとして、各ゲートレベル
記述をデータベース化する場合に非常に適している。

【００２６】

【実施例】［Ａ］ ＲＴレベル記述を制約条件１を用い
て論理合成したものをゲートレベル記述１とし、その一
部を図３に示す。また、ゲートレベル記述１をマニュア
ル（手作業）により変更（修正）したものを、ゲートレ
ベル記述２とし、図３に対応する部分を図４とする。

【００２７】まず、ゲートレベル記述１とゲートレベル
記述２を比較し、変更箇所の特定と変更内容の判別を行
う。本例では、変更箇所は、ノード１であり、変更内容
は、バッファの挿入であることが確認される。

【００２８】また、両ゲートレベル記述の変更箇所及び
変更内容と、論理合成時の制約違反に関するレポートか
ら、ノード１におけるバッファの挿入は、ホールドタイ
ミング違反によるものであることが判明する。

【００２９】また、両ゲートレベル記述の変更内容と制
約条件の対応表（テンプレート）により、制約条件１に
追加する制約条件の内容が、ノード１以外のノード、セ
ルを無視（dont touch）し、ノード１についてクロック
スキュの設定を大きくするという条件に特定される。

【００３０】また、バッファの遅延値をテクノロジーフ
ァイルから入力すると共に、論理合成時の制約違反に関
するレポートからスラックタイムを入力し、制約条件
（クロックスキュ）の値を算出する。これを制約条件２
とし、スクリプトファイルとして出力する。

【００３１】よって、別の設計作業において、ＲＴレベ
ル記述から制約条件１＋２を用いてゲートレベル記述２
を直接得ることが可能になる。 ［Ｂ］ ＲＴレベル記述を制約条件１を用いて論理合成
したものをゲートレベル記述１とし、その一部を図５に
示す。また、ゲートレベル記述１をマニュアル（手作
業）により変更（修正）したものを、ゲートレベル記述
２とし、図５に対応する部分を図６とする。

【００３２】まず、ゲートレベル記述１とゲートレベル
記述２を比較し、変更箇所の特定と変更内容の判別を行
う。本例では、変更箇所は、ノード１であり、変更内容
は、バッファの挿入であることが確認される。

【００３３】また、両ゲートレベル記述の変更箇所及び
変更内容と、論理合成時の制約違反に関するレポートか
ら、ノード１におけるバッファの挿入は、ノード１にお
ける最大遅延違反によるものであることが判明する。

【００３４】また、両ゲートレベル記述の変更内容と制
約条件の対応表（テンプレート）により、制約条件１に
追加する制約条件の内容が、ノード１以外のノード、セ
ルを無視（dont touch）し、ノード１について波形のな
まりの設定を大きくするという条件に特定される。

【００３５】また、バッファのドライブ能力をテクノロ
ジーファイルから入力すると共に、論理合成時の制約違
反に関するレポートからスラックタイムを入力し、制約
条件（波形のなまり）の設定値を算出する。これを制約
条件２とし、スクリプトファイルとして出力する。

【００３６】よって、別の設計作業において、ＲＴレベ
ル記述から制約条件１＋２を用いてゲートレベル記述２
を得ることが直接可能になる。 ［Ｃ］ ＲＴレベル記述を制約条件１を用いて論理合成
したものをゲートレベル記述１とし、その一部を図５に
示す。また、ゲートレベル記述１をマニュアル（手作
業）により変更（修正）したものを、ゲートレベル記述
２とし、図５に対応する部分を図７とする。

【００３７】まず、ゲートレベル記述１とゲートレベル
記述２を比較し、変更箇所の特定と変更内容の判別を行
う。本例では、変更箇所は、セル１であり、変更内容
は、セルのドライブ能力を大きくすることが確認され
る。

【００３８】また、両ゲートレベル記述の変更箇所及び
変更内容と、論理合成時の制約違反に関するレポートか
ら、セル１のドライブ能力の増大は、セル１における最
大遅延違反によるものであることが判明する。

【００３９】また、両ゲートレベル記述の変更内容と制
約条件の対応表（テンプレート）により、制約条件１に
追加する制約条件の内容が、セル１以外のノード、セル
を無視（dont touch）し、セル１について波形のなまり
の設定を大きくするという条件に特定される。

【００４０】また、バッファのドライブ能力をテクノロ
ジーファイルから入力すると共に、論理合成時の制約違
反に関するレポートからスラックタイムを入力し、制約
条件（波形のなまり）の設定値を算出する。これを制約
条件２とし、スクリプトファイルとして出力する。よっ
て、別の設計作業において、ＲＴレベル記述から制約条
件１＋２を用いてゲートレベル記述２を得ることが直接
可能になる。

【００４１】

【発明の効果】以上、説明したように、本発明の半導体
集積回路の設計手法及び装置によれば、ＲＴレベル記述
と制約条件１から論理合成したゲートレベル記述１をマ
ニュアル（手作業）によりゲートレベル記述２に変更
（修正）する場合において、ゲートレベル記述１とゲー
トレベル記述２から、ＲＴレベル記述とゲートレベル記
述２との整合を図るための制約条件２を、所定の手法に
より自動生成することができる。よって、別の設計作業
において、制約条件１＋２を用いれば、ＲＴレベル記述
から論理合成によりゲートレベル記述２が自動的に得ら
れる。

【００４２】このように、制約条件２を自動生成できる
ため、設計者の負担が著しく軽減される。また、修正点
を制約条件によるコンパイル条件の修正に限定すれば、
ＲＴレベル記述の利点であるテクノロジ独立性を損なう
ことなく、ＲＴレベル記述とゲートレベル記述の設計デ
ータを一元管理することができる。また、設計データの
再利用化の効率が向上すると共に、ＲＴレベル記述をＩ
Ｐとしてリリースする際に必要となる制約条件スクリプ
トのデフォルト値として、設計データを利用することも
できる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の設計装置の概略を示
す図。

【図２】本発明の半導体集積回路の設計手法を示す図。

【図３】ゲートレベル記述１の一部を示す図。

【図４】ゲートレベル記述２の図３に対応する部分を示
す図。

【図５】ゲートレベル記述１の一部を示す図。

【図６】ゲートレベル記述２の図５に対応する部分を示
す図。

【図７】ゲートレベル記述２の図５に対応する部分を示
す図。

【図８】従来の半導体集積回路の設計手法を示す図。

【符号の説明】

１０ ：処理部、 １１ ：入力部、 １２ ：出力部、 １３ ：メモリ部、 １４ ：表示部、 １５ ：制御部。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＲＴレベル記述を制約条件１により論理
   合成し、ゲートレベル記述１を得ると共に、手作業によ
   りゲートレベル記述１を変更してゲートレベル記述２を
   得る半導体集積回路の設計手法において、前記ゲートレ
   ベル記述１及び前記ゲートレベル記述２を比較する工程
   と、前記比較により、前記ゲートレベル記述１と前記ゲ
   ートレベル記述２の変更箇所の特定及び変更内容の判別
   を行なう工程と、前記変更内容と制約条件の対応表よ
   り、前記ＲＴレベル記述と前記ゲートレベル記述２の整
   合をとるための制約条件２の内容を特定する工程と、前
   記制約条件２の内容及び前記論理合成時のレポートに基
   づいて、前記制約条件２の値を算出する工程とを具備す
   ることを特徴とする半導体集積回路の設計手法。
2. 【請求項２】 前記制約条件２の内容及び値をスクリプ
   トファイルとして出力する工程をさらに具備することを
   特徴とする請求項１記載の半導体集積回路の設計手法。
3. 【請求項３】 前記ＲＴレベル記述を前記制約条件１及
   び前記制約条件２により論理合成し、前記ゲートレベル
   記述２を得る工程をさらに具備することを特徴とする請
   求項２記載の半導体集積回路の設計手法。
4. 【請求項４】 ＲＴレベル記述を制約条件１により論理
   合成し、ゲートレベル記述１を得る半導体集積回路の設
   計装置において、前記ゲートレベル記述１及び前記ゲー
   トレベル記述１を手作業により変更したゲートレベル記
   述２を比較する手段と、前記比較により、前記ゲートレ
   ベル記述１と前記ゲートレベル記述２の変更箇所の特定
   及び変更内容の判別を行なう手段と、前記変更内容と制
   約条件の対応表より、前記ＲＴレベル記述と前記ゲート
   レベル記述２の整合をとるための制約条件２の内容を特
   定する手段と、前記制約条件２の内容及び前記論理合成
   時のレポートに基づいて、前記制約条件２の値を算出す
   る手段とを具備し、前記ゲートレベル記述２は、前記Ｒ
   Ｔレベル記述を前記制約条件１と前記制約条件２を用い
   て論理合成することにより得られるようにしたことを特
   徴とする半導体集積回路の設計装置。
5. 【請求項５】 ＲＴレベル記述を制約条件１により論理
   合成し、ゲートレベル記述１を得るプログラムが記載さ
   れた記録媒体において、前記ゲートレベル記述１及び前
   記ゲートレベル記述１を手作業により変更したゲートレ
   ベル記述２を比較するステップと、前記比較により、前
   記ゲートレベル記述１と前記ゲートレベル記述２の変更
   箇所の特定及び変更内容の判別を行なうステップと、前
   記変更内容と制約条件の対応表より、前記ＲＴレベル記
   述と前記ゲートレベル記述２の整合をとるための制約条
   件２の内容を特定するステップと、前記制約条件２の内
   容及び前記論理合成時のレポートに基づいて、前記制約
   条件２の値を算出するステップとからなるプログラムが
   記載されていることを特徴とする記録媒体。