JP2001060216A

JP2001060216A - 論理等価性検証装置

Info

Publication number: JP2001060216A
Application number: JP11236512A
Authority: JP
Inventors: Shusuke Suzuki; 秀典鈴木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-08-24
Filing date: 1999-08-24
Publication date: 2001-03-06

Abstract

(57)【要約】【課題】レーシング現象を検出し論理等価の不一致を判
定する。【解決手段】論理合成後のゲートレベルデータを入力１
０３し、ゲートレベル版コーンとレーシングチェックポ
イントが存在する場合は、レーシングチェックポイント
をコーンの終点とした、サブコーン（レーシングチェッ
クコーンと呼ぶ）をコーンの付加情報として生成する。
次に、記憶情報により論理合成前後のコーンを比較しコ
ーンの対応付けを行い、対応付けられたコーン毎、付加
情報であるブール式やレーシングチェックコーン情報比
較により、論理の等価性を検証する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理等価性の検証
技術に関し、ＨＤＬ機能記述設計されたデータを論理合
成や人手作業にてゲートレベル論理へ変換した場合の、
論理データ変換前後の等価性を検証する為に有効な技術
である。

【０００２】

【従来の技術】従来、ＨＤＬを利用した機能設計手法に
おいて、ＨＤＬにて機能設計し、論理合成ツールや人手
作業にてゲートレベル論理を生成した場合、論理の等価
性を保証する必要があり、従来は、論理生成前後の機能
シミュレーションの結果を比較することで、等価性を判
定していた。

【０００３】しかし、近年のＬＳＩは、大規模かつ高機
能となってきたため、ＬＳＩ内部をすべて動作させるテ
ストパターンを作成することが難しい。そこで、ブール
比較に基づく論理等価性を検証する技術である、特開平
８−２２４８５号公報に開示された「論理等価性検証方
式およびその装置」が利用されるようになった。

【０００４】本方式は、ＦＦ（フリップフロップ）−Ｆ
ＦやＦＦ−エッジ間で囲まれる組み合わせ回路を切り出
し（以下コーンと呼ぶ）、ゲートレベル論理を生成する
前後の回路で対応付けを行い、ブール比較手法にて、論
理の等価の可否を判定するものであった。

【０００５】

【発明が解決しようとする課題】しかし、前記従来方式
のブール比較方式は、ゲートレベル論理を生成する際の
機能動作に関する生成不良を検出することは可能である
が、ゲートディレイを考慮した回路を生成した場合は、
等価性の検証結果は保証できない。これは、図２のよう
な論理合成前回路２００を論理合成が論理合成後回路２
０１のように生成した場合、ブール比較手法では等価と
判定された回路が、タイミングシミュレーションを実施
すると、タイムチャート２０２の通り、＊１、＊２の信
号の立ち下がりにてレーシング２０３が発生し、出力Ｑ
＿Ｐ信号の論理値は不確定値’Ｘ’２０４となり、機能
不一致となる。

【０００６】したがって、ブール比較手法を用いた検証
手法を利用した場合も、ゲートレベルでのタイミングシ
ミュレーションを実施する必要があり、すべての動作を
テストするテストデータを作成しなくてはならないとい
う、従来手法からの問題点が再発している。

【０００７】本発明の目的は、ブール比較手法をベース
として、タイミングシミュレーションでないと検出不可
能であった、レーシング現象を検出し指摘することで、
論理等価性の一致／不一致検証精度を向上することにあ
る。

【０００８】

【課題を解決するための手段】本発明の論理等価性検証
装置は、従来のＦＦ間のコーン切り出し論理をブール比
較手法にて一致検証する機能に、データとクロックがレ
ーシングしている現象を検出する機能を付け加えること
により、ゲートレベルシミュレーション無しに論理の等
価性を保証できるものである。

【０００９】この為、ゲートレベルのライブラリに従来
の機能動作式（ブール式）に加え、レーシングチェック
対象ピンの組み合わせ情報を入力可能とする。本組み合
わせのデフォルト値は、ＦＦのデータピンとクロックピ
ンとし、ユーザによるカスタマイズを可能とする。又、
ＳＲラッチ素子に関しても、コーン切り出しの対象ポイ
ントとして取り扱うようにする。

【００１０】レーシングチェックにおいては、ゲートレ
ベル回路でのコーン切り出し時、ＦＦのライブラリに定
義した、レーシングチェック組み合わせ情報を読みと
り、レーシングチェック情報の定義がある場合は、本チ
ェックポイントより、ファンイントレースして検出し
た、コーン（以下、レーシングチェックコーンと呼ぶ）
の入力素子インスタンスまたは入力エッジ信号名を記憶
手段にて記憶する。

【００１１】本記憶情報は、論理等価性検証時、同一コ
ーン内に複数のレーシングチェックコーンが存在し、レ
ーシングチェックコーン構成集合情報が全て一致した場
合は、レーシングチェックポイントへのイベント伝搬元
が全て同じで有ることを意味する。従って、全てのチェ
ックポイントが同時に変化するレーシング現象となる。
本現象が、ＦＦのデータピンとクロックピンに発生した
場合は、ゲートレベルでの論理動作は保証できない。従
って、ブール比較手法にて等価判定された回路でも、論
理不一致と再判断し、不一致情報の出力を可能とする。

【００１２】これにより、従来タイミングシミュレーシ
ョンでしか検出不可能であった、レーシング現象を、テ
ストデータを準備することなく、検出可能とする。

【００１３】

【発明の実施の形態】図１は、本発明の一実施の形態で
ある論理等価性検証方法の作用の一例を示すフローチャ
ート。図３は、ＨＤＬ記述設計データのコーンとブール
式を抽出する方法の一例を示す概念図。図４はゲートレ
ベルデータの場合のコーンとレーシングチェックコーン
及びブール式を抽出する為のフロー図。図５は、ゲート
レベルデータで、レーシングチェックポイントを持たな
い場合のコーンとブール式を抽出する方法の一例を示す
概念図。図６は、ゲートレベルデータでレーシングチェ
ックポイントを持つ場合のコーンとブール式及びレーシ
ングチェックコーンを抽出する方法の一例を示す概念
図。図７は、本発明の一実施の形態である論理等価性検
証装置の構成の一例を示す概念図である。

【００１４】まず、図７にて、本実施の形態における論
理等価性検証装置の構成の一例を説明する。システムバ
ス７００には、全体の動作を制御するマイクロプロセッ
サ７０２，マイクロプロセッサ７０２の制御を行う基本
ソフトウェアやユーザプログラム（本実施の形態の場
合、図１のフローチャートのような処理を行う論理等価
性検証プログラム）や、後述のような論理等価性検証の
過程で用いられる各種制御情報が格納される主記憶７０
５、論理等価性検証プログラムや、後述の論理等価性検
証の対象となる設計データ等の情報が格納されるＨＤＤ
装置等の外部記憶装置７０６、論理図や処理結果情報等
の情報を操作者に可視化して提供するディスプレイ７０
１，操作者がコマンドやデータの入力操作に用いるキー
ボード７０３，マウス等のポインティングデバイス７０
４、等が接続されている。

【００１５】論理等価性検証プログラムは、任意の契機
で外部記憶装置７０６から主記憶７０５にロードされて
起動されることにより、後述の図１〜図６に例示される
本実施の形態の論理等価性検証方法を実施する。また、
この論理等価性検証プロクラムの実行過程の情報は、必
要に応じてディスプレイ７０１に出力される。

【００１６】図１は、本実施の形態の論理等価性検証の
全体フロー図であり、すべての処理は、論理等価性保証
プログラムにて自動処理される。設計データ（ＨＤＬ）
入力処理１００は、ＨＤＬ記述の設計データを外部記憶
装置７０６より入力する。次にＨＤＬ記述版コーン・ブ
ール式生成処理１０１において、外部記憶装置７０６よ
り読みとったＨＤＬデータをコーン情報３０１とコーン
単位ブール式３０２を生成し主記憶７０５へ格納する。
次に既に読み込み済みＨＤＬ記述設計データと論理等価
検証する為のゲートレベルデータを外部記憶装置７０６
より読み込む。次にゲートレベル版コーン・レーシング
チェックコーン・ブール式生成処理１０４にて、コーン
情報５０２とコーン単位ブール式５０３、レーシングチ
ェックコーン情報６０３を生成し主記憶７０５へ格納す
る。その後、主記憶上の、生成コーン情報により、ＨＤ
Ｌ記述版とゲートレベル版のコーンの対応付けを実施
し、対応付けられたコーン単位ブール式の比較の一致
と、レーシングチェック情報の比較により、ＨＤＬ記述
データとゲートレベルの論理等価性の可否を判定し、判
定結果をディスプレイ７０１と外部記憶装置７０６へ出
力する。

【００１７】以下、ＨＤＬ記述設計データのコーン・ブ
ール式生成を図３、ゲートレベルデータのコーン・レー
シングチェックコーン・ブール式生成を図４〜６にて詳
細に説明する。

【００１８】図３に示されるＨＤＬ記述設計データ３０
０は、構文解析によりＦＦまたは論理等価性保証対象最
上位階層のエッジ信号よりファンイントレースされ、Ｆ
Ｆまたは論理等価性保証対象最上位階層のエッジ信号に
到達するまでトレースする。実施例３００のＨＤＬにて
実施した場合は、エッジ信号Ｃ３１０よりトレースを開
始し、エッジ信号Ａ３１１とＢ３１２に到達する。従っ
て、生成コーンとしえは、Ｃ＝｛Ａ，Ｂ｝を集合体とす
る、一つのコーンを生成することができる。また、生成
コーンＣに対して、機能動作を表すブール式３０２Ｃ
＝ＡａｎｄＢを生成し、生成コーン情報３１３とコー
ン単位ブール式情報３０２を対にして、主記憶装置７０
５のＨＤＬ記述版７１０へ記憶する。

【００１９】次に、図４は、ＨＤＬ記述設計データと比
較される、論理合成または人手作業等によって生成され
たゲートレベルデータのコーン生成とレーシングチェッ
クコーン生成及びブール式生成処理部の部分フローであ
る。実施事例としては、図５ゲートレベル設計データ５
００の一例を示し説明すると、本例題には、ゲート素子
ＡＮＤ２５１０が存在する。ＡＮＤ２の動作内容は、
外部記憶装置７０６のゲートライブラリ内に記述されて
おり、ゲートライブラリ構成５０１は、Ｉ／Ｏ情報、機
能動作情報（ブール式等）、レーシングチェックポイン
ト情報を有する。レーシングチェックポイント情報に関
しては、後述にて詳細に述べる。

【００２０】図４のゲートライブラリ展開処理４０１
は、図５のゲートレベル設計データ５００を読みとりゲ
ートレベル素子の位置を検索する。本実施例では、ＡＤ
Ｎ２５１０がゲートレベル素子で有ることを認識する。
各ゲートレベル素子に於いては、ゲートライブラリ５０
１を読みとり、該当素子のゲートライブラリ構成５０１
のＩ／Ｏ情報、ブール式情報を組み込み、一時的にゲー
トレベルデータをＨＤＬ記述設計データへ変換する処理
が行われる。ＨＤＬ形式へ変換されたデータは、ＨＤＬ
記述設計データのコーン・ブール式生成処理部を流用
し、コーン生成５０２とコーン集合５１１Ｃ＝｛Ａ，
Ｂ｝とコーン単位ブール式抽出５０３Ｃ＝ＡａｎｄＢを
生成し、図７の外部記憶装置７０５のゲートレベル版情
報７１１として記憶される。

【００２１】本記憶データは、図１のブール比較処理１
０６部において、コーン集合情報により対応付けがなさ
れる。本実施例では、Ｃ＝｛Ａ，Ｂ｝が対応付けられ、
それぞれのコーン集合が保有する、コーン単位ブール式
の情報図３の３０２，図５の５０３が一致することによ
り、論理合成前後の論理動作は一致したと判定できる。

【００２２】一方、図６のゲートレベルデータの一例で
示すような、ＤＬａｔｃｈＴｙｐｅＦＦ６１０を
持つ回路に対しては、ゲートライブラリ情報６０１内の
レーシングチェックポイントに於いて、ＣＫ＝Ｄ等６１
３の情報を有する部分が存在する。これは、ＣＫピン６
１１と、Ｄピン６１２が同時に変化するかをチェック
し、同時変化が有る場合は、論理等価不一致とすること
を意味する。図４のレーシングチェックポイント有無の
判定処理４０３では、レーシングチェックポイント有り
と判断され、レーシングのチェックポイントをコーンの
入力端子として図６の初期コーン６１３を生成する。

【００２３】次に図４のレーシングチェックポイントを
コーン終端と見立てたコーン生成処理４０６を実施す
る。これにより生成されたコーンをレーシングチェック
コーンと呼び、６１４，６１５の２つのレーシングチェ
ックコーンを抽出する。又、レーシングチェックコーン
情報としては、コーン構成要素を、それぞれＣＫ＝
｛Ｓ、Ｒ｝およびＤ＝｛Ｓ、Ｒ｝６０３の集合情報とし
て生成する。

【００２４】生成された情報は、図４のレーシングチェ
ックコーン情報の保存処理４０６にて、生成コーンＱ＝
｛Ｓ、Ｒ｝集合の付加情報として、図７の主記憶装置７
０５のレーシングチェックコーン７１２にＣＫ＝｛Ｓ、
Ｒ｝、Ｄ＝｛Ｓ、Ｒ｝として記憶される。本記憶デー
タは、図１のレーシング有無検証処理１０６にてレーシ
ングチェックコーン情報が存在する場合で、全てのレー
シングチェックコーンの集合要素が一致した場合に、レ
ーシングが発生したと判定し、論理不一致情報をディス
プレイと、外部記憶装置７０６の論理等価性検証処理結
果情報７１３へ出力する。本例では、レーシングチェッ
クコーンＣＫとＤの集合要素は共に｛Ｓ，Ｒ｝となり全
てのレーシングチェックコーンの集合要素が一致したこ
とにより、論理不等価と判定できる。

【００２５】これにより、図２で示したＨＤＬ記述デー
タ２００を論理合成または人手にて変換したデータ２０
１にてシミュレーションを実施することなく、論理的に
不一致の回路であることを指摘可能とすることができ
る。

【００２６】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【００２７】

【発明の効果】本発明の論理等価性検証装置によれば、
ＨＤＬ記述設計にて作成したデータを論理合成または人
手作業等によって変換したゲートレベルのデータと機能
の等価性を検証する場合において、ＦＦの素子のデータ
ピンとクロックピンが同時に変化するようなレーシング
現象を有する回路を生成した場合の論理不一致を検出す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である論理等価性検証方
法の作用の一例を示すフローチャートである。

【図２】従来技術のブール比較手法のみによる、論理等
価性検証手法で検出不可能な論理変換例を示す概念図で
ある。

【図３】本発明の一実施例である論理等価性保証方法に
おけるＨＤＬ記述論理のコーン情報生成の一例を示す概
念図である。

【図４】本発明の一実施例である論理等価性保証方法に
おけるゲートレベルデータのコーン情報生成の一例を示
すフローチャートである。

【図５】本発明の一実施例である論理等価性保証方法に
おけるゲートレベルデータレーシングチェックポイント
を有しない場合のコーン情報生成の一例を示す概念図で
ある。

【図６】本発明の一実施例である論理等価性保証方法に
おけるゲートレベルデータレーシングチェックポイント
を有する場合のコーン情報生成の一例を示す概念図であ
る。

【図７】本発明の一実施の形態である論理等価性検証装
置の構成の一例を示す概念図である。

【符号の説明】

１００〜１０７・・・論理等価性保証プログラムフロー
チャート内機能処理部位、２００・・・論理合成前回
路、２０１・・・論理合成後回路、２０２・・・タイミ
ングシミュレーション時タイムチャート、２０３・・・
レーシング現象、２０４・・・論理値不確定、３００・
・・ＨＤＬ記述設計データ、３０１・・・コーン生成、
３０２・・・コーン単位ブール式、３１０〜３１２・・
・エッジ信号、３１３・・・生成コーン情報、４０１〜
４０７・・・ゲートレベルデータ処理部のフローチャー
ト内機能処理部位、５００・・・ゲートレベルデータ、
５０１・・・ゲートライブラリ情報、５０２・・・生成
コーン、５０３・・・コーン単位ブール式、５１０・・
・ゲートレベル素子、５１１・・・生成コーン情報、６
００・・・ゲートレベルデータ、６０１・・・ゲートラ
イブラリ情報、６０２・・・生成コーン、６０３・・・
レーシングチェックコーン情報、６１３・・・初期コー
ン、６１４〜６１５・・・レーシングチェックコーン、
７００・・・システムバス、７０１・・・ディスプレ
イ、７０２・・・マイクロプロセッサ、７０３・・・キ
ーボード、７０４・・・ポインティングデバイス、７０
５・・・主記憶、７０６・・・外部記憶装置、７１０〜
７１２・・・コーン・ブール式情報。

Claims

【特許請求の範囲】

【請求項１】ＨＤＬ（ＨａｒｄｗａｒｅＤｅｓｃｒ
ｉｐｔｉｏｎＬａｎｇｕａｇｅ）機能設計し、論理合
成ツールや人手にてゲートレベル論理を生成した場合の
論理合成前後の論理動作の一致検証方式であって、レー
シング現象による動作不一致を検出可能とする為、ゲー
トライブラリにレーシングチェック情報を有し、レーシ
ングチェックポイントをコーンの終端としてサブコーン
（本文中では、レーシングチェックコーンと呼んでい
る）生成を行い、コーン情報にサブ情報として、サブコ
ーン構成情報を記憶し、論理合成前後のデータでのコー
ン対応付け後の論理等価性検証時に、サブコーンの構成
情報によりレーシング現象の有無を判定し、論理等価性
を検証する手段を有することを特徴とする論理等価性検
証装置。
【請求項２】タイミングシミュレーションを実施する
ことなく、レーシング現象による論理等価性不一致を検
出可能な手段を有することを特徴とする請求項１に記載
の論理等価性検証装置。
【請求項３】コーン切り出し時に、レーシングチェッ
クポイントよりサブコーンを切り出し、コーンと対でサ
ブコーンの構成情報を記憶する手段を有することを特徴
とする請求項１に記載の論理等価性検証装置。
【請求項４】ＨＤＬ機能設計し、何らかの手段にてゲ
ートレベルデータへ変換した場合の論理等価性検証の不
一致検出精度の向上の為、レーシングチェックが可能な
手段を有することを特徴とする請求項１に記載の論理等
価性検証装置。