JPH11205008A - 誘電体共振器を用いたフィルタ - Google Patents
誘電体共振器を用いたフィルタInfo
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- JPH11205008A JPH11205008A JP1319598A JP1319598A JPH11205008A JP H11205008 A JPH11205008 A JP H11205008A JP 1319598 A JP1319598 A JP 1319598A JP 1319598 A JP1319598 A JP 1319598A JP H11205008 A JPH11205008 A JP H11205008A
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- dielectric
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- coupling
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Abstract
(57)【要約】
【課題】比較的容易に優れた特性が得られる誘電体共振
器を用いたフィルタを提供する。 【解決手段】２つの誘電体共振器１１、１２を基板８０
上に搭載する。誘電体共振器１１、１２内の孔１３、１
４に結合ピン２０、３０をそれぞれ圧入する。結合ピン
２０のリード２２の途中に、結合ピン３０に向かって延
在する容量形成用副リード２３を設ける。これによっ
て、誘電体共振器１１、１２間の誘導結合６１をキャン
セルする容量６２を形成する。
器を用いたフィルタを提供する。 【解決手段】２つの誘電体共振器１１、１２を基板８０
上に搭載する。誘電体共振器１１、１２内の孔１３、１
４に結合ピン２０、３０をそれぞれ圧入する。結合ピン
２０のリード２２の途中に、結合ピン３０に向かって延
在する容量形成用副リード２３を設ける。これによっ
て、誘電体共振器１１、１２間の誘導結合６１をキャン
セルする容量６２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は誘電体共振器を用い
たフィルタに関し、特に誘電体共振器を用いた帯域阻止
フィルタに関する。
たフィルタに関し、特に誘電体共振器を用いた帯域阻止
フィルタに関する。
【０００２】
【従来の技術】誘電体共振器を用いて帯域阻止フィルタ
（以下ＢＥＦと略す。）を構成した例として、図７に２
段のＢＥＦを構成した時の等価回路図を示し、その特性
を図８に示す。又、その具体的な構成例を図６に示す。
（以下ＢＥＦと略す。）を構成した例として、図７に２
段のＢＥＦを構成した時の等価回路図を示し、その特性
を図８に示す。又、その具体的な構成例を図６に示す。
【０００３】
【発明が解決しようとする課題】この従来の構成例には
以下の問題点がある。それは図９に示す等価回路のよう
に、誘電体共振器１１、１２間に誘導性の結合ができて
しまい、これにより特性が劣化してしまうことである。
この事を回避するための対策として、従来は以下に示す
事を行っていた。
以下の問題点がある。それは図９に示す等価回路のよう
に、誘電体共振器１１、１２間に誘導性の結合ができて
しまい、これにより特性が劣化してしまうことである。
この事を回避するための対策として、従来は以下に示す
事を行っていた。
【０００４】（１）問題となりうる誘導結合が出来ない
ように部品の配置を変える。
ように部品の配置を変える。
【０００５】（２）問題となりうる誘導結合が発生しな
いように誘電体共振器１１、１２間をシールドする。ま
たは、誘電体共振器１１、１２間を仕切ってしまう。
いように誘電体共振器１１、１２間をシールドする。ま
たは、誘電体共振器１１、１２間を仕切ってしまう。
【０００６】しかし、（１）の方法は大幅な部品配置の
変更とスペースが必要となり、（２）の方法はシールド
ケースの設計、加工に費用と時間が必要になってしまう
という問題がある。
変更とスペースが必要となり、（２）の方法はシールド
ケースの設計、加工に費用と時間が必要になってしまう
という問題がある。
【０００７】従って、本発明の目的は、比較的容易に優
れた特性が得られる誘電体共振器を用いたフィルタを提
供することにある。
れた特性が得られる誘電体共振器を用いたフィルタを提
供することにある。
【０００８】
【課題を解決するための手段】本発明者は、鋭意研究の
結果、従来のフィルタの特性が劣化する原因は、誘電体
共振器１１、１２間に図９に示すような誘導結合、つま
り等価的なコイルがある事なので、特性の劣化は、図３
の様に誘電体共振器１１、１２間の誘導結合６１に並列
に容量（コンデンサ）６２を付けてやれば回避できるこ
とを見いだした。
結果、従来のフィルタの特性が劣化する原因は、誘電体
共振器１１、１２間に図９に示すような誘導結合、つま
り等価的なコイルがある事なので、特性の劣化は、図３
の様に誘電体共振器１１、１２間の誘導結合６１に並列
に容量（コンデンサ）６２を付けてやれば回避できるこ
とを見いだした。
【０００９】従って、請求項１によれば、複数の誘電体
共振器にそれぞれ取り付けられた結合ピンのうち互いに
隣接する結合ピン間に容量成分を設けたことを特徴とす
る誘電体共振器を用いたフィルタが提供される。
共振器にそれぞれ取り付けられた結合ピンのうち互いに
隣接する結合ピン間に容量成分を設けたことを特徴とす
る誘電体共振器を用いたフィルタが提供される。
【００１０】また、請求項２によれば、第１の誘電体共
振器と、前記第１の誘電体共振器に取り付けられた第１
の結合ピンと、第２の誘電体共振器と、前記第２の誘電
体共振器に取り付けられた第２の結合ピンとを備え、前
記第１の結合ピンから前記第２の結合ピンに向かって容
量形成用リードを延在させたことを特徴とする誘電体共
振器を用いたフィルタが提供される。
振器と、前記第１の誘電体共振器に取り付けられた第１
の結合ピンと、第２の誘電体共振器と、前記第２の誘電
体共振器に取り付けられた第２の結合ピンとを備え、前
記第１の結合ピンから前記第２の結合ピンに向かって容
量形成用リードを延在させたことを特徴とする誘電体共
振器を用いたフィルタが提供される。
【００１１】また、請求項３によれば、第１の誘電体共
振器と、前記第１の誘電体共振器に取り付けられた第１
の結合ピンと、第２の誘電体共振器と、前記第２の誘電
体共振器に取り付けられた第２の結合ピンと、前記第１
および第２の誘電体共振器が実装される実装基板とを備
える誘電体共振器を用いたフィルタにおいて、前記実装
基板上に容量形成用導体パターンを設け、前記第１の結
合ピンおよび前記第２の結合ピンを前記容量形成用導体
パターンにそれぞれ接続したことを特徴とする誘電体共
振器を用いたフィルタが提供される。
振器と、前記第１の誘電体共振器に取り付けられた第１
の結合ピンと、第２の誘電体共振器と、前記第２の誘電
体共振器に取り付けられた第２の結合ピンと、前記第１
および第２の誘電体共振器が実装される実装基板とを備
える誘電体共振器を用いたフィルタにおいて、前記実装
基板上に容量形成用導体パターンを設け、前記第１の結
合ピンおよび前記第２の結合ピンを前記容量形成用導体
パターンにそれぞれ接続したことを特徴とする誘電体共
振器を用いたフィルタが提供される。
【００１２】上記のようにすれば、シールドケース等の
設計、加工を行わず、又、部品の大幅な配置替えを行わ
ずして、第１および第２の誘電体共振器間に容易に容量
が形成できる。そして、この容量は、第１および第２の
誘電体共振器間の誘導結合に並列に接続されるので、第
１および第２の誘電体共振器間の誘導結合よる特性の劣
化を防止できる。
設計、加工を行わず、又、部品の大幅な配置替えを行わ
ずして、第１および第２の誘電体共振器間に容易に容量
が形成できる。そして、この容量は、第１および第２の
誘電体共振器間の誘導結合に並列に接続されるので、第
１および第２の誘電体共振器間の誘導結合よる特性の劣
化を防止できる。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００１４】（第１の実施の形態）図１は、本発明の第
１の実施の形態の誘電体共振器を用いた帯域阻止フィル
タを説明するための斜視図であり、図２は、本発明の第
１の実施の形態の誘電体共振器を用いた帯域阻止フィル
タで使用する結合ピンを説明するための平面図であり、
図３は、本発明の第１および第２の実施の形態の誘電体
共振器を用いた帯域阻止フィルタの等価回路図である。
１の実施の形態の誘電体共振器を用いた帯域阻止フィル
タを説明するための斜視図であり、図２は、本発明の第
１の実施の形態の誘電体共振器を用いた帯域阻止フィル
タで使用する結合ピンを説明するための平面図であり、
図３は、本発明の第１および第２の実施の形態の誘電体
共振器を用いた帯域阻止フィルタの等価回路図である。
【００１５】本実施の形態の帯域阻止フィルタ１００
は、２つの誘電体共振器１１、１１を使用した２段のＢ
ＥＦであり、誘電体共振器１１、１２は、基板８０上に
形成された接地導体パターン７０上に搭載されている。
基板８０には、入出力導体パターン５３、５４が設けら
れ、入出力導体パターン５３、５４の端部がそれぞれ入
出力端子５１、５２とされている。入出力導体パターン
５３、５４と接地導体パターン７０との間にはチップコ
ンデンサ４５、４１がそれぞれ接続して設けられ、入出
力導体パターン５３、５４間にはチップコンデンサ４３
が接続して設けられている。誘電体共振器１１内には孔
１３が形成され、誘電体共振器１２内には孔１４が形成
され、これらの孔１３、１４の内壁には導体（図示せ
ず。）がそれぞれ形成されている。孔１３には図２に示
す結合ピン２０の圧入部２１が圧入され、孔１４には図
２に示す結合ピン３０の圧入部３１が圧入されている。
結合ピン２０のリード２２の先端部は、チップコンデン
サ４２の一方の外部電極と直接または基板上に形成され
た導体パターン（図示せず。）を介して接続され、チッ
プコンデンサ４２の他方の外部電極は入出力導体パター
ン５４と接続されている。結合ピン３０のリード３２の
先端部は、チップコンデンサ４４の一方の外部電極と直
接または基板上に形成された導体パターン（図示せ
ず。）を介して接続され、チップコンデンサ４４の他方
の外部電極は入出力導体パターン５３と接続されてい
る。
は、２つの誘電体共振器１１、１１を使用した２段のＢ
ＥＦであり、誘電体共振器１１、１２は、基板８０上に
形成された接地導体パターン７０上に搭載されている。
基板８０には、入出力導体パターン５３、５４が設けら
れ、入出力導体パターン５３、５４の端部がそれぞれ入
出力端子５１、５２とされている。入出力導体パターン
５３、５４と接地導体パターン７０との間にはチップコ
ンデンサ４５、４１がそれぞれ接続して設けられ、入出
力導体パターン５３、５４間にはチップコンデンサ４３
が接続して設けられている。誘電体共振器１１内には孔
１３が形成され、誘電体共振器１２内には孔１４が形成
され、これらの孔１３、１４の内壁には導体（図示せ
ず。）がそれぞれ形成されている。孔１３には図２に示
す結合ピン２０の圧入部２１が圧入され、孔１４には図
２に示す結合ピン３０の圧入部３１が圧入されている。
結合ピン２０のリード２２の先端部は、チップコンデン
サ４２の一方の外部電極と直接または基板上に形成され
た導体パターン（図示せず。）を介して接続され、チッ
プコンデンサ４２の他方の外部電極は入出力導体パター
ン５４と接続されている。結合ピン３０のリード３２の
先端部は、チップコンデンサ４４の一方の外部電極と直
接または基板上に形成された導体パターン（図示せ
ず。）を介して接続され、チップコンデンサ４４の他方
の外部電極は入出力導体パターン５３と接続されてい
る。
【００１６】このように、結合ピン２０、３０は、誘電
体共振器１１、１２を実装する基板８０との電気的接触
をとり回路を構成する物であるが、本実施の形態におい
ては、この結合ピン２０の構造を工夫したものである。
すなわち、結合ピン２０のリード２２の途中に、結合ピ
ン３０に向かって延在する容量形成用副リード２３を設
けた。これによって、図３に示すように、誘電体共振器
１１、１２間の誘導結合６１をキャンセルする容量６２
を形成することができる。
体共振器１１、１２を実装する基板８０との電気的接触
をとり回路を構成する物であるが、本実施の形態におい
ては、この結合ピン２０の構造を工夫したものである。
すなわち、結合ピン２０のリード２２の途中に、結合ピ
ン３０に向かって延在する容量形成用副リード２３を設
けた。これによって、図３に示すように、誘電体共振器
１１、１２間の誘導結合６１をキャンセルする容量６２
を形成することができる。
【００１７】（第２の実施の形態）図４は、本発明の第
２の実施の形態の誘電体共振器を用いた帯域阻止フィル
タを説明するための斜視図であり、図５は、本発明の第
２の実施の形態の誘電体共振器を用いた帯域阻止フィル
タを説明するための平面図である。
２の実施の形態の誘電体共振器を用いた帯域阻止フィル
タを説明するための斜視図であり、図５は、本発明の第
２の実施の形態の誘電体共振器を用いた帯域阻止フィル
タを説明するための平面図である。
【００１８】上述した第１の実施の形態では、結合ピン
２０に容量形成用副リード２３を形成して結合ピン２
０、３０間の誘導結合６１をキャンセルする容量６２を
形成したのに対して、本実施の形態においては、誘電体
共振器１１、１２の孔１３、１４にそれぞれ圧入する結
合ピン３０’、３０が接続される基板８０上の基板導体
パターン９０によって容量を形成した点が第１の実施の
形態と異なるが他の構成は同じである。
２０に容量形成用副リード２３を形成して結合ピン２
０、３０間の誘導結合６１をキャンセルする容量６２を
形成したのに対して、本実施の形態においては、誘電体
共振器１１、１２の孔１３、１４にそれぞれ圧入する結
合ピン３０’、３０が接続される基板８０上の基板導体
パターン９０によって容量を形成した点が第１の実施の
形態と異なるが他の構成は同じである。
【００１９】基板８０上に、入出力導体パターン５３、
５４、接地導体パターン７０および基板導体パターン９
０を設ける。基板導体パターン９０は、導体ベースパタ
ーン９２、９３と、導体ベースパターン９２から導体ベ
ースパターン９３側に向かって延在する複数の容量形成
用導体パターン９４と、導体ベースパターン９３から導
体ベースパターン９２側に向かって延在する複数の容量
形成用導体パターン９５とを備えている。複数の容量形
成用導体パターン９４と複数の容量形成用導体パターン
９５とは互いに平行であり、これらによって容量形成用
櫛形導体パターン９１が形成されている。
５４、接地導体パターン７０および基板導体パターン９
０を設ける。基板導体パターン９０は、導体ベースパタ
ーン９２、９３と、導体ベースパターン９２から導体ベ
ースパターン９３側に向かって延在する複数の容量形成
用導体パターン９４と、導体ベースパターン９３から導
体ベースパターン９２側に向かって延在する複数の容量
形成用導体パターン９５とを備えている。複数の容量形
成用導体パターン９４と複数の容量形成用導体パターン
９５とは互いに平行であり、これらによって容量形成用
櫛形導体パターン９１が形成されている。
【００２０】結合ピン３０、３０’は図２Ｂに示す構造
のものであり、それぞれ圧入部３１、３１’とリード３
２、３２’とを備えている。リード３２、３２’は、導
体ベースパターン９３、９２とそれぞれ半田付け等によ
り電気的に接続される。また、導体ベースパターン９
３、９２と入出力導体パターン５４、５３との間にはそ
れぞれチップコンデンサ４４、４２が接続される。
のものであり、それぞれ圧入部３１、３１’とリード３
２、３２’とを備えている。リード３２、３２’は、導
体ベースパターン９３、９２とそれぞれ半田付け等によ
り電気的に接続される。また、導体ベースパターン９
３、９２と入出力導体パターン５４、５３との間にはそ
れぞれチップコンデンサ４４、４２が接続される。
【００２１】本実施の形態のような構成にすれば、基板
８０上に形成された容量形成用櫛形導体パターン９１に
よって、図３に示すように、誘電体共振器１１、１２間
の誘導結合６１をキャンセルする容量６２を形成するこ
とができる。
８０上に形成された容量形成用櫛形導体パターン９１に
よって、図３に示すように、誘電体共振器１１、１２間
の誘導結合６１をキャンセルする容量６２を形成するこ
とができる。
【００２２】上記第１および第２の実施の形態のよう
に、等価的にコンデンサ６２を形成してやる事で、シー
ルドケース等の設計、加工を行わず、又、部品の大幅な
配置替えを行わずして、誘電体共振器１１、１２間の誘
導結合６２による特性の劣化を防ぐ事ができる。
に、等価的にコンデンサ６２を形成してやる事で、シー
ルドケース等の設計、加工を行わず、又、部品の大幅な
配置替えを行わずして、誘電体共振器１１、１２間の誘
導結合６２による特性の劣化を防ぐ事ができる。
【００２３】
【発明の効果】本発明によれば、シールドケース等の設
計、加工を行わず、又、部品の大幅な配置替えを行わず
して、第１および第２の誘電体共振器間に容易に容量が
形成できる。そして、この容量は、第１および第２の誘
電体共振器間の誘導結合に並列に接続されるので、第１
および第２の誘電体共振器間の誘導結合よる特性の劣化
を防止できる。
計、加工を行わず、又、部品の大幅な配置替えを行わず
して、第１および第２の誘電体共振器間に容易に容量が
形成できる。そして、この容量は、第１および第２の誘
電体共振器間の誘導結合に並列に接続されるので、第１
および第２の誘電体共振器間の誘導結合よる特性の劣化
を防止できる。
【図１】本発明の第１の実施の形態の誘電体共振器を用
いた帯域阻止フィルタを説明するための斜視図である。
いた帯域阻止フィルタを説明するための斜視図である。
【図２】本発明の第１の実施の形態の誘電体共振器を用
いた帯域阻止フィルタで使用する結合ピンを説明するた
めの平面図である。
いた帯域阻止フィルタで使用する結合ピンを説明するた
めの平面図である。
【図３】本発明の第１および第２の実施の形態の誘電体
共振器を用いた帯域阻止フィルタの等価回路図である。
共振器を用いた帯域阻止フィルタの等価回路図である。
【図４】本発明の第２の実施の形態の誘電体共振器を用
いた帯域阻止フィルタを説明するための斜視図である。
いた帯域阻止フィルタを説明するための斜視図である。
【図５】本発明の第２の実施の形態の誘電体共振器を用
いた帯域阻止フィルタを説明するための平面図である。
いた帯域阻止フィルタを説明するための平面図である。
【図６】従来の誘電体共振器を用いた帯域阻止フィルタ
を説明するための斜視図である。
を説明するための斜視図である。
【図７】従来の誘電体共振器を用いた帯域阻止フィルタ
の等価回路図である。
の等価回路図である。
【図８】２段の誘電体共振器を用いた帯域阻止フィルタ
の通過特性および反射特性を示す図である。
の通過特性および反射特性を示す図である。
【図９】従来の誘電体共振器を用いた帯域阻止フィルタ
の問題点を説明するための等価回路図である。
の問題点を説明するための等価回路図である。
１１、１２…誘電体共振器 ２０、３０…結合ピン ２１、３１…圧入部 ２２、３２…リード ２３…容量形成用副リード ４１〜４５…チップコンデンサ（容量） ５３、５４…入出力導体パターン ６１…誘導結合 ６２…容量 ７０…接地導体パターン ８０…基板 ９１…容量形成用櫛形導体パターン ９４、９５…容量形成用導体パターン １００、２００…帯域阻止フィルタ
Claims (3)
- 【請求項１】複数の誘電体共振器にそれぞれ取り付けら
れた結合ピンのうち互いに隣接する結合ピン間に容量成
分を設けたことを特徴とする誘電体共振器を用いたフィ
ルタ。 - 【請求項２】第１の誘電体共振器と、前記第１の誘電体
共振器に取り付けられた第１の結合ピンと、第２の誘電
体共振器と、前記第２の誘電体共振器に取り付けられた
第２の結合ピンとを備え、前記第１の結合ピンから前記
第２の結合ピンに向かって容量形成用リードを延在させ
たことを特徴とする誘電体共振器を用いたフィルタ。 - 【請求項３】第１の誘電体共振器と、前記第１の誘電体
共振器に取り付けられた第１の結合ピンと、第２の誘電
体共振器と、前記第２の誘電体共振器に取り付けられた
第２の結合ピンと、前記第１および第２の誘電体共振器
が実装される実装基板とを備える誘電体共振器を用いた
フィルタにおいて、 前記実装基板上に容量形成用導体パターンを設け、前記
第１の結合ピンおよび前記第２の結合ピンを前記容量形
成用導体パターンにそれぞれ接続したことを特徴とする
誘電体共振器を用いたフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319598A JPH11205008A (ja) | 1998-01-08 | 1998-01-08 | 誘電体共振器を用いたフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319598A JPH11205008A (ja) | 1998-01-08 | 1998-01-08 | 誘電体共振器を用いたフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11205008A true JPH11205008A (ja) | 1999-07-30 |
Family
ID=11826388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1319598A Withdrawn JPH11205008A (ja) | 1998-01-08 | 1998-01-08 | 誘電体共振器を用いたフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11205008A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000072402A1 (en) * | 1999-05-19 | 2000-11-30 | Adc Telecommunications Oy | Filter |
-
1998
- 1998-01-08 JP JP1319598A patent/JPH11205008A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000072402A1 (en) * | 1999-05-19 | 2000-11-30 | Adc Telecommunications Oy | Filter |
| US6594135B1 (en) * | 1999-05-19 | 2003-07-15 | Remec Oy | Filter |
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| Date | Code | Title | Description |
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