JPS6025873Y2 - 多連インダクタンス素子 - Google Patents

Description

【考案の詳細な説明】 本考案は多連インダクタンス素子に関する。

例えば、ディジタル信号を取扱う各種電子機器のディジ
タル信号処理回路においては、その入力導線が外部雑音
の影響を受けやすく、外部雑音による誤入力がそのま）
正しい入力信号として処理される恐れがある。

このため、従来は信号処理回路に対する入力導線に一般
に円筒形状のフェライトビーズをかぶせ、外部雑音の影
響を除去していた。

通常、ディジタル信号処理回路には複数の入力導線が接
続されており、また、プリント回路化されている場合が
殆んどである。

従って、第１図に示すように、複数の入力導線１のそれ
ぞれに対しフェライトビーズ２を挿通した上で各入力導
線１をプリント基板３に取付ける必要があった。

このため、取付は作業が煩雑で、時間がかかり、作業性
が悪く、また、広い占有面積を必要とする等の欠点があ
った。

これら欠点は入力導線に限らず出力導線からの不要放射
を防止するために各出力導線にフェライトビーズを挿通
ずる場合にも、あるいはディジタル回路に限らすアナロ
グ回路において入力、出力導線にフェライトビーズを挿
通ずる場合にも、同様に生じるものである。

本考案は上記欠点を除去するためになされたもので、フ
ェライトブロックに複数個の貫通孔を略−列状態で形成
腰各貫通孔にそれぞれ導線を挿通してその両端部をフェ
ライトブロックの外側に露出させた形式の多連インダク
タンス素子を提供するものである。

以下本考案の実施例につき添付図面を参照して詳細に説
明する。

第２図および第３図は本考案による多連インダクタンス
素子の一実施例を示す斜視図および断面図で、略長方形
状の肉薄のフェライトブロック１０を用意腰このフェラ
イトブロック１０に対し、幅方向に貫通する複数個の貫
通孔１１を長手方向に一列状態に形成し、各貫通孔１１
にそれぞれ導線１２を挿通し、各導線１２の両端部を露
出させるとともに略直角に厚さ方向に折曲げて略Ｕ字形
状とした多連インダクタンス素子（本実施例では６連の
インダクタンス素子）を示ス。

このように構成すると、単にフェライトブロック１０に
貫通孔１１を設け、該貫通孔に導線１２を挿通ずるだけ
であるから、作業性が非常に良くなり、自動化も可能と
なる。

また、一体のフェライトブロック１０を使用するもので
あるからコンパクトに形成でき、占有面積を小さくてき
る上に、インダクタンス値が大きくとれるのでフィルタ
特性が向上する。

また、プリント基板への取付けが容易でかつ安定性があ
るので、多連インダクタンス素子のプリント基板への自
動取付けが可能となり、作業性、信頼性が飛躍的に向上
する。

また、特性の均一な多連インダクタンス素子を大量に生
産することができる。

さらに、多連インダクタンス素子を複数個組合せること
によって特定回数のコイルを容易に形成できる等の多く
の利点がある。

第４図および第５図は本考案による多連インダクタンス
素子を貫通型コンデンサと組合せたＬＣ複合部品の一例
を示すもので、金具１３により所定の配列状態に固定さ
れた各貫通型コンデンサ１４に本考案による多連インダ
クタンス素子の導線１２の両端部を挿通し、圧複合部品
としたものである。

第６図はこのＬＣ複合部品の電気的等価回路図を示す。

このように構成すれば、周波数特性の良いフィルターが
簡単に、効率良く形成できる。

第７図は本考案による多連インダクタンス素子とチップ
型コンデンサとを組合せたＬＣ複合部品を示す。

第８図に示すようにプリント基板１６に複数対（本実施
例では６連のインダクタンス素子で導線１２が６本ある
ので６対）の貫通孔１７を整列状態で形成し、プリント
基板１６の一面の各貫通孔１７の周囲に導電パターン１
８を形成すると同時に、各対の貫通孔の中間を横切る独
立の導電パターン１９を形相し、各導電パターン１８と
導電パターケ１９間にそれぞれチップ型コンデンサ１５
を取付けておく。

次に第２図および第３図に示すような本考案による多連
インダクタンス素子の導線１２の両端部をプリント基板
１６の反対面より各貫通孔１７に挿通し、例えば半田デ
ィッピングにより半田付けし、電気的に接続すれば、第
９図にその等価回路を示すＬＣ複合部品が容易に、能率
良く得られる。

なお、第８図において、プリント基板１６の両端部の貫
通孔２０は導電パターン１９に対する端子を挿通し、電
気的に接続するためのものである。

第１０図および第１１図は単一の誘電体基板２１に多連
インダクタンス素子の導線１２の両端に対応する個数の
コンデンサを形成し、本考案による多連インダクタンス
素子と組合せて正複合部品を形成する場合を説明するも
のである。

図示するように、誘電体基板２１に６対の貫通孔２２を
整列状態で形成腰基板２１の一面には第１０図に示すよ
うに各貫通孔２２の周囲に導電パターンを形成してそれ
ぞれ独立の電極２３を形成する。

また、誘電体基板２１の他面には第１２図に示すように
各貫通孔２２の周囲を除いて一面に対向電極２４を被着
する。

なお、大きな静電容量を得る場合には、第１１図に示す
独立の電極２３のみを形成した誘電体基板２１を積層コ
ンデンサのように必要枚数積層すればよい。

このように誘電体基板２１の表裏に独立の電極２３およ
び対向電極２４を形成した後、本考案による多連インダ
クタンス素子の導線１２の両端部を各貫通孔２２に挿通
し、半田付けすれば、同じく第９図に示す等価回路のＬ
Ｃ複合部品が容易に、能率良く得られることになる。

なお、誘電体基板２１の両端部の貫通孔２５は対向電極
２４に対する端子を挿通し、電気的に接続するためのも
のである。

上述のように、本考案によれば、製造簡単な、特性のす
ぐれた、コンパクトな、品質の均一な多連インダクタン
ス素子が得られるから、各種の電子回路に使用して外部
雑音による干渉、不要放射等を有効に阻止することがで
き、あるいは特性の良い、作業性のすぐれた、製造容易
なＬＣ複合部品、ＲＬ複合部品（例えば、チップ型コン
デンサの代りにチップ型抵抗を使用する）等が得られ、
その実用的価値は大なるものがある。

【図面の簡単な説明】

第１図はフェライトビーズを使用する従来のインダクタ
ンス素子の一例を示す概略斜視図、第２図は本考案によ
る多連インダクタンス素子の一実施例を示す概略斜視図
、第３図は第２図を３−３線にて切断した断面図、第４
図および第５図は本考案による多連インダクタンス素子
を使用したＷ複合部品の一例を示す断面図、第６図はそ
の等価回路図、第７図は本考案による多連インダクタン
ス素子を使用したＬＣ複合部品の他の例を示す側面図、
第８図は第７図の複合部品に使用されたプリント基板の
構成例を示す平面図、第９図は第７図の複合部品の等価
回路図、第１０図および第１１図は本考案による多連イ
ンダクタンス素子を使用した正複合部品のさらに他の例
のコンデンサの構成例を示す平面図である。 １０：フェライトブロック、１１：貫通孔、１２：導線
、１４：貫通型コンデンサ、１５：チップ型コンデンサ
、 電体基板。 １６：プリント基板、 ２１：誘

Claims (1)

【実用新案登録請求の範囲】
1. フェライトブロックに複数個の貫通孔を略−列状態で形
   成し、該容置通孔にそれぞれ導線を挿通し、該各導線の
   両端部を前記フェライトブロックの外側に露出させてな
   る多連インダクタンス素子。