JPH01212415A - 複合インダクタンス素子および複合インダクタンス素子を用いた複合電子部品 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はフィルタ装置等のチップ型の複合電子部品およ
び同ような複合電子部品に適用される複合インダクタン
ス素子に関するものである。

従来の技術 デジタル回路の信号線にパルス性信号が伝送される際、
急激な立ち上がり、立ち下がり波形に高い周波数の高調
波を含んでいるので、これがテレビ受像器等の受信障害
などを引き起こす場合がある。また急激な電圧印加の際
のオーバーシュートやアンダーシュートなどによってノ
イズが生じ、それがデジタル回路を誤動作させたりする
。ノイズを除去する目的で信号線等に挿入して用いられ
るノイズフィルタとしては、インダクタだけのものや、
インダクタとコンデンサとを組み合わせローパスフィル
タを構成したものなどがある。

第９図は従来のノイズフィルタを示すものであり、イン
ダクタだけで構成されたものである。３６はフェライト
コアで、貫通孔３７と貫通孔３８が設けられている。貫
通孔３７及び貫通孔３８の一端側の入口部にはそれぞれ
導出端子３９及び導出端子４０が導電箔によって形成さ
れ、また、他端側には再入口部間にまたがるように接続
端子４１が導電箔によって形成されている。そして、貫
通孔３７．３８の内壁面には全面にわたって導電膜が被
着形成されている。すなわちフェライトコア３６の中に
筒状の導電線路４２及び導電線路４３が構成されている
。そして、導電線路４２の両端は導出端子３９と接続端
子４１に導通し、導電線路４３の両端は導出端子４０と
接続端子４１に導通している。Φｌは導電線路４２の電
流によって生じる磁束を、Φ２は導電線路４３の電流に
よって生じる磁束を示す。

以上のよ゛うに従来はフェライトコアの貫通孔の内壁に
導電箔を被着形成することによって導電線路を設けると
いうものであり、上記導電線路に生じるインダクタンス
によってノイズフィルタが構成されていた。

第１０図はその等価回路を示すものである。第１０図に
おいて、４４は導電線路４２によるインダクタ、４５は
導電線路４３によるインダクタである。第１１図は第９
図に示した複合インダクタンス素子にチップコンデンサ
４６を付加したものであり、インダクタとコンデンサと
からなるローパスフィルタが構成されている。フェライ
トコア３６の外面にチップコンデンサ４６を装着し、−
方の端子４７と接続端子４１七を接続し、第１２図に示
されるようなＴ型ローパスフィルタを構成している。４
９はチップコンデンサ４６の端子４８をフェライトコア
３６の底面に設けられたアース側電極端子（図示せず）
に接続させるための配線用導電箔である。このようにコ
ンデンサを付加すると、コンデンサのバイパス作用によ
ってインダクタだけのフィルタよりもフィルタ効果は向
上する。

ところで前従来例のものは同一フェライトコアに設けら
れた貫通孔内に同じ工程にて同時に形成された導電箔を
利用して構成されたものであり、双方はほぼ同じ特性を
示す事となる。従って双方のインダクタを組み合わせて
所望の周波数特性を実現しようとしても、双方が常に同
じ特性しか示さないものであれば、設計上大きな制限が
生じることとなり、例えばフィルタに応用した場合には
、周波数特性等を希望通りの特性に一致させるのに無理
がある。そこで、貫通孔内壁の導電箔によって導電線路
を形成する代りに複数の貫通孔のそれぞれに導電部材を
挿入することによって導電線路を構成し、それによって
一体のフェライトコア中に複数のインダクタを構成した
複合インダクタンス素子が考えられる。このものでは、
導電部材の端部と上記人口−の周囲に形成された導出端
子とは導電ペーストによって接続される。この様な構成
にすれば、同一フェライトコア中に多種類の導電部材を
装着することが可能となり、同一フェライトコア中にそ
れぞれ特性の具なる複数のインダクタンス素子を構成す
ることが可能となる。

従って非常に小さなチップでありながら、高精度インダ
クタンス素子を内蔵することができ、例えばフィルタ装
置として応用するならば、小型ながら希望にそった周波
数特性を実現したチップ型フィルタ装置を作ることがで
きる。

発明が解決しようとする課題 このような従来のインダクタンス素子では、例えば第１
１図および第１２図に示されるようにフェライトコアの
上にチップコンデンサ等を乗せてフィルタ装置等の複合
電子部品を構成する場合、第１１図のようにチップコン
デンサ４６の二つの端子の内の少なくとも一方の端子を
フェライトコア３６の底面に設けられたアース側電極端
子（図示せず）に接続させる必要がある。しかし、その
ためにはフェライトコア２１の上面から底面にかけて配
線用の導電箔４９を形成する必要がある。

ところが導電箔４９とフェライトコア３６内の導電線路
４２と導電線路４３との間に浮遊容量が生じてしまった
り、導電箔４９の距離が長（なればそこにインダクタン
スが生じたりして、これらが特性の劣化をもたらす場合
があった。その対策としては、例えば導電箔４９と導電
線路４２．４３との間に浮遊容量が生じないようにする
ために、アース用導電箔をフェライトコア３６の中央に
形成し、例えば導出端子３９と導出端子４０との間を通
すことも考えられが、今度は導出端子３９及び導出端子
４０と上記アース用導電箔とが接近してしまうこととな
り、双方の間に浮遊容量が生じることにつながる。

また、従来例における導電線路４２．４３のかわりに複
数の貫通孔のそれぞに導電部材を挿入し、導電部材の端
部と上記貫通孔の入口の周囲に形成された導出端子とを
導電ペーストによって接続させる構成の複合インダクタ
ンス素子においては、その製造工程内の導電ペーストを
被着させる工程では、工数削減のため隣り合う導出端子
をともに導電ペースト溜りに漬は込む方法を採るのが望
ましい。しかし、この際上記導電ペーストが双方の導出
端子の間にまたがって付着する可能性があった。

課題を解決するための手段 本発明は以上の問題点を解決するため、貫通孔を平行に
形した磁性体ブロックの上記貫通孔の入口に挟まれた部
分に凹部を形成した。

作用 以上のように構成することにより、その製造の際に、貫
通孔に挿入された導電部材の端部と入口の周囲に形成さ
れた導出端子との間に導電ペーストを被着させる際に、
凹部の底には導電ペーストが付着せず、上記凹部が双方
の導出端子間にて導電ペーストを切り離すように作用す
る。

実施例 以下、本発明における複合インダクタンス素子および同
複合インダクタンス素子を用いて構成されたフィルタ装
置の実施例を図面に基づいて説明する。

第１図において、１はフェライトによってブロック状に
構成されたフェライトコアであり、２ケ所に貫通孔を備
えている。２および３はフェライトコア１の貫通孔に挿
入された棒状の導電部材である。導電部材２および３は
外径が約１ａｓはどの大きさのフェライト棒に導体膜と
してニッケル下地メツキを施し、更に銅メツキを３〜６
ミクロン施しである。そして、導電部材２の方には表面
に削り加工によって溝４が形成されている。このように
溝を形成すると、溝の部分では導体膜が削り取られた状
態となり、電流はその脇に形成される帯状導電部に集中
する事となる。例えば溝４の幅を約０．０８ｓｎはどに
し、また溝４に沿って形成される帯状導電部５０幅を約
０．２〜０．３１とし、この幅の帯状導電部５を８回は
ど巻き付けた状態となるように溝彫り加工を施すと、導
電部材２の両端の間の直流抵抗値が１〜２Ω程度になる
。導電部材３は前述のように基本的な構成は導電部材２
とほぼ同様であるが、導電部材３の表面１こは溝等は形
成されていない。

６および７はフェライトコア１に形成された凹部である
。フェライトコア１の端面には二つの入口が形成される
こととなり、例えば凹部６は一方の端面の二つの入口に
挟まれた部分に、また凹部７は他方の端面の二つの入口
に挟まれた部分にそれぞれ形成される。

８．９，１０．１１はそれぞれフェライトコア１上に導
電箔を被着することによって形成された導出端子であり
、それぞれ貫通孔端部の入口部周囲に設けられている。

第２図に切断した状態を示す。第２図において、１３は
導電部材２と導出端子８，９との間を導電可能にする導
電ペーストである。

第３図は以上のような構成の複合インダクタンス素子を
用いて作ったフィルタ装置を示すものである。第３図に
おいて１４はチップコンデンサ、１５はチップ抵抗器で
あり、それぞれフェライトコア１に固定されている。１
６および１７はチップコンデンサ１４と接続する導電箔
であり、フェライトコア１上に形成されている。第４図
は同フィルタ装置の底面を示すものである。第４図にお
いて１８はフェライトコア１の裏側に形成されたアース
端子用の導電箔である。導電箔１６は凹部６の底部に形
成された導電箔１９を介してアース端子用の導電箔１８
に接続されている。また導電箔１７は導出端子９に接続
されている。チップコンデンサ１４の両端の導出端子２
０．２１はそれぞれ導電ペーストによって導電箔１６お
よび導電箔１７に接続されて、いる。チップ抵抗器１５
は凹部７の内に収容されており、チップ抵抗器１５の両
端の端子２２．２３はそれぞれに導出端子９と導出端子
１１に接続されている。

第５図゛は上記フィルタ装置の等価回路を示すものであ
る。第５図においてＬｌは導電部材２によって構成され
たインダクタンス分、Ｌ２は導電部材３によって構成さ
れたインダクタンス分、Ｒはチップ抵抗器１５による抵
抗器、Ｃはチップコンデンサ１４によって構成されたキ
ャパシタンス分である。２４は導出端子１０によって構
成された入力端子、２５は導出端子８によって構成され
た出力端子、２６はアース端子である。

ここで、本実施例におけるフィルタ装置の周波数特性を
第６図に基づいて説明する。第６図において、２７はチ
ップ抵抗器１５の抵抗値を５Ωとした場合の周波数特性
、２８はチップ抵抗器１５の抵抗値を５０Ωとした場合
の周波数特性であも。

このように抵抗値を大きくすると、低い周波数から高い
周波数にかけて純抵抗成分を増加せさせた特性にするこ
とが出来る。なお、２９は従来のフィルタ装置の特性で
ある。本実施例では、フェライトコア１上に他の工程に
て独立して構成されたチップ抵抗器１５やチップコンデ
ンサ１４を搭載し、これらのチップ部品とフェライトコ
ア１内に構成されたインダクタンス素子とを組み合わせ
てフィルタ装置を構成したものであり、フェライトコア
上に搭載するチップ抵抗器やチップコンデンサの大きさ
値を変えれば、フェライトコアを共用して特性が異なる
多種類のフィルタ装置を作ることが出来る。また本実施
例では、チップ抵抗器１５が凹部７内・に収容出来るよ
うになっている。

このようにすると、チップ抵抗器１５の端子と導出端子
９，１１とを最短距離で接続することが出来、その分特
性の劣化を抑えることが出来る。

また、チップコンデンサ１４の端子とフェライトコア１
の底面に形成されたアース端子とを結ぶ導電箔はフェラ
イトコア１内の導電部材２．３との間に浮遊容量が生じ
ないようになるべく導電部材２．３から離してフェライ
トコア１の中央に形成するのが望ましい。そのため、本
実施例では導電箔１９は導出端子８と導出端子１０との
間に配置されている。この部分は凹部６の底部でもあり
、結果的に導電箔１９は導出端子８および導出端子１０
より後退した位置に形成されることとなる。

以上の実施例では、フェライトコア１の両端に凹部６と
凹部７をそれぞれ形成したことにより、フェライトコア
１の上面と底面の間を導電箔で結ぶのに一方の凹部のみ
を利用すると、他方の凹部を利用してチップ部品を収容
したりすることが出来る。

なお以上の実施例では直接プリント配線板上に装着可能
なチップ型に構成したものであるが、第７図および第８
図に示すようにリード端子を備えたリード端子付き部品
とすることも出来る。第７図において、３０および３１
はそれぞれ導電部材２および導電部材３に接続されるリ
ード端子である。リード端子３０．３１の端部には切り
欠き３２および切り欠き３３が形成され、それぞれ導電
部材２および導電部材３の端部にはまり合うようになっ
ている。３４はアース用のリード端子である。リード端
子３０，３１．３４はともに金属板を打ち抜き加工する
ことによって構成されている。

リード端子３４の端部はＬ字状に曲げられており、端面
３５が導電箔１９に当たるようにフェライトコア１上に
固定される。リード端子３０，３１゜３４を取り付けた
後は第８図に示されるように主要部を合成樹脂によって
モールドする。

リード端子３４と導電箔１９との接合部は凹部６の底に
有るので、その位置はリード端子３０の接合部とリード
端子３１の接合部とを結んだ線に対してずれる事となる
。従って、リード端子３０゜３１．３４をプリント基板
上に固定した状態でフェライトコア１に第７図に示され
る矢印Ａの方向に力をかけても、折り曲げ力がリード端
子３０゜３１．３４の各々の接合部に集中することがな
（、これらの接合部にて折れてしまうのを防ぐことがで
きる。

発明の効果 以上のように本発明は、磁性体ブロックの貫通孔入口に
挟まれた部分に凹部を形成したことにより、製造段階に
おいて導電ペーストを被着させる際、上記凹部の底には
導電ペーストは付着しないので、結果的に上記凹部が双
方の導出端子の間に付着しようとする導電ペーストを切
り離すように作用する事となり、導出端子の間に上記導
電ペーストがまたがって付着する事がない。従って導電
ペースト被着工程においては、双方の導出端子を同時に
導電ペースト溜りに漬ける方法を取ることが出来、作業
能率が非常に向上することとなる。

また、同様な構成の複合インダクタンス素子に他の電子
部品を固定することによって複合電子部品を構成する場
合においてζ上記他の電子部品と接続する端子と上記磁
性体ブロックの底面に形成された端子とを導通させるた
めの配線用導電箔を上記凹部の底に形成したことにより
、配線用導電箔はたとえ隣り合う導出端子の間に配置さ
れていても、上記導出端子より後退した位置であり、双
方の導出端子の間隔が非常に接近していても同導出端子
と上記導電箔とは離れて配置される事となり、双方の間
に生じる浮遊容量は非常に少なくて済む。

【図面の簡単な説明】

第１図は本発明の実施例における複合インダクタンス素
子の斜視図、第２図は同複合インダクタンス素子の部分
断面図、第３図は本発明における複合電子部品の実施例
として同複合インダクタンス素子を応用したフィルタ装
置の斜視図、第４図は同フィルタ装置の底面を見せた斜
視図、第５図は同フィルタ装置の等価回路図、第６は同
フィルタ装置の周波数特性を示す図、第７図は本実施例
においてフィルタ装置にリード端子を付ける場合を示す
分解斜視図、第８図はリード端子を付けたフィルタ装置
の斜視図、第９図は従来の複合インダクタンス素子の斜
視図、第１Ｏ図は同複合インダクタンス素子の等価回路
図、第１１図は同複合インダクタンス素子を応用したフ
ィルタ装置の斜視図、第１２図は同フィルタ装置の等価
回路図である。 ｌ・・・フェライトコア　　２，３・・・導電部材４・
・・溝　　　　　　　　６，７・・・凹部８．９．１０
．１１・・・導出端子 １３・・・導電ペースト 代理人の氏名　弁理士　中尾敏男　はか１名１−−−７
エライにコア 第２図 第５図 第６図 月バ　以枚（１’ｌ／／ｆ）−一一一一一つ−一３Ｃ−
ｍ−２エラ住コア ３ｇ 第１０図 第１１図 第１２図 ■〕Ｏ

Claims (3)

【特許請求の範囲】
1. （１）磁性体ブロックに複数の貫通孔を平行に形成する
   とともに上記貫通孔の入口周囲に導出端子を形成し、絶
   縁体の表面に導体膜を形成した導電部材をそれぞれ上記
   貫通孔に挿入するとともに上記導電部材の端部と上記導
   出端子とを導電ペーストによって接続し、上記磁性体ブ
   ロックの上記入口に挟まれた部分に凹部を形成した事を
   特徴とする複合インダクタンス素子。
2. （２）磁性体ブロックに複数の貫通孔を平行に形成する
   とともに上記貫通孔の入口周囲に導出端子を形成し、絶
   縁体の表面に導体膜を形成した導電部材をそれぞれ上記
   貫通孔に挿入するとともに上記導電部材の端部と上記導
   出端子とを接続し、上記磁性体ブロックの上記入口に挟
   まれた部分に凹部を形成し、上記磁性体ブロックの第１
   の面および上記第１の面と反対側の第２の面にそれぞれ
   端子を形成するとともに上記凹部の底に上記端子を互に
   導通させる配線用導電箔を形成した事を特徴とする複合
   インダクタンス素子。
3. （３）磁性体ブロックに複数の貫通孔を平行に形成する
   とともに上記貫通孔の入口周囲に導出端子を形成し、絶
   縁体の表面に導体膜を形成した導電部材をそれぞれ上記
   貫通孔に挿入するとともに上記導電部材の端部と上記導
   出端子とを接続し、上記磁性体ブロックの上記入口に挟
   まれた部分に凹部を形成し、上記磁性体ブロックの第１
   の面および上記第１の面と反対側の第２の面にそれぞれ
   端子を形成するとともに電子部品を上記磁性体ブロック
   上に同電子部品の端子と上記第１の面上の端子とが接続
   されるように固定し、上記凹部の底に上記端子を互に導
   通させる配線用導電箔を形成した事を特徴とする複合電
   子部品。