JPH11191677A - Ｒｏｍメモリを備えた多層回路基板 - Google Patents
Ｒｏｍメモリを備えた多層回路基板Info
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- JPH11191677A JPH11191677A JP9358957A JP35895797A JPH11191677A JP H11191677 A JPH11191677 A JP H11191677A JP 9358957 A JP9358957 A JP 9358957A JP 35895797 A JP35895797 A JP 35895797A JP H11191677 A JPH11191677 A JP H11191677A
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Abstract
(57)【要約】
【課題】 多層回路基板を製造する過程でＲＯＭメモリ
が形成できるＲＯＭメモリを備えた多層回路基板を提供
する。 【解決手段】 絶縁層２を介して交差するＸ本の行配線
とＹ本の列配線とにより構成される複数の交差点の各交
差点を構成する行配線Ｘ３，Ｘ４と列配線Ｙ２，Ｙ３と
の間にそれぞれ位置するように、絶縁層２の表面に印刷
抵抗体ｒ22〜ｒ33を形成する。絶縁層２には印刷抵抗体
の一端に対応する部分に選択的に窓部３を形成する。印
刷抵抗体の一端をこの一端に対応して窓部３が形成され
ていれば窓部３を通して対応する行配線Ｘ３，Ｘ４と電
気的に接続する。すべての印刷抵抗体の他端を対応する
列配線Ｙ２，Ｙ３と電気的に接続する。Ｘ本の行配線と
Ｙ本の列配線と複数の印刷抵抗体とにより構成した抵抗
マトッリクスによりＲＯＭメモリを構成する。
が形成できるＲＯＭメモリを備えた多層回路基板を提供
する。 【解決手段】 絶縁層２を介して交差するＸ本の行配線
とＹ本の列配線とにより構成される複数の交差点の各交
差点を構成する行配線Ｘ３，Ｘ４と列配線Ｙ２，Ｙ３と
の間にそれぞれ位置するように、絶縁層２の表面に印刷
抵抗体ｒ22〜ｒ33を形成する。絶縁層２には印刷抵抗体
の一端に対応する部分に選択的に窓部３を形成する。印
刷抵抗体の一端をこの一端に対応して窓部３が形成され
ていれば窓部３を通して対応する行配線Ｘ３，Ｘ４と電
気的に接続する。すべての印刷抵抗体の他端を対応する
列配線Ｙ２，Ｙ３と電気的に接続する。Ｘ本の行配線と
Ｙ本の列配線と複数の印刷抵抗体とにより構成した抵抗
マトッリクスによりＲＯＭメモリを構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＲＯＭメモリを備
えた多層回路基板に関するものである。
えた多層回路基板に関するものである。
【０００２】
【従来の技術】各種の電子機器に内蔵されているマイク
ロコンピュータのセッティングには、通常デジタルスイ
ッチや外付けのＲＯＭが用いられている。そして機器の
小形化に伴ってマイクロコンピュータが実装される回路
基板として、多層回路基板が多く用いられている。
ロコンピュータのセッティングには、通常デジタルスイ
ッチや外付けのＲＯＭが用いられている。そして機器の
小形化に伴ってマイクロコンピュータが実装される回路
基板として、多層回路基板が多く用いられている。
【０００３】
【発明が解決しようとする課題】従来は、マイクロコン
ピュータを実装する回路基板に、デジタルスイッチや外
付けのＲＯＭを実装するための実装スペースを予め確保
している。このような実装スペースを確保することは、
多層回路基板の小形化の障害になる。また外付けのＲＯ
Ｍは、一般的に各電子機器の専用部品として製造するこ
とになるため、電子機器の価格を増加させる原因の一つ
になっている。
ピュータを実装する回路基板に、デジタルスイッチや外
付けのＲＯＭを実装するための実装スペースを予め確保
している。このような実装スペースを確保することは、
多層回路基板の小形化の障害になる。また外付けのＲＯ
Ｍは、一般的に各電子機器の専用部品として製造するこ
とになるため、電子機器の価格を増加させる原因の一つ
になっている。
【０００４】本発明の目的は、多層回路基板を製造する
過程でＲＯＭメモリが形成できるＲＯＭメモリを備えた
多層回路基板を提供することにある。
過程でＲＯＭメモリが形成できるＲＯＭメモリを備えた
多層回路基板を提供することにある。
【０００５】本発明の他の目的は、デジタルメモリとア
ナログメモリが混在したＲＯＭメモリを備えた多層回路
基板を提供することにある。
ナログメモリが混在したＲＯＭメモリを備えた多層回路
基板を提供することにある。
【０００６】本発明の更に他の目的は、多層回路基板を
製造した後からメモリの内容を変更することができるＲ
ＯＭメモリを備えた多層回路基板を提供することにあ
る。
製造した後からメモリの内容を変更することができるＲ
ＯＭメモリを備えた多層回路基板を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明のＲＯＭメモリを
備えた多層回路基板は、基本構造として、表面にＸ本の
行配線を含む第１の回路パターンを有する回路基板と、
回路基板の表面に形成されて第１の回路パターンを覆う
絶縁層と、絶縁層の表面に形成されて絶縁層を介してＸ
本の行配線と交差するＹ本の列配線を含む第２の回路パ
ターンとを備えている。ＸおよびＹは、それぞれ２以上
の正の整数である。そして一つの基本発明では、絶縁層
を介して交差するＸ本の行配線とＹ本の列配線とにより
構成される複数の交差点の各交差点を構成する１本の行
配線と１本の列配線との間にそれぞれ位置するように、
回路基板の表面または絶縁層の表面に形成された複数の
印刷抵抗体を備えている。Ｘ本の行配線はそれぞれ抵抗
素子を介して接地されている。また絶縁層には複数の印
刷抵抗体の一端に対応する複数の部分に選択的に窓部が
形成されている。そして印刷抵抗体の一端は該一端に対
応して窓部が形成されていれば該窓部を通して対応する
行配線及び列配線の一方と電気的に接続され、すべての
印刷抵抗体の他端は対応する行配線及び列配線の他方と
電気的に接続される。Ｘ本の行配線とＹ本の列配線と複
数の印刷抵抗体とによって構成される抵抗マトッリクス
がＲＯＭメモリを構成する。
備えた多層回路基板は、基本構造として、表面にＸ本の
行配線を含む第１の回路パターンを有する回路基板と、
回路基板の表面に形成されて第１の回路パターンを覆う
絶縁層と、絶縁層の表面に形成されて絶縁層を介してＸ
本の行配線と交差するＹ本の列配線を含む第２の回路パ
ターンとを備えている。ＸおよびＹは、それぞれ２以上
の正の整数である。そして一つの基本発明では、絶縁層
を介して交差するＸ本の行配線とＹ本の列配線とにより
構成される複数の交差点の各交差点を構成する１本の行
配線と１本の列配線との間にそれぞれ位置するように、
回路基板の表面または絶縁層の表面に形成された複数の
印刷抵抗体を備えている。Ｘ本の行配線はそれぞれ抵抗
素子を介して接地されている。また絶縁層には複数の印
刷抵抗体の一端に対応する複数の部分に選択的に窓部が
形成されている。そして印刷抵抗体の一端は該一端に対
応して窓部が形成されていれば該窓部を通して対応する
行配線及び列配線の一方と電気的に接続され、すべての
印刷抵抗体の他端は対応する行配線及び列配線の他方と
電気的に接続される。Ｘ本の行配線とＹ本の列配線と複
数の印刷抵抗体とによって構成される抵抗マトッリクス
がＲＯＭメモリを構成する。
【０００８】複数の印刷抵抗体の抵抗値を一定にしてＲ
ＯＭメモリをデジタルメモリとして使用する場合には、
Ｘ×Ｙビットの容量を有するＲＯＭメモリとなる。絶縁
層を形成する場合に、絶縁層の予め選択した部分に窓部
を形成しておき、この窓部を通して印刷抵抗体の一端を
対応する行配線及び列配線の一方と電気的に接続した部
分は、デジタルにおける“１”のデータが記憶された部
分となり、窓部が設けられずに印刷抵抗体の一端を対応
する行配線及び列配線の一方と電気的に接続できない部
分はデジタルにおける“０”のデータが記憶された部分
となる。したがって記憶させる情報に応じて、絶縁層に
形成する窓部のパターンを定めれば、多層回路基板を製
造する際に、同時にＲＯＭメモリを多層回路基板中に製
造することができる。多層回路基板は、電子機器に応じ
て個別に設計して製造することになるため、絶縁層を形
成する際に所定の部分に窓部を形成することは、多層回
路基板を製造する場合にほとんど負担になることはな
い。そのため安価にＲＯＭメモリを製造することができ
る。そして抵抗マトリックスが形成された部分の上は、
他の部品の設置スペースとして利用できるので、多層回
路基板の小形化および電子機器の小形化に大きく寄与す
る。もちろん本発明の多層回路基板を内層基板として更
に多層の多層回路基板を製造してもよい。
ＯＭメモリをデジタルメモリとして使用する場合には、
Ｘ×Ｙビットの容量を有するＲＯＭメモリとなる。絶縁
層を形成する場合に、絶縁層の予め選択した部分に窓部
を形成しておき、この窓部を通して印刷抵抗体の一端を
対応する行配線及び列配線の一方と電気的に接続した部
分は、デジタルにおける“１”のデータが記憶された部
分となり、窓部が設けられずに印刷抵抗体の一端を対応
する行配線及び列配線の一方と電気的に接続できない部
分はデジタルにおける“０”のデータが記憶された部分
となる。したがって記憶させる情報に応じて、絶縁層に
形成する窓部のパターンを定めれば、多層回路基板を製
造する際に、同時にＲＯＭメモリを多層回路基板中に製
造することができる。多層回路基板は、電子機器に応じ
て個別に設計して製造することになるため、絶縁層を形
成する際に所定の部分に窓部を形成することは、多層回
路基板を製造する場合にほとんど負担になることはな
い。そのため安価にＲＯＭメモリを製造することができ
る。そして抵抗マトリックスが形成された部分の上は、
他の部品の設置スペースとして利用できるので、多層回
路基板の小形化および電子機器の小形化に大きく寄与す
る。もちろん本発明の多層回路基板を内層基板として更
に多層の多層回路基板を製造してもよい。
【０００９】絶縁層に選択的に窓部を形成せずに、複数
の印刷抵抗体の一端に対応する絶縁層の複数の部分のす
べてに窓部を形成し、複数の印刷抵抗体の一端を対応す
る窓部を通して行配線及び列配線の一方と選択的に接続
するようにしてもよい。この場合には、印刷抵抗体の一
端と行配線及び列配線の一方とを導電性塗料を用いて接
続すればよい。
の印刷抵抗体の一端に対応する絶縁層の複数の部分のす
べてに窓部を形成し、複数の印刷抵抗体の一端を対応す
る窓部を通して行配線及び列配線の一方と選択的に接続
するようにしてもよい。この場合には、印刷抵抗体の一
端と行配線及び列配線の一方とを導電性塗料を用いて接
続すればよい。
【００１０】なお複数の印刷抵抗体を絶縁層の表面に選
択的に切断可能に形成すれば、多層回路基板を形成した
後に、選択的に印刷抵抗体を切断することにより、所定
のデータをＲＯＭメモリに記憶させることもできる。こ
の方法だけでデータを記憶させる場合には、複数の印刷
抵抗体の一端に対応する絶縁層の複数の部分のすべて窓
部を形成し、複数の印刷抵抗体の一端を対応する窓部を
通してすべて対応する行配線及び列配線の一方と接続し
ておけばよい。
択的に切断可能に形成すれば、多層回路基板を形成した
後に、選択的に印刷抵抗体を切断することにより、所定
のデータをＲＯＭメモリに記憶させることもできる。こ
の方法だけでデータを記憶させる場合には、複数の印刷
抵抗体の一端に対応する絶縁層の複数の部分のすべて窓
部を形成し、複数の印刷抵抗体の一端を対応する窓部を
通してすべて対応する行配線及び列配線の一方と接続し
ておけばよい。
【００１１】前述の通り、複数の印刷抵抗体の抵抗値が
同じであれば、ＲＯＭメモリはデジタルＲＯＭメモリと
なるが、抵抗値を変えるとアナログＲＯＭメモリとな
る。抵抗値の変更は、抵抗体パターンの変更や、トリミ
ングにより簡単に行うことができる。また一部の印刷抵
抗体の抵抗値を同じにして、他の印刷抵抗体の抵抗値を
それぞれ変えると、１つのＲＯＭメモリの中に、デジタ
ルとアナログのメモリを簡単に混在させることができ
る。抵抗値の変化は、コンピュータの入力の前段にＡ／
Ｄ変換器を設けることにより、コンピュータで簡単に認
識できる。
同じであれば、ＲＯＭメモリはデジタルＲＯＭメモリと
なるが、抵抗値を変えるとアナログＲＯＭメモリとな
る。抵抗値の変更は、抵抗体パターンの変更や、トリミ
ングにより簡単に行うことができる。また一部の印刷抵
抗体の抵抗値を同じにして、他の印刷抵抗体の抵抗値を
それぞれ変えると、１つのＲＯＭメモリの中に、デジタ
ルとアナログのメモリを簡単に混在させることができ
る。抵抗値の変化は、コンピュータの入力の前段にＡ／
Ｄ変換器を設けることにより、コンピュータで簡単に認
識できる。
【００１２】デジタルＲＯＭメモリであれば、必ずしも
前述のように複数の印刷抵抗体を設ける必要はない。例
えば、絶縁層にＸ本の行配線とＹ本の列配線の交差点に
選択的に窓部を形成し、これらの窓部を通して該窓部の
位置で交差する行配線と列配線とを電気的に接続してマ
トリックスを構成し、このマトリックスをＲＯＭメモリ
とすることもできる。この場合にも、窓部を通して接続
された行配線と列配線の交差部分は、デジタルにおける
“１”のデータが記憶された部分となり、窓部が設けら
れずに接続されなかった行配線と列配線の交差部分は、
デジタルにおける“０”のデータが記憶された部分とな
る。この構造では、印刷抵抗体を形成しないので、多層
回路基板の価格が安価になる。
前述のように複数の印刷抵抗体を設ける必要はない。例
えば、絶縁層にＸ本の行配線とＹ本の列配線の交差点に
選択的に窓部を形成し、これらの窓部を通して該窓部の
位置で交差する行配線と列配線とを電気的に接続してマ
トリックスを構成し、このマトリックスをＲＯＭメモリ
とすることもできる。この場合にも、窓部を通して接続
された行配線と列配線の交差部分は、デジタルにおける
“１”のデータが記憶された部分となり、窓部が設けら
れずに接続されなかった行配線と列配線の交差部分は、
デジタルにおける“０”のデータが記憶された部分とな
る。この構造では、印刷抵抗体を形成しないので、多層
回路基板の価格が安価になる。
【００１３】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。図１は、本発明のＲＯＭメモ
リを備えた多層回路基板を用いたマイクロコンピュータ
の実装回路の一例を示すものであり、図２はこの多層回
路基板の一部を部分的に除去して拡大した図であり、図
３は図２のIII −III 線断面図である。この多層回路基
板は、ガラスエポキシ基板等の絶縁基板の片面（表面）
に銅箔からなる第１の回路パターンを備えた回路基板１
（図２および図３参照）をベース基板として用いる。第
１の回路パターンは、５本の行配線Ｘ１〜Ｘ５を含んで
いる。これらの行配線Ｘ１〜Ｘ５は、例えばそれぞれ幅
が約０．５ｍｍで相互に約０．５ｍｍの間隔を明けて形
成されている。５本の行配線Ｘ１〜Ｘ５の端部と接地点
との間には、それぞれ９ｋΩの抵抗素子Ｒ１〜Ｒ５が接
続されている。
の形態を詳細に説明する。図１は、本発明のＲＯＭメモ
リを備えた多層回路基板を用いたマイクロコンピュータ
の実装回路の一例を示すものであり、図２はこの多層回
路基板の一部を部分的に除去して拡大した図であり、図
３は図２のIII −III 線断面図である。この多層回路基
板は、ガラスエポキシ基板等の絶縁基板の片面（表面）
に銅箔からなる第１の回路パターンを備えた回路基板１
（図２および図３参照）をベース基板として用いる。第
１の回路パターンは、５本の行配線Ｘ１〜Ｘ５を含んで
いる。これらの行配線Ｘ１〜Ｘ５は、例えばそれぞれ幅
が約０．５ｍｍで相互に約０．５ｍｍの間隔を明けて形
成されている。５本の行配線Ｘ１〜Ｘ５の端部と接地点
との間には、それぞれ９ｋΩの抵抗素子Ｒ１〜Ｒ５が接
続されている。
【００１４】そしてこの回路基板１の表面には、エポキ
シ樹脂等の熱硬化性樹脂を含浸したプリプレグから形成
された絶縁層２が第１の回路パターンを覆うように積層
されている。回路基板１の表面と銅箔からなる第１の回
路パターンとの間に形成される段差は、プリプレグが硬
化する際に出る熱硬化性樹脂によって埋められている。
絶縁層２を形成する前に、プリプレグには、あらかじめ
所定の位置に窓部３…を形成してある。なおこの窓部３
…を形成する位置については、後に説明する。絶縁層２
を感光性樹脂によって印刷により形成する場合には、印
刷の際に用いるマスクのパターンにより窓部３…を形成
することができる。
シ樹脂等の熱硬化性樹脂を含浸したプリプレグから形成
された絶縁層２が第１の回路パターンを覆うように積層
されている。回路基板１の表面と銅箔からなる第１の回
路パターンとの間に形成される段差は、プリプレグが硬
化する際に出る熱硬化性樹脂によって埋められている。
絶縁層２を形成する前に、プリプレグには、あらかじめ
所定の位置に窓部３…を形成してある。なおこの窓部３
…を形成する位置については、後に説明する。絶縁層２
を感光性樹脂によって印刷により形成する場合には、印
刷の際に用いるマスクのパターンにより窓部３…を形成
することができる。
【００１５】絶縁層２の表面には、絶縁層２を介して５
本の行配線Ｘ１〜Ｘ５と交差する５本の列配線Ｙ１〜Ｙ
５と５本の出力線Ｚ１〜Ｚ５を含む第２の回路パターン
とが形成されている。この第２の回路パターンは、例え
ば樹脂銀等の導電性塗料を用いて印刷により形成されて
いる。５本の列配線Ｙ１〜Ｙ５の幅寸法も例えば約０．
５ｍｍであり相互間の間隔も約０．５ｍｍとすることが
できる。
本の行配線Ｘ１〜Ｘ５と交差する５本の列配線Ｙ１〜Ｙ
５と５本の出力線Ｚ１〜Ｚ５を含む第２の回路パターン
とが形成されている。この第２の回路パターンは、例え
ば樹脂銀等の導電性塗料を用いて印刷により形成されて
いる。５本の列配線Ｙ１〜Ｙ５の幅寸法も例えば約０．
５ｍｍであり相互間の間隔も約０．５ｍｍとすることが
できる。
【００１６】また絶縁層２の表面には、絶縁層２を介し
て交差する５本の行配線Ｘ１〜Ｘ５と５本の列配線Ｙ１
〜Ｙ５とにより構成される複数の交差点の各交差点を構
成する１本の行配線と１本の列配線との間にそれぞれ位
置するように印刷抵抗体ｒ11〜ｒ55がスクリーン印刷に
より形成されている。なお図１においては、２５個の印
刷抵抗体ｒ11〜ｒ55の一部に符号を付してある。印刷抵
抗体は、カーボン等の抵抗粉末をエポキシ樹脂と練合し
た抵抗体ペーストを用いて形成されている。この例で
は、２５個の印刷抵抗体ｒ11〜ｒ55はすべて同じ抵抗値
（例えば１ｋΩ）を有している。
て交差する５本の行配線Ｘ１〜Ｘ５と５本の列配線Ｙ１
〜Ｙ５とにより構成される複数の交差点の各交差点を構
成する１本の行配線と１本の列配線との間にそれぞれ位
置するように印刷抵抗体ｒ11〜ｒ55がスクリーン印刷に
より形成されている。なお図１においては、２５個の印
刷抵抗体ｒ11〜ｒ55の一部に符号を付してある。印刷抵
抗体は、カーボン等の抵抗粉末をエポキシ樹脂と練合し
た抵抗体ペーストを用いて形成されている。この例で
は、２５個の印刷抵抗体ｒ11〜ｒ55はすべて同じ抵抗値
（例えば１ｋΩ）を有している。
【００１７】絶縁層２の窓部３…は，印刷抵抗体ｒ11〜
ｒ55の一端に対応する複数の部分に選択的に形成されて
いる。例えば、図１の例では、印刷抵抗体ｒ12，ｒ15，
ｒ33〜ｒ35及びｒ54を除くその他の印刷抵抗体の一端に
対応して窓部３…が形成されている。また出力線Ｚ１〜
Ｚ５を接続する部分にも窓部３…が形成されている。そ
して印刷抵抗体ｒ11〜ｒ55の一端は該一端に対応して窓
部３が形成されていれば窓部３を通して対応する１本の
行配線（Ｘ１〜Ｘ５）と電気的に接続されている。この
例では印刷抵抗体ｒ12，ｒ15，ｒ33〜ｒ35及びｒ54の一
端に対しては窓部が設けられていないので、これらの印
刷抵抗体の一端はそれぞれ対応する行配線（Ｘ１〜Ｘ
５）とは電気的に接続されていない。具体的には、図３
に示すように印刷抵抗体ｒ33の一端に対応する絶縁層２
の部分（破線で示した部分）には、窓部がなく、絶縁層
３が存在している。なお図３を見ると分かるように、こ
の例では窓部３…から露出する銅箔の表面を、列配線Ｙ
１〜Ｙ５を形成する際に用いる導電ペーストを用いて形
成した導電層４により覆っている。このような導電層４
を設けると、印刷抵抗体と銅箔との接続がより確実なも
のとなる。そしてすべての印刷抵抗体ｒ11〜ｒ55の他端
は対応する列配線Ｙ１〜Ｙ５と電気的に接続されてい
る。この例では印刷抵抗体ｒ11〜ｒ55の他端を対応する
列配線Ｙ１〜Ｙ５の上に重ねて形成することにより、両
者を電気的に接続している。
ｒ55の一端に対応する複数の部分に選択的に形成されて
いる。例えば、図１の例では、印刷抵抗体ｒ12，ｒ15，
ｒ33〜ｒ35及びｒ54を除くその他の印刷抵抗体の一端に
対応して窓部３…が形成されている。また出力線Ｚ１〜
Ｚ５を接続する部分にも窓部３…が形成されている。そ
して印刷抵抗体ｒ11〜ｒ55の一端は該一端に対応して窓
部３が形成されていれば窓部３を通して対応する１本の
行配線（Ｘ１〜Ｘ５）と電気的に接続されている。この
例では印刷抵抗体ｒ12，ｒ15，ｒ33〜ｒ35及びｒ54の一
端に対しては窓部が設けられていないので、これらの印
刷抵抗体の一端はそれぞれ対応する行配線（Ｘ１〜Ｘ
５）とは電気的に接続されていない。具体的には、図３
に示すように印刷抵抗体ｒ33の一端に対応する絶縁層２
の部分（破線で示した部分）には、窓部がなく、絶縁層
３が存在している。なお図３を見ると分かるように、こ
の例では窓部３…から露出する銅箔の表面を、列配線Ｙ
１〜Ｙ５を形成する際に用いる導電ペーストを用いて形
成した導電層４により覆っている。このような導電層４
を設けると、印刷抵抗体と銅箔との接続がより確実なも
のとなる。そしてすべての印刷抵抗体ｒ11〜ｒ55の他端
は対応する列配線Ｙ１〜Ｙ５と電気的に接続されてい
る。この例では印刷抵抗体ｒ11〜ｒ55の他端を対応する
列配線Ｙ１〜Ｙ５の上に重ねて形成することにより、両
者を電気的に接続している。
【００１８】またこの例では、絶縁層２に窓部３…を選
択的に設けることにより、５本の行配線Ｘ１〜Ｘ５と５
本の列配線Ｙ１〜Ｙ５と複数の印刷抵抗体とからなる抵
抗マトッリクスを構成し、この抵抗マトリックス回路に
より読取り専用のＲＯＭメモリを構成している。
択的に設けることにより、５本の行配線Ｘ１〜Ｘ５と５
本の列配線Ｙ１〜Ｙ５と複数の印刷抵抗体とからなる抵
抗マトッリクスを構成し、この抵抗マトリックス回路に
より読取り専用のＲＯＭメモリを構成している。
【００１９】図１に示すように、この例の多層回路基板
の上にマイクロコンピュータ５を実装した場合には、５
本の列配線Ｙ１〜Ｙ５をマイクロコンピュータ５のアド
レス出力に接続し、５本の出力線Ｚ１〜Ｚ５をマイクロ
コンピュータ５の入力線にそれぞれ接続すればよい。そ
して例えば１本の列配線Ｙ２に５Ｖの電圧を印加して、
残りの列配線に電圧を印加しない状態にすると、出力線
Ｚ１には０Ｖ（デジタルロウ）が得られ、他の出力線Ｚ
２〜Ｚ５には４．５Ｖ（５Ｖ×９／１０）の電圧（デジ
タルハイ）が得られる。列配線Ｙ１〜Ｙ５のそれぞれに
順番に５Ｖの電圧を印加することにより、ＲＯＭメモリ
の内容はコンピュータ５に入力されることになる。
の上にマイクロコンピュータ５を実装した場合には、５
本の列配線Ｙ１〜Ｙ５をマイクロコンピュータ５のアド
レス出力に接続し、５本の出力線Ｚ１〜Ｚ５をマイクロ
コンピュータ５の入力線にそれぞれ接続すればよい。そ
して例えば１本の列配線Ｙ２に５Ｖの電圧を印加して、
残りの列配線に電圧を印加しない状態にすると、出力線
Ｚ１には０Ｖ（デジタルロウ）が得られ、他の出力線Ｚ
２〜Ｚ５には４．５Ｖ（５Ｖ×９／１０）の電圧（デジ
タルハイ）が得られる。列配線Ｙ１〜Ｙ５のそれぞれに
順番に５Ｖの電圧を印加することにより、ＲＯＭメモリ
の内容はコンピュータ５に入力されることになる。
【００２０】もしメモリの内容を変更する場合には、こ
の例であれば印刷抵抗体をレーザまたは刃物等により切
断すればよい。後のメモリ内容の変更を可能にするため
には、この例のように印刷抵抗体を露出させておけばよ
いが、特にメモリ内容を変更する必要がなければ、列配
線Ｙ１〜Ｙ５を含む第２の回路パターンを接続用電極部
を除いてエポキシ樹脂等からなる保護層で覆っておいて
もよい。
の例であれば印刷抵抗体をレーザまたは刃物等により切
断すればよい。後のメモリ内容の変更を可能にするため
には、この例のように印刷抵抗体を露出させておけばよ
いが、特にメモリ内容を変更する必要がなければ、列配
線Ｙ１〜Ｙ５を含む第２の回路パターンを接続用電極部
を除いてエポキシ樹脂等からなる保護層で覆っておいて
もよい。
【００２１】上記例では、印刷抵抗体ｒ11〜ｒ55を絶縁
層２の上に形成しているが、回路基板１の表面に印刷抵
抗体を形成してもよい。この場合には、選択した印刷抵
抗体の一端に対応する絶縁層２の部分に窓部３を形成
し、すべての印刷抵抗体の他端を対応する行配線に接続
する。そして絶縁層２の上に列配線Ｙ１〜Ｙ５を形成す
る際に、窓部３…にも列配線Ｙ１〜Ｙ５を形成するため
の導電性ペーストを充填し、列配線Ｙ１〜Ｙ５の形成と
同時に選択した印刷抵抗体の他端と対応する列配線との
電気的な接続を完了する。
層２の上に形成しているが、回路基板１の表面に印刷抵
抗体を形成してもよい。この場合には、選択した印刷抵
抗体の一端に対応する絶縁層２の部分に窓部３を形成
し、すべての印刷抵抗体の他端を対応する行配線に接続
する。そして絶縁層２の上に列配線Ｙ１〜Ｙ５を形成す
る際に、窓部３…にも列配線Ｙ１〜Ｙ５を形成するため
の導電性ペーストを充填し、列配線Ｙ１〜Ｙ５の形成と
同時に選択した印刷抵抗体の他端と対応する列配線との
電気的な接続を完了する。
【００２２】また上記例で絶縁層２に選択的に窓部３を
形成せずに、印刷抵抗体ｒ11〜ｒ55の一端に対応する絶
縁層２の部分のすべてに窓部３…を形成し、印刷抵抗体
ｒ11〜ｒ55の一端を対応する窓部３…を通して行配線と
選択的に電気的に接続するようにしてもよい。この場合
には、印刷抵抗体の一端と行配線とを導電性塗料を用い
て接続すればよい。
形成せずに、印刷抵抗体ｒ11〜ｒ55の一端に対応する絶
縁層２の部分のすべてに窓部３…を形成し、印刷抵抗体
ｒ11〜ｒ55の一端を対応する窓部３…を通して行配線と
選択的に電気的に接続するようにしてもよい。この場合
には、印刷抵抗体の一端と行配線とを導電性塗料を用い
て接続すればよい。
【００２３】上記例のように印刷抵抗体ｒ11〜ｒ55の抵
抗値が同じであれば、ＲＯＭメモリはデジタルＲＯＭメ
モリとなるが、抵抗値を変えるとアナログＲＯＭメモリ
となる。抵抗値の変更は、抵抗体パターンの変更や、ト
リミングにより簡単に行うことができる。また一部の印
刷抵抗体の抵抗値を同じにして、他の印刷抵抗体の抵抗
値をそれぞれ変えると、１つのＲＯＭメモリの中に、デ
ジタルとアナログのメモリを簡単に混在させることがで
きる。抵抗値の変化は、コンピュータ５の入力の前段に
Ａ／Ｄ変換器を設けることにより、コンピュータ５で簡
単に認識できる。
抗値が同じであれば、ＲＯＭメモリはデジタルＲＯＭメ
モリとなるが、抵抗値を変えるとアナログＲＯＭメモリ
となる。抵抗値の変更は、抵抗体パターンの変更や、ト
リミングにより簡単に行うことができる。また一部の印
刷抵抗体の抵抗値を同じにして、他の印刷抵抗体の抵抗
値をそれぞれ変えると、１つのＲＯＭメモリの中に、デ
ジタルとアナログのメモリを簡単に混在させることがで
きる。抵抗値の変化は、コンピュータ５の入力の前段に
Ａ／Ｄ変換器を設けることにより、コンピュータ５で簡
単に認識できる。
【００２４】デジタルＲＯＭメモリを構成するのであれ
ば、必ずしも上記例のように印刷抵抗体ｒ11〜ｒ55を設
ける必要はない。図４は、印刷抵抗体ｒ11〜ｒ55を用い
ない場合の本発明の他の実施のＲＯＭメモリを備えた多
層回路基板を用いたマイクロコンピュータの実装回路の
他の例を示すものであり、図５はこの多層回路基板の一
部の拡大断面図である。なお図４及び図５において、図
１〜図３に示した実施の形態と同様の部分には、図１〜
図３に示した符号と同じ符号を付して説明を省略する。
なお図５において、回路基板１の表面に示した樹脂層２
´はプリプレグから出た熱硬化性樹脂が硬化して形成さ
れたものである。絶縁層２を感光性樹脂で形成する場合
には、樹脂層２´に相当する部分は絶縁層２と一体に形
成されることになる。
ば、必ずしも上記例のように印刷抵抗体ｒ11〜ｒ55を設
ける必要はない。図４は、印刷抵抗体ｒ11〜ｒ55を用い
ない場合の本発明の他の実施のＲＯＭメモリを備えた多
層回路基板を用いたマイクロコンピュータの実装回路の
他の例を示すものであり、図５はこの多層回路基板の一
部の拡大断面図である。なお図４及び図５において、図
１〜図３に示した実施の形態と同様の部分には、図１〜
図３に示した符号と同じ符号を付して説明を省略する。
なお図５において、回路基板１の表面に示した樹脂層２
´はプリプレグから出た熱硬化性樹脂が硬化して形成さ
れたものである。絶縁層２を感光性樹脂で形成する場合
には、樹脂層２´に相当する部分は絶縁層２と一体に形
成されることになる。
【００２５】この例では、絶縁層２に５本の行配線Ｘ１
〜Ｘ５と５本の列配線Ｙ１〜Ｙ５の交差点に選択的に窓
部３…を形成する。そしてこれらの窓部３…を通して該
窓部の位置で交差する行配線と列配線とを電気的に接続
してマトリックスを構成することによりＲＯＭメモリを
形成している。この場合、窓部３…を通して接続された
行配線と列配線の交差部分が、デジタルにおける“１”
のデータが記憶された部分となり、窓部３が設けられず
に接続されなかった行配線と列配線の交差部分は、デジ
タルにおける“０”のデータが記憶された部分となる。
この構造では、印刷抵抗体を形成しないので、多層回路
基板の価格が安価になる。
〜Ｘ５と５本の列配線Ｙ１〜Ｙ５の交差点に選択的に窓
部３…を形成する。そしてこれらの窓部３…を通して該
窓部の位置で交差する行配線と列配線とを電気的に接続
してマトリックスを構成することによりＲＯＭメモリを
形成している。この場合、窓部３…を通して接続された
行配線と列配線の交差部分が、デジタルにおける“１”
のデータが記憶された部分となり、窓部３が設けられず
に接続されなかった行配線と列配線の交差部分は、デジ
タルにおける“０”のデータが記憶された部分となる。
この構造では、印刷抵抗体を形成しないので、多層回路
基板の価格が安価になる。
【００２６】
【発明の効果】本発明によれば、多層回路基板を製造す
る過程でＲＯＭメモリが形成できるので安価にＲＯＭメ
モリを備えた多層回路基板を得ることができる。またマ
トリックスが形成された部分の上は、他の部品の設置ス
ペースとして利用できるので、多層回路基板の小形化お
よび電子機器の小形化に大きく寄与できる利点がある。
さらにデジタルメモリとアナログメモリが混在したＲＯ
Ｍメモリを備えた多層回路基板を得ることも可能であ
る。
る過程でＲＯＭメモリが形成できるので安価にＲＯＭメ
モリを備えた多層回路基板を得ることができる。またマ
トリックスが形成された部分の上は、他の部品の設置ス
ペースとして利用できるので、多層回路基板の小形化お
よび電子機器の小形化に大きく寄与できる利点がある。
さらにデジタルメモリとアナログメモリが混在したＲＯ
Ｍメモリを備えた多層回路基板を得ることも可能であ
る。
【図１】 本発明のＲＯＭメモリを備えた多層回路基板
を用いたマイクロコンピュータの実装回路の一例を示す
ものである。
を用いたマイクロコンピュータの実装回路の一例を示す
ものである。
【図２】 本発明の多層回路基板の一例の一部を部分的
に除去して拡大した図である。
に除去して拡大した図である。
【図３】 図２のIII −III 線断面図である。
【図４】 印刷抵抗体を用いない場合の本発明の他の実
施のＲＯＭメモリを備えた多層回路基板を用いたマイク
ロコンピュータの実装回路の他の例を示すものである。
施のＲＯＭメモリを備えた多層回路基板を用いたマイク
ロコンピュータの実装回路の他の例を示すものである。
【図５】 図４の回路を有する実施の形態の多層回路基
板の一部の拡大断面図である。
板の一部の拡大断面図である。
１ 回路基板 ２ 絶縁層 ３ 窓部 ４ 導電層 ５ マイクロコンピュータ Ｘ１〜Ｘ５ 行配線 Ｙ１〜Ｙ５ 列配線 ｒ11〜ｒ55 印刷抵抗体
Claims (7)
- 【請求項１】 表面にＸ本の行配線を含む第１の回路パ
ターンを有する回路基板と、 前記回路基板の前記表面に形成されて前記第１の回路パ
ターンを覆う絶縁層と、 前記絶縁層の表面に形成されて前記絶縁層を介して前記
Ｘ本の行配線と交差するＹ本の列配線を含む第２の回路
パターンと、 前記絶縁層を介して交差する前記Ｘ本の行配線と前記Ｙ
本の列配線とにより構成される複数の交差点の各交差点
を構成する１本の前記行配線と１本の前記列配線との間
にそれぞれ位置するように前記回路基板の前記表面また
は前記絶縁層の表面に形成された複数の印刷抵抗体とを
具備し、 前記Ｘ本の行配線はそれぞれ抵抗素子を介して接地さ
れ、 前記絶縁層には前記複数の印刷抵抗体の一端に対応する
複数の部分に選択的に窓部が形成されており、 前記印刷抵抗体の一端は該一端に対応して前記窓部が形
成されていれば該窓部を通して対応する前記行配線及び
前記列配線の一方と電気的に接続され、すべての前記印
刷抵抗体の他端は対応する前記行配線及び前記列配線の
他方と電気的に接続され、 前記Ｘ本の行配線と前記Ｙ本の列配線と前記複数の印刷
抵抗体とによって構成される抵抗マトッリクスをＲＯＭ
メモリとして具備することを特徴とするＲＯＭメモリを
備えた多層回路基板。 - 【請求項２】 表面にＸ本の行配線を含む第１の回路パ
ターンを有する回路基板と、 前記回路基板の前記表面に形成されて前記第１の回路パ
ターンを覆う絶縁層と、 前記絶縁層の表面に形成されて前記絶縁層を介して前記
Ｘ本の行配線と交差するＹ本の列配線を含む第２の回路
パターンと、 前記絶縁層を介して交差する前記Ｘ本の行配線と前記Ｙ
本の列配線とにより構成される複数の交差点の各交差点
を構成する１本の前記行配線と１本の前記列配線との間
にそれぞれ位置するように前記回路基板の前記表面また
は前記絶縁層の表面に形成された複数の印刷抵抗体とを
具備し、 前記Ｘ本の行配線はそれぞれ抵抗素子を介して接地さ
れ、 前記絶縁層には前記複数の印刷抵抗体の一端に対応する
複数の部分に窓部が形成されており、 選択された前記印刷抵抗体の一端は該一端に対応する前
記窓部を通して対応する前記行配線及び前記列配線の一
方と電気的に接続され、すべての前記印刷抵抗体の他端
は対応する前記行配線及び前記列配線の他方と電気的に
接続され、 前記Ｘ本の行配線と前記Ｙ本の列配線と前記複数の印刷
抵抗体とによって構成される抵抗マトッリクスをＲＯＭ
メモリとして具備することを特徴とするＲＯＭメモリを
備えた多層回路基板。 - 【請求項３】 前記複数の印刷抵抗体は、前記絶縁層の
前記表面に選択的に切断可能に形成されている請求項１
または２に記載のＲＯＭメモリを備えた多層回路基板。 - 【請求項４】 前記複数の印刷抵抗体のそれぞれの抵抗
値が同じ値である請求項１，２または３に記載のＲＯＭ
メモリを備えた多層回路基板。 - 【請求項５】 前記複数の印刷抵抗体のそれぞれの抵抗
値が、すべて同じ値ではない請求項１，２または３に記
載のＲＯＭメモリを備えた多層回路基板。 - 【請求項６】 表面にＸ本の行配線を含む第１の回路パ
ターンを有する回路基板と、前記回路基板の前記表面上
に形成された絶縁層と、前記絶縁層の上に形成されて前
記絶縁層を介して前記Ｘ本の行配線と交差するＹ本の列
配線を含む第２の回路パターンとを具備し、 前記Ｘ本の行配線はそれぞれ抵抗素子を介して接地さ
れ、 前記絶縁層には前記Ｘ本の行配線と前記Ｙ本の列配線の
交差点に選択的に窓部が形成されており、 前記窓部を通して該窓部の位置で交差する前記行配線と
前記列配線とが電気的に接続され、 選択的に接続された前記Ｘ本の行配線と前記Ｙ本の列配
線とによって構成されるマトッリクスをＲＯＭメモリと
して具備することを特徴とするＲＯＭメモリを備えた多
層回路基板。 - 【請求項７】 マイクロコンピュータが前記回路基板ま
たは前記絶縁層の上に実装され、前記Ｙ本の列配線がそ
れぞれ前記マイクロコンピュータのアドレス出力線に接
続され、前記Ｘ本の行配線がそれぞれ前記マイクロコン
ピュータの入力線に接続されている請求項１，２または
６に記載のＲＯＭメモリを備えた多層回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9358957A JPH11191677A (ja) | 1997-12-26 | 1997-12-26 | Ｒｏｍメモリを備えた多層回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9358957A JPH11191677A (ja) | 1997-12-26 | 1997-12-26 | Ｒｏｍメモリを備えた多層回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11191677A true JPH11191677A (ja) | 1999-07-13 |
Family
ID=18461993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9358957A Withdrawn JPH11191677A (ja) | 1997-12-26 | 1997-12-26 | Ｒｏｍメモリを備えた多層回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11191677A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004509458A (ja) * | 2000-09-13 | 2004-03-25 | シーメンス アクチエンゲゼルシヤフト | 有機データメモリ、有機データメモリによるｉｄタグ（ｒｆｉｄタグ）、および有機データメモリの使用法 |
-
1997
- 1997-12-26 JP JP9358957A patent/JPH11191677A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004509458A (ja) * | 2000-09-13 | 2004-03-25 | シーメンス アクチエンゲゼルシヤフト | 有機データメモリ、有機データメモリによるｉｄタグ（ｒｆｉｄタグ）、および有機データメモリの使用法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |