JPH11185489A - 半導体記憶装置及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリアクセスの高速化を図ることにある。 【解決手段】 複数のワード線と、複数のワード線に結
合されたメモリセルとを含む半導体記憶装置において、
高耐圧処理されたトランジスタにより形成され、メモリ
セルへのデータ書き込みのために対応するワード線を選
択的に駆動するための第１ドライバ回路（ＤＰＥ）と、
高耐圧系ドライバを構成するトランジスタより駆動能力
の高いトランジスタにより形成され、メモリセルからの
データ読み出しのためにワード線を選択的に駆動するた
めの第２ドライバ回路（ＤＲ）とを設け、データ読み出
しの際のワード線選択の高速化を達成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
特に電気的に書き換え可能な不揮発性メモリの改良技術
に関し、例えばフラッシュメモリ及びそれをプログラム
メモリとして内蔵するマイクロコンピュータに適用して
有効な技術に関する。

【０００２】

【従来の技術】従来、不揮発性半導体記憶素子（メモリ
セル）をアレイ状に配置し、メモリセル群のコントロー
ルゲート共通線すなわち、同一ワード線に接続する当該
メモリセル群（セクタ）の電気的書き換え（電気的消
去、電気的書き込み）を行う不揮発性メモリにおいて、
ワード線に正及び負の高電圧を印加することにより、ワ
ード線単位の消去を可能とする方式が提案されている。
これについては例えば、「Symposium on VLSI Technolo
gy Digest of Technical Papers pp77-78 1991」、「Sy
mposium on VLSI Circuits Digest of Technical Paper
s pp85-86 1991」に記載され、さらに書き込み動作時に
正及び負の高電位をワード線に印加する方式としては、
「Technical Digest of International Electron Devic
e Meeting pp.599-602 1992、同誌991-9931992」に記載
されている。

【０００３】また、ワード線を駆動するワードデコーダ
回路を階層化構造、すなわち、メインデコーダ回路とサ
ブワードデコーダ回路により構成する方式が提案されて
いる。これについては、「International Solid-State
Circuits Conference Digestof Technical Papers pp97
-98 1993」に記載されている。

【０００４】さらに、高電圧を取り扱う回路では、レベ
ル変換回路を用いて信号レベルを変換する必要があり、
それについて記載された文献の例としては、「ISSCC91/
SESSION 16/NON-VOLATILE AND SPECIALTY MEMORY/PAPER
FA 16.1」がある。

【０００５】

【発明が解決しようとする課題】フラッシュメモリなど
の不揮発性メモリはデータの書き込み／消去に高電圧が
必要なことから高耐圧トランジスタを使わざるを得な
い。ＭＯＳトランジスタの高耐圧化のためには、ゲート
酸化膜が厚くされたり、ゲート電極ＳＧと高濃度拡散層
間、及び高濃度拡散層とＬＯＣＯＳ（ロコス）間に低濃
度拡散層が形成されたりする。しかしそのように高耐圧
化されたＭＯＳトランジスタは、電流が流れ難く、駆動
能力が低いため、動作速度は、高耐圧化されていないＭ
ＯＳトランジスタに比べてどうしても低下してしまう。
このため、ワード線選択の高速化が困難となる。また、
フラッシュメモリでは、データ読み出し経路にレベル変
換回路や書き換え制御回路などが存在するため、そこで
の信号遅延が大きい。このことも、フラッシュメモリの
アクセスタイムの短縮化を阻害する要因とされる。

【０００６】本発明の目的は、半導体記憶装置における
読み出し動作の高速化を図ることにある。

【０００７】本発明の別の目的は、そのように高速化さ
れた半導体記憶装置を備えたデータ処理装置を提供する
ことにある。

【０００８】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、半導体記憶装置（ＦＭＲＹ）に
おいて、１本のワード線毎に、それを駆動するための第
１ドライバ回路（ＤＰＥ）及び第２ドライバ回路（Ｄ
Ｒ）を設け、上記第１ドライバ回路を形成するトランジ
スタのゲート酸化膜厚と、上記第２ドライバ回路を形成
するトランジスタのゲート酸化膜とを異ならせる。

【００１１】上記した手段によれば、第２ドライバ回路
を形成するトランジスタのゲート酸化膜が第１ドライバ
回路を形成するトランジスタのゲート酸化膜よりも薄い
ものとすると、第２ドライバ回路は第１ドライバ回路に
比べて高速動作が可能とされ、データ読み出しの際のワ
ード線を高速に駆動することができる。このことが、半
導体記憶装置における読み出し動作の高速化を達成す
る。

【００１２】ワード線に供給された高電圧が低耐圧系ド
ライバ回路に印加されないようにするため、上記第２ド
ライバ回路と上記ワード線との間に、上記メモリセルへ
のデータ書き換えの際に上記第２ドライバ回路を上記ワ
ード線から切り離すスイッチ回路（ＳＷ）を設けること
ができる。

【００１３】上記スイッチ回路は、上記第１のゲート酸
化膜厚から成るトランジスタにより、あるいは、第１ゲ
ート及び第２ゲートを含む２層ゲートトランジスタによ
り構成することができる。上記２層ゲートトランジスタ
の第１ゲートはダイオード接続されたトランジスタを介
して電源に接続され、上記２層ゲートトランジスタの第
２ゲートは上記第２ドライバの出力端子に結合される。

【００１４】上記第２ドライバ回路は、第１のアドレス
信号群から生成されるブロック選択信号と、第２のアド
レス信号群から生成される行選択信号とのアンド論理を
得る論理回路（ＤＲ１〜ＤＲｉ）を含んで構成すること
ができる。

【００１５】上記論理回路は、上記第１のアドレス信号
群から生成されるブロック選択信号や、上記第２のアド
レス信号群から生成される行選択信号のレベルよりも高
いレベルに変換する電圧レベル変換回路を含んで構成す
ることができる。また、外部から供給された電源電圧に
基づいて内部昇圧された電圧を動作用電源として上記論
理回路に供給することができる。

【００１６】ワード線駆動を読み出しサイクルに同期さ
せるため、１度選択されたワード線を次のリードサイク
ルが始まる前に強制的に非選択状態にするための制御回
路（Ａｚ−Ｄｒ）を含めることができる。このとき、上
記制御回路は、入力されたスタンバイ信号に応じて上記
第２ドライバの出力論理をローレベルに固定すること
で、対応するワード線の蓄積電荷を放出するモードを設
けることができる。

【００１７】また、上記構成の半導体記憶装置（ＦＭＲ
Ｙ）を含んでマイクロコンピュータ（１０）を構成する
ことができる。

【００１８】

【発明の実施の形態】図２７には、本発明にかかるデー
タ処理装置の一例であるシングルチップマイクロコンピ
ュータが示される。同図に示されるシングルチップマイ
クロコンピュータ１０は、フラッシュメモリＦＭＲＹ、
ＣＰＵ１２、ＤＭＡＣ１３、バスコントローラ（ＢＳ
Ｃ）１４、ＲＯＭ１５、ＲＡＭ１６、タイマ１７、シリ
アルコミュニケーションインタフェース（ＳＣＩ）１
８、第１乃至第９入出力ポートＩＯＰ１〜ＩＯＰ９、ク
ロック発振器（ＣＰＧ）１９の機能ブロック乃至はモジ
ュールから構成され、公知の半導体製造技術により１つ
の半導体基板上に半導体集積回路として形成される。

【００１９】上記シングルチップマイクロコンピュータ
１０は、電源端子として、グランドレベル端子Ｖｓｓ、
電源電圧レベル端子Ｖｃｃ、フラッシュメモリＦＭＲＹ
の書き込み消去用高電圧端子Ｖｐｐ、その他専用制御端
子として、リセット端子ＲＥＳ、スタンバイ端子ＳＴＢ
Ｙ、モード制御端子ＭＯＤＥ、クロック入力端子ＥＸＴ
ＡＬ、ＸＴＡＬを有する。それらは外部端子である。

【００２０】フラッシュメモリＦＭＲＹの書き込み消去
用高電圧を電源電圧レベル端子Ｖｃｃから供給される５
Ｖのような電圧を内部昇圧で得る場合には当該高電圧専
用の外部端子Ｖｐｐを省略できる。クロック入力端子Ｅ
ＸＴＡＬ、ＸＴＡＬに接続される、図示はされない水晶
振動子に基づいて、クロック発振器９が生成するシステ
ムクロックに同期して、シングルチップマイクロコンピ
ュータ１０は動作する。あるいは外部クロックをＥＸＴ
ＡＬ端子に入力してもよい。システムクロックの１周期
を１ステートと呼ぶ。

【００２１】上記機能ブロックは、内部バスによって相
互に接続される。内部バスはアドレスバス・データバス
の他、リード信号、ライト信号、さらにバスサイズ信
号、そしてシステムクロックなどを含む制御バスなどに
よって構成される。内部アドレスバスには、ＩＡＢ、Ｐ
ＡＢが存在し、内部データバスにはＩＤＢ、ＰＤＢが存
在する。ＩＡＢ、ＩＤＢはフラッシュメモリＦＭＲＹ、
ＣＰＵ１２、ＲＯＭ１５、ＲＡＭ１６、バスコントロー
ラ１４、入出力ポートＩＯＰ１〜ＩＯＰ９の一部に接続
される。ＰＡＢ、ＰＤＢはバスコントローラ１４、タイ
マ１７、ＳＣＩ１８、入出力ポートＩＯＰ１〜９に接続
される。ＩＡＢとＰＡＢ、ＩＤＢとＰＤＢは、それぞれ
バスコントローラ１４でインタフェースされる。特に制
限されないが、ＰＡＢとＰＤＢはそれが接続されている
機能ブロック内のレジスタアクセスに専ら用いられる。

【００２２】入出力ポートＩＯＰ１〜ＩＯＰ９は、外部
バス信号と、入出力回路の入出力信号との入出力に兼用
とされている。これらは、動作モードあるいはソフトウ
エアの設定により、機能を選択されて、使用される。外
部アドレス、外部データは、それぞれ、これらの入出力
ポートに含まれる図示しないバッファ回路を介してＩＡ
Ｂ、ＩＤＢと接続されている。ＰＡＢ、ＰＤＢは入出力
ポートやバスコントローラ１４などの内蔵レジスタをリ
ード／ライトするために使用され、外部バスとは直接の
関係はない。

【００２３】上記リセット端子ＲＥＳにシステムリセッ
ト信号が加えられると、モード制御端子ＭＯＤＥで与え
られる動作モードを取り込み、シングルチップマイクロ
コンピュータ（以下単にマイクロコンピュータとも記
す）１０はリセット状態にされる。動作モードは、特に
制限はされないものの、内蔵ＲＯＭ１５の有効／無効、
アドレス空間を１６Ｍバイトまたは１Ｍバイト、データ
バス幅の初期値を８ビット、１６ビットあるいは３２ビ
ットの何れにするかなどを決定する。必要に応じてモー
ド制御端子ＭＯＤＥは複数端子とされ、これらの端子へ
の入力状態の組合せで動作モードが決定される。

【００２４】リセット状態を解除すると、ＣＰＵ１２
は、スタートアドレスをリードして、このスタートアド
レスから命令のリードを開始するリセット例外処理を行
なう。上記スタートアドレスは、特に制限はされないも
のの０番地から始まる領域に格納されているものとす
る。その後、ＣＰＵ１２は上記スタートアドレスから順
次命令を実行する。

【００２５】このマイクロコンピュータ１０においてフ
ラッシュメモリＦＭＲＹはユーザプログラム、チューニ
ング情報、データテーブルなどを適宜格納する。ＲＯＭ
１５は、特に制限されないが、ＯＳのようなシステムプ
ログラムが格納される。

【００２６】ここで、ＣＰＵ１２によるフラッシュメモ
リＦＭＲＹの動作制御について説明する。フラッシュメ
モリＦＭＲＹは内部バスＩＡＢ，ＩＤＢに結合され、Ｃ
ＰＵ１２などによってアクセス可能にされる。すなわ
ち、ＣＰＵ１２は、書き込み／消去制御レジスタＷＥＲ
ＥＧに対する制御情報の設定、メモリセルＭＣからデー
タを読み出すための読み出し動作を指示するときの上記
制御信号ＲＥＡＤの供給、アドレス信号の供給、書き込
みデータの供給を制御する。消去ベリファイ及び書き込
みベリファイのためのリード動作の指示はＣＰＵ１２が
行い、読み込んだデータをＣＰＵ１２がベリファイす
る。

【００２７】リセット端子ＲＥＳへのリセットの指示は
システム上に配置されたリセット回路から与えられる。
当該図示しないリセット回路は、パワーオンリセット又
は図示しないシステム上に配置されたリセットボタンの
押下操作、あるいはマイクロコンピュータ１０からに指
示に基づいて、リセット端子ＲＥＳへのリセットを指示
する。

【００２８】特に制限されないが、マイクロコンピュー
タ１０は、複数ビットから成るモード信号ＭＯＤＥが所
定の値にされるとフラッシュメモリＦＭＲＹに対する外
部からの直接アクセスを可能にする動作モードが設定さ
れる。この動作モードにおいて、ＣＰＵ１２は外部に対
する実質的な制御動作が停止若しくはＣＰＵ１２と内部
バスＩＤＢ，ＩＡＢとの接続が切り離され、フラッシュ
メモリＦＭＲＹは例えば入出力ポートＩＯＰ１及びＩＯ
Ｐ２を介して外部から直接アクセス可能にされる。この
動作モードにおいてマイクロコンピュータは見掛けフラ
ッシュメモリＦＭＲＹの単体チップと等価にされる。し
たがって、フラッシュメモリＦＭＲＹに対する上記全て
のアクセス制御情報は図示しない外部のデータプロセッ
サなどから供給されることになる。

【００２９】したがって、マイクロコンピュータ１０に
内蔵されたフラッシュメモリＦＭＲＹに対してプログラ
ムやデータを最初に書込む動作は、ＥＰＲＯＭライタの
ような書き込み装置を用いて能率的に行ったり、あるい
は内蔵ＣＰＵ１２の制御で行ったりすることができる。
後者にあってはマイクロコンピュータが回路基板に実装
された状態（オンボード状態）でも書換えが可能である
ことを意味する。

【００３０】図２８には上記フラッシュメモリＦＭＲＹ
の構成例が示される。同図に示されるフラッシュメモリ
ＦＭＲＹは、８ビットのデータ入出力端子Ｄ０〜Ｄ７を
有し、各データ入出力端子毎にメモリアレイＡＲＹ０〜
ＡＲＹ７を備える。各メモリアレイＡＲＹ０〜ＡＲＹ７
は同じ様に構成され、それらによって一つのメモリセル
アレイを成す。

【００３１】それぞれのメモリアレイＡＲＹ０〜ＡＲＹ
７にはそれぞれ２層ゲート構造の絶縁ゲート型電界効果
トランジスタによって構成されたメモリセルがマトリク
ス配置されて成るメモリセル群ＳＭを有する。

【００３２】同図においてＷ１１〜Ｗｉｊ全てのメモリ
アレイＡＲＹ０〜ＡＲＹ７に共通のワード線である。同
一行に配置されたメモリセルのコントロールゲートは、
それぞれ対応するワード線に接続される。

【００３３】上記ソース線ＳＬにはインバータ回路のよ
うな電圧出力回路ＶＯＵＴから消去に利用される高電圧
Ｖｐｐが供給される。電圧出力回路ＶＯＵＴの出力動作
は、消去制御回路ＥＣＯＮＴから出力される消去信号Ｅ
ＲＡＳＥ＊（信号＊は信号反転もしくはローイネーブル
を示す）によって制御される。すなわち、消去信号ＥＲ
ＡＳＥ＊のローレベル期間に、電圧出力回路ＶＯＵＴは
高電圧Ｖｐｐをソース線ＳＬに供給して全てのメモリセ
ルＭＣ及びＭＣ−Ｒのソース領域に消去に必要な高電圧
を供給する。これによって、フラッシュメモリＦＭＲＹ
は全体が一括消去可能にされる。

【００３４】上記ワード線Ｗ１１〜Ｗｉｊの選択は、Ｘ
アドレスラッチＸＡＬＡＴを介して取り込まれるＸアド
レス信号ＡＸをＸアドレスデコーダＸＡＤＥＣが解読す
ることによって行われる。ワードドライバＷＤＲＶはＸ
アドレスデコーダＸＡＤＥＣから出力される選択信号に
基づいてワード線を駆動する。データ読み出し動作にお
いてワードドライバＷＤＲＶは、電圧選択回路ＶＳＥＬ
から供給される３Ｖのような電圧Ｖｃｃと０Ｖのような
接地電位とを電源として動作され、選択されるべきワー
ド線を電圧Ｖｃｃによって選択レベルに駆動し、非選択
とされるべきワード線を接地電位のような非選択レベル
に維持させる。データの書き込み動作においてワードド
ライバＷＤＲＶは、−９Ｖのような電圧Ｖｐｐと０Ｖの
ような接地電位とを電源として動作され、選択されるべ
きワード線を−９Ｖのような書き込み用高電圧レベルに
駆動する。データの消去動作においてワードドライバＷ
ＤＲＶの出力は９Ｖとされる。

【００３５】それぞれのメモリアレイＡＲＹ０〜ＡＲＹ
７において上記データ線ＤＬ０〜ＤＬ７はＹ選択スイッ
チＹＳ０〜ＹＳ７を介して共通データ線ＣＤに共通接続
される。Ｙ選択スイッチＹＳ０〜ＹＳ７のスイッチ制御
は、ＹアドレスラッチＹＡＬＡＴを介して取り込まれる
Ｙアドレス信号ＡＹをＹアドレスデコーダＹＡＤＥＣが
解読することによって行われる。ＹアドレスデコーダＹ
ＡＤＥＣの出力選択信号は全てのメモリアレイＡＲＹ０
〜ＡＲＹ７に共通に供給される。したがって、Ｙアドレ
スデコーダＹＡＤＥＣの出力選択信号のうちの何れか一
つが選択レベルにされることにより、各メモリアレイＡ
ＲＹ０〜ＡＲＹ７の共通データ線ＣＤには１本のデータ
線が接続される。

【００３６】メモリセルＭＣから共通データ線ＣＤに読
み出されたデータは選択スイッチＲＳを介してセンスア
ンプＳＡに与えられ、ここで増幅されて、データ出力バ
ッファＤＯＢを介してデータバスに出力される。上記選
択スイッチＲＳは読み出し信号ＲＥＡＤによってスイッ
チ制御される。

【００３７】外部から供給される書き込みデータはデー
タ入力バッファＤＩＢを介してデータ入力ラッチＤＩＬ
に保持される。データ入力ラッチＤＩＬに保持されたデ
ータが”０”のとき、書き込み回路ＷＲは選択スイッチ
ＷＳを介して共通データ線ＣＤに書き込み用の高電圧を
供給する。この書き込み用高電圧はＹ選択スイッチＹＳ
０〜ＹＳ７によって選択された何れかのデータ線を通し
て、ワード線によってコントロールゲートに高電圧が印
加されるメモリセルのドレインに供給され、これによっ
て当該メモリセルが書き込みされる。上記選択スイッチ
ＷＳは制御信号ＷＲＩＴＥによってスイッチ制御され
る。書き込みの各種タイミングや電圧の選択制御のよう
な書き込み動作手順は書き込み制御回路ＷＣＯＮＴが制
御する。この書き込み制御回路ＷＣＯＮＴに対する書き
込み動作の指示や書き込みベリファイ動作の指示、そし
て上記消去制御回路ＥＣＯＮＴに対する消去動作の指示
や消去ベリファイ動作の指示は、書き込み／消去用の制
御レジスタＷＥＲＥＧが与える。この制御レジスタＷＥ
ＲＥＧはデータバスに接続可能にされ、外部から制御デ
ータの書き込みが可能にされる。

【００３８】上記制御レジスタＷＥＲＥＧは、Ｖｐｐビ
ット、ＰＶビット、Ｐビット、及びＥビットを有する。
Ｐビットは書き込み動作の指示ビットとされる。Ｅビッ
トは消去動作の指示ビットとされる。Ｖｐｐビット及び
Ｅビットが設定されることによって、これを参照する消
去制御回路ＥＣＯＮＴが所定の手順に従って消去のため
の内部動作を制御する。また、Ｖｐｐビット及びＰビッ
トが設定されることにより、これを参照する書き込み制
御回路ＷＣＯＮＴが所定の手順に従って書き込みのため
の内部動作を制御する。消去及び書き込みのための内部
動作は所定レベルの電圧を形成することによって行われ
る。消去ベリファイ動作は消去されたメモリセルに対し
て読み出し動作を行って消去が完了したか否かを検証す
る動作とされ、書き込みベリファイ動作は書き込みされ
たメモリセルから当該書き込みデータを読み出してこれ
を書き込みデータと比較することによって書き込みが完
了したか否かを検証する動作とされる。これらベリファ
イ動作は外部のＣＰＵ又はデータプロセッサがフラッシ
ュメモリに対するリードサイクルを起動して行われる。

【００３９】図１には、上記ワードドライバＷＤＲＶ付
近の構成例が示される。

【００４０】ワードドライバＷＤＲＶは、ＸデコーダＸ
ＡＤＥＣの出力信号に基づいてワード線を駆動するため
の低耐圧系ドライバ回路ＤＲや、ＸデコーダＸＡＤＥＣ
の出力信号に基づいてワード線を駆動するための高耐圧
系ドライバ回路ＤＰＥ、さらにはデータ書き込みの際に
低耐圧系ドライバ回路ＤＲに高電圧が印加されないよう
にするための分離切り換えスイッチＳＷとを含む。

【００４１】ここで、高耐圧系ドライバ回路ＤＰＥを構
成するＭＯＳトランジスタには高耐圧化されたものが適
用される。ＭＯＳトランジスタの高耐圧化のためには、
ゲート酸化膜が厚くされたり、ゲート電極ＳＧと高濃度
拡散層間、及び高濃度拡散層とＬｏｃａｓ（ロコス）間
に低濃度拡散層が形成されたりする。しかしそのように
高耐圧化されたＭＯＳトランジスタは、電流が流れ難
く、駆動能力が低いため、動作速度は、高耐圧化されて
いないＭＯＳトランジスタに比べてどうしても低下して
しまう。フラッシュメモリの書き込み動作速度は、記憶
情報の読み出し速度よりも遅くなる。しかし、シングル
チップマイクロコンピュータ１０に内蔵されるフラッシ
ュメモリＦＭＲＹの場合、記憶情報の読み出しがほとん
どであり、しかもこの記憶情報がプログラムであること
を考えると、書き込み動作よりも読み出し動作の高速化
が重要となる。そこで、高耐圧系ドライバＤＰＥとは別
に低耐圧系ドライバＤＲを設け、読み出し動作の場合に
のみ低耐圧系ドライバＤＲを使うようにする。また、高
耐圧系ドライバＤＰＥが使用されるとき、低耐圧系ドラ
イバＤＲを構成するＭＯＳトランジスタに高電圧が印加
されて当該ＭＯＳトランジスタが破損しないようにする
ため、分離切り換えスイッチＳＷを設け、低耐圧系ドラ
イバＤＲを構成するＭＯＳトランジスタへの高電圧印加
防止を図っている。

【００４２】図２には、上記低耐圧系ドライバ回路Ｄ
Ｒ、高耐圧系ドライバ回路ＤＰＥ、及び分離切り換えス
イッチＳＷの詳細な構成例が示される。

【００４３】ブロック分割にかかる複数個のワードドラ
イバＷＤＲＶ１〜ＷＤＲＶｉが設けられ、それに対応し
てメモりセル群ＳＭ１〜ＳＭｉが設けられている。

【００４４】ワードドライバＷＤＲＶ１〜ＷＤＲＶｉは
互いに同一構成とされ、そのうちの一つであるワードド
ライバＷＤＲＶ１についての構成が代表的に示される。

【００４５】ワードドライバＷＤＲＶ１は、読み出し専
用である低耐圧系ドライバＤＲ１〜ＤＲｉと、それに対
応して配置された分離切り換えスイッチＳＷ１〜ＳＷｉ
と、書き込み専用である高耐圧系ドライバＤＰＥ１〜Ｄ
ＰＥｉ、及びレベル変換回路（ＢＰ−Ｄｒ，ＢＮ−Ｄ
ｒ）を含む。

【００４６】低耐圧系ドライバＤＲ１〜ＤＲｉは、それ
ぞれブロック選択信号ＡＤ１〜ＡＤｉと、プリデコーダ
Ａｚ−Ｄｒの出力信号とのアンド論理を得るアンド回路
とされ、低耐圧ＭＯＳトランジスタ（高耐圧化されてい
ないＭＯＳトランジスタ）によって構成される。この低
耐圧系ドライバＤＲ１〜ＤＲｉの出力信号は、それぞれ
後段の分離切り換えスイッチＳＷ１〜ＳＷｉを介して、
対応するワード線Ｗ１１〜Ｗ１ｉに結合される。分離切
り換えスイッチＳＷ１〜ＳＷｉは、切り換え制御信号Ｓ
ＥＬによってオンオフ制御される。切り換え制御信号Ｓ
ＥＬによって分離切り換えスイッチＳＷ１〜ＳＷｉがオ
ンされた状態でのみ、低耐圧系ドライバＤＲ１〜ＤＲｉ
によるワード線駆動が可能とされる。

【００４７】高耐圧系ドライバＤＰＥは、それぞれワー
ド線Ｗ１１〜Ｗ１ｉに対応して配置された高耐圧系ドラ
イバＤＰＥ１〜ＤＰＥｉによって構成される。高耐圧系
ドライバＤＰＥ１〜ＤＰＥｉは、高耐圧化されたＰチャ
ンネル型ＭＯＳトランジスタと高耐圧化されたｎチャン
ネル型ＭＯＳトランジスタとが直列接続されて成る。高
耐圧系ドライバＤＰＥ１〜ＤＰＥｉにおいて、Ｐチャン
ネル型ＭＯＳトランジスタのソース電極はレベル変換回
路ＢＰ−Ｄｒ，ＢＮ−Ｄｒの第１出力端子Ｂ１Ｐに結合
され、ｎチャンネル型ＭＯＳトランジスタのソース電極
はレベル変換回路ＢＰ−Ｄｒ，ＢＮ−Ｄｒの第２出力端
子Ｂ１Ｎに結合される。Ｐチャンネル型ＭＯＳトランジ
スタとｎチャンネル型ＭＯＳトランジスタとの直列接続
箇所がそれぞれ対応するワード線Ｗ１１〜Ｗ１ｉに結合
される。高耐圧系ドライバＤＰＥ１〜ＤＰＥｉにおいて
Ｐチャンネル型ＭＯＳトランジスタ、及びｎチャンネル
型ＭＯＳトランジスタのウェルには、それぞれ所定のウ
ェル電位ＶＢＰ、及びＶＮＮが印加される。また、高耐
圧系ドライバＤＰＥ１〜ＤＰＥｉにおいてＰチャンネル
型ＭＯＳトランジスタのゲート電極には、レベル変換回
路Ｇｊ−Ｄｒの出力信号ＧＰ１〜ＧＰｉが供給され、ｎ
チャンネル型ＭＯＳトランジスタのゲート電極にはレベ
ル変換回路Ｇｊ−Ｄｒの出力信号ＧＮ１〜ＧＮｉが供給
される。

【００４８】レベル変換回路ＢＰ−Ｄｒ，ＢＮ−Ｄｒは
ブロック選択信号によって選択／非選択の切り換えが行
われ、読み出し書き換え制御信号ＲＷＣによって出力電
圧の切り換えが行われる。

【００４９】図２４にはメモリセル群ＳＭ１〜ＳＭｉの
構成例が示される。

【００５０】一般にメモりセルをＭｉｊｍで示すと、添
え字のｉはワード線を選択する第１の信号群から生成さ
れるブロック選択アドレス信号に、ｊはワード線を選択
する第２のアドレス信号群から生成されるゲート選択ア
ドレス信号、ｍはデータ線を選択するアドレス信号に、
それぞれ対応している。

【００５１】図２４に示される構成はＮＯＲ（ノア）型
と称されるもので、ワード線Ｗｉｊにはメモリセルｉｊ
１〜Ｍｉｊｍが接続され、データ線Ｄｍには、メモリセ
ルＭ１１ｍ〜Ｍｉｊｍが接続されている。また、メモリ
セルのソース線は共通ソース線ＣＳに接続されている。

【００５２】図１１にはレベル変換回路ＢＰ−Ｄｒ，Ｂ
Ｎ−Ｄｒに入力される電圧が示され、図１２にはレベル
変換回路ＢＰ−Ｄｒ，ＢＮ−Ｄｒの出力状態例が示され
る。

【００５３】レベル変換回路ＢＰ−Ｄｒ，ＢＮ−Ｄｒに
は、特に制限されないが、高電位側電源Ｖｃｃ、９Ｖ、
０Ｖ、−９Ｖが入力れ、読み出し書き込み制御信号ＲＷ
Ｃｎによって読み出し、書き込み、消去が指示されると
き、レベル変換回路ＢＰ−Ｄｒ，ＢＮ−Ｄｒの第１出力
電圧ＢｉＰ、第２出力電圧ＢｉＮは、それぞれ図１２に
示されるようになる。

【００５４】読み出し状態において、選択ブロックでは
第１出力電圧ＢｉＰは高電位側電源Ｖｃｃレベル、第２
出力電圧ＢｉＮは０Ｖとされ、非選択ブロックでは第１
出力電圧ＢｉＰ及び第２出力電圧ＢｉＮはともに０Ｖと
される。

【００５５】書き込み状態において、選択ブロックでは
第１出力電圧ＢｉＰは０Ｖ、第２出力電圧ＢｉＮは−９
Ｖとされ、非選択ブロックでは第１出力電圧ＢｉＰ及び
第２出力電圧ＢｉＮはともに０Ｖとされる。

【００５６】消去状態において、選択ブロックでは第１
出力電圧ＢｉＰは９Ｖ、第２出力電圧ＢｉＮは０Ｖとさ
れ、非選択ブロックでは第１出力電圧ＢｉＰ及び第２出
力電圧ＢｉＮはともに０Ｖとされる。

【００５７】上記分離切り換えスイッチＳＷ１〜ＳＷｉ
は、特に制限されないが、それぞれ図１３（ａ），
（ｂ）及び図１４に示されるように構成することができ
る。

【００５８】例えば図１３（ａ）に示されるように、ｎ
チャンネル型ＭＯＳトランジスタ１２１とＰチャンネル
型ＭＯＳトランジスタ１２２とが並列接続されて成るＣ
ＭＯＳトランスファゲートにより分離切り換えスイッチ
ＳＷ１〜ＳＷｉを構成することができる。ｎチャンネル
型ＭＯＳトランジスタ１２１のゲート電極には、ゲート
電位Ｖｇが、また、Ｐチャンネル型ＭＯＳトランジスタ
１２２のゲート電極にはＶｇと相補レベルの電位Ｖｇ＊
が入力されるゲート電位Ｖｇ，Ｖｇ＊は、切り換え制御
信号ＳＥＬに基づいてチップ内で形成される。Ｖｗはワ
ード線の電位、Ｖｄはブロック選択信号ＡＤ１〜ＡＤｉ
の電位である。

【００５９】また、図１３（ｂ）に示されるように１個
のｎ型ＭＯＳトランジスタ１３１により構成することが
できる。ここで、Ｖｇは、ｎチャンネル型ＭＯＳトラン
ジスタ１３１を確実にオンさせるために、高電位電源Ｖ
ｃｃよりもｎチャンネル型ＭＯＳトランジスタのしきい
値以上高い電位とされ、それは切り換え制御信号ＳＥＬ
に基づいてチップ内で形成される。

【００６０】さらに、図１４に示されるように、ブート
ストラップ昇圧機能を利用して分離切り換えスイッチＳ
Ｗ１〜ＳＷｉを構成することができる。第１ゲートＧ１
及び第２ゲートＧ２を有する２層ゲートＭＯＳトランジ
スタ１４２が設けられる。この２層ゲートＭＯＳトラン
ジスタ１４２の第１ゲート電極にはドライバ出力電圧Ｖ
ｄが供給され、第２ゲート電極はｎチャンネル型ＯＳト
ランジスタ１４１を介して高電位側電源Ｖｃｃに結合さ
れる。図１５に示されるように、ドライバ出力電圧Ｖｄ
が０ＶからＶｃｃに切り換わることにより、第１ゲート
電極Ｇ１の電圧Ｖ１ｇが（Ｖｃｃ−Ｖｔｈｎ）から（２
Ｖｃｃ−Ｖｔｈｎ）に変化され、ワード線電位Ｖｗが０
ＶからＶｃｃに変化される。つまり、ドライバ出力電圧
ＶｄがＶｃｃに切り換わることで２層ゲートＭＯＳトラ
ンジスタ１４２がオンされてワード線にＶｃｃが供給さ
れる。ここで、書き換え時は第１ゲートを基板と同電位
とすることで、ワード線に高電圧が供給されても２層ゲ
ートＭＯＳトランジスタ１４２はオンされない。ＰＷは
Ｐウェルであり、このＰウェルには所定のウェル電圧が
供給される。

【００６１】図１６には、図１４に示される分離切り換
えスイッチを適用した場合の読み出し、書き込み、消去
の際の状態例が示される。

【００６２】先ず選択ブロックについて説明する。

【００６３】読み出し状態において、第１ゲート電圧Ｇ
１の電圧Ｖ１ｇ、ドライバ出力電圧Ｖｄ、及びワード線
電位ＶｗはＶｃｃレベルとされる。ウェル電位Ｖｂは０
Ｖとされる。書き込状態においては高耐圧系ドライバを
介して高電圧供給が行われるので、第１ゲート電圧Ｇ１
の電圧Ｖ１ｇ、ウェル電位Ｖｂ、及びワード線電位Ｖｗ
は−９Ｖとされる。ドライバ出力電圧Ｖｄは０Ｖであ
り、ワード線の高電圧が低耐圧系ドライバに印加されず
に済む。消去状態において、第１ゲートＧ１の電圧Ｖ１
ｇ、ドライバ出力電圧Ｖｄ、ウェル電位Ｖｂは０Ｖとさ
れ、ワード線電位は９Ｖとされる。

【００６４】次に非選択ブロックについて説明する。

【００６５】別のブロックが選択された場合の読み出し
状態においては、第１ゲート電圧Ｇ１の電圧Ｖ１ｇ、ド
ライバ出力電圧Ｖｄ、ウェル電位Ｖｂ、及びワード線電
位Ｖｗは０Ｖとされる。また、別ブロックが選択された
の書き込み状態において、第１ゲートＧ１の電圧Ｖ１
ｇ、ウェル電位Ｖｂは−９Ｖとされ、ドライバ出力電圧
Ｖｄ、ワード線電圧Ｖｗは０Ｖとされる。ウェル電位Ｖ
ｂは−９Ｖとされる。消去状態において、第１ゲートＧ
１の電圧Ｖ１ｇ、ドライバ出力電圧Ｖｄ、ウェル電位Ｖ
ｂ、及びワード線電位は０Ｖとされる。

【００６６】図６にはレベル変換回路ＢＰ−Ｄｒ，ＢＮ
−Ｄｒ、Ｇｊ−Ｄｒの構成例が示される。

【００６７】レベル変換回路ＢＰ−Ｄｒ，ＢＮ−Ｄｒ、
Ｇｊ−Ｄｒは、特に制限されないが、それ自体公知のラ
ッチ型電圧変換回路を含んで構成される。ブロック選択
アドレス信号Ｂ１Ｎを駆動するドライバ回路の前段の回
路が２段の構成をとっているのは、トランジスタの最小
ソース・ドレイン間耐圧を確保するためである。電圧Ｖ
ＦＦの電位はメモリセルのしきい値を下げる動作中（ベ
リファイ動作を含む）には、負の電圧とし、それ以外の
動作では接地電位Ｖｓｓである。ＡＸＢは第１のアドレ
ス信号群を入力とするアドレスバッファの出力信号の相
補アドレス信号である。ＷＷＶはメモリセルのしきい値
を下げる動作中（ベリファイ動作を含む）、ハイレベル
に活性する信号であり、ＷＷＶＢはその否定信号であ
る。ＷＶＢは低いしきい値をベリファイする動作と電圧
切り換え動作で、ローレベルに活性する信号である。Ｒ
ＥＶは読み出し動作中でハイレベルに活性し、ワード線
を選択前にｎチャンネル型ＭＯＳトランジスタを介して
接地電位Ｖｓｓにリセットする信号である。

【００６８】図７には、入力アドレスとデコーダ及びそ
れに対応する低耐圧系ドライバの階層化構成例が示され
る。説明の便宜上、アドレスを４本としている。

【００６９】尚、図７ではメモリセル群ＳＭ１に対応す
る回路の構成例が代表的に示される。

【００７０】低耐圧系ドライバＤＲ１〜ＤＲ４の前段に
は、第１のアドレス群をデコードするためのアンドゲー
ト７１〜７４が設けられ、低耐圧系ドライバＤＲ１〜Ｄ
Ｒ４は、それぞれ各アンドゲート７１〜７４の出力信号
と、第２のアドレス群をデコードするデコーダ回路Ａｚ
−Ｄｒの出力信号とのナンド論理を得るナンドゲート７
５、及びその出力信号を反転するインバータ７６とを含
んで成る。低耐圧系ドライバＤＲ１〜ＤＲ４において各
インバータ７６の出力信号が対応する分離切り換えスイ
ッチＳＷ１〜ＳＷ４を介してワード線ＷＬ１１〜ＷＬ１
４に入力される。メモリセル群ＳＭ２〜ＳＭ４に対応す
る回路も同様に構成される。図８には入力アドレス信号
Ａ０，Ａ１，Ａ２，Ａ３の論理の組み合わせと、それに
よって選択されるワード線ＷＬとの関係が示される。Ａ
０〜Ａ３の論理組み合わせによって１本のワード線が選
択される。

【００７１】図７の例では１本のワード線例えばＷＬ１
１に対して、スイッチ回路ＳＷ１が１個、ドライバ回路
ＤＲ１が１個、及びアンドゲート７１が１個必要とされ
るが、上記第２のデコード回路Ａｚ−Ｄｒはメモリマッ
ト一つ当たり一組で良い。

【００７２】図９及び図１０には上記低耐圧系ドライバ
ＤＲ１の階層化構造が示される。

【００７３】図９に示される構成例では、低耐圧系ドラ
イバについての構成が代表的に示されるように、ｎチャ
ンネル型ＭＯＳトランジスタ９１，９２が並列接続さ
れ、ｎチャンネル型ＭＯＳトランジスタ９２にｐチャン
ネル型ＭＯＳトランジスタ９３が直列接続されて成る。
アドレス信号のナンド論理出力Ｎｏｕｔがハイレベルの
とき、ブロック選択が行われ、Ａｚ−Ｄｒの出力がロー
レベルにされたところのドライバ出力によって、対応す
るワード線が選択レベルに駆動される。

【００７４】図９に示される例では、ワード線ＷＬ１１
に対してＳＷ１、ＤＲ１がそれぞれ１個必要であるが、
前段のナンドゲート、インバータはワード線３２本に１
組のみで良い。

【００７５】また、図１０に示される構成例では、上記
低耐圧系ドライバＤＲ１についての構成例が代表的に示
されるように、ｐチャンネル型ＭＯＳトランジスタ１０
１とｎチャンネル型ＭＯＳトランジスタ１０２とが直列
接続され、上記ｐチャンネル型ＭＯＳトランジスタ１０
１にｎチャンネル型ＭＯＳトランジスタ１０３が並列接
続されて成る。アドレス信号のアンド論理出力Ａｏｕｔ
がローレベルのとき、ブロック選択が行われ、Ａｚ−Ｄ
ｒの出力がハイレベルにされたところのドライバ出力に
よって、対応するワード線が選択されるようになってい
る。

【００７６】上記した例によれば、以下の作用効果を得
ることができる。

【００７７】（１）低耐圧系ドライバを構成する素子と
して、耐圧が低いトランジスタを使用しており、それは
高耐圧化されたものに比べて動作速度が速いから、その
ようなトランジスタを使用する低耐圧系ドライバを使う
ことで、データ読み出しの際のワード線選択の高速化を
図ることができ、半導体記憶装置における読み出し動作
の高速化を図ることができる。

【００７８】（２）上記メモリセルへのデータ書き込み
の際に上記低耐圧系ドライバ回路を上記ワード線から切
り離すためのスイッチ回路を設けることにより、ワード
線に供給された高電圧によって低耐圧系ドライバ回路が
破損するのを防止することができる。

【００７９】（３）アドレスデコーダ回路を階層化する
ことによりメモリモジュール全体としての回路規模及び
レイアウト面積を低減及び縮小することができる。

【００８０】（４）そのようなフラッシュメモリをプロ
グラムメモリとして搭載するデータ処理装置において
は、プログラムを高速に読み出すことができるので、処
理の高速化を図ることができる。

【００８１】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは言うまでもない。

【００８２】例えば、図３に示されるように高耐圧系ド
ライバＤＰＥを構成することができる。すなわち、レベ
ル変換回路ＢＰ−Ｄｒ，ＢＮ−Ｄｒの出力信号Ｂ１Ｐ，
Ｂ１Ｎが、高耐圧系ドライバＤＰＥ１〜ＤＰＥｊを構成
するＭＯＳトランジスタのゲート電極に入力され、ま
た、レベル変換回路Ｇｊ−Ｄｒの出力信号ＧＰ１〜ＧＰ
ｉ，ＧＮ１〜ＧＮｉが、高耐圧系ドライバＤＰＥ１〜Ｄ
ＰＥｊを構成するＭＯＳトランジスタのソース電極に入
力されるようになっている。このように構成しても、レ
ベル変換回路ＢＰ−Ｄｒ，ＢＮ−Ｄｒの出力信号Ｂ１
Ｐ，Ｂ１Ｎの出力信号に基づいてワード線を選択レベル
に駆動することができる。

【００８３】メモリセル群ＳＭ１〜ＳＭｉには種々の構
成がある。

【００８４】図２５に示されるメモリセル群ＳＭ１〜Ｓ
Ｍｉは、データ線を階層化したもので、少なくとも二つ
以上のメモリセルを１ブロックとし（例えばＭ１１１〜
Ｍ１ｊ１）、そのドレインをローカルドレイン配線ＤＬ
１１，ＤＬ１ｍ，ＤＬｉ１，ＳｉＤｍを介してデータ線
Ｄ１〜Ｄｍに接続して成る。

【００８５】図２６に示されるメモリセル群ＳＭ１〜Ｓ
Ｍｉは、データ線に加え、ソース線も階層化したもので
ある。メモリセルと共通ソース線ＣＳとの接続を階層化
した構成で、一つのブロックを構成するメモリセルのソ
ースをローカルソース配線ＳＬ１１，ＳＬ１ｍ，ＳＬｉ
１，ＳＬｉｍに接続し、これらのローカルソース線と共
通ソース線ＣＳとの接続信号線Ｓ１Ｓ、ＳｉＳをゲート
入力とするソース選択トランジスタＳ１Ｓ１，Ｓ１Ｓ
ｍ，ＳｉＳ１，ＳｉＳｍを介して行った構成となってい
る。

【００８６】図２５に示されるようにメモリセル群が構
成されるとき、図４に示されるように、ドレイン側選択
トランジスタのゲート信号線Ｓ１Ｄ〜ＳｉＤを形成する
ためのドライバＺＤＰＥが設けられる。ドライバＺＤＰ
Ｅは、Ｐチャンネル型ＭＯＳトランジスタ、及びｎチャ
ンネル型ＭＯＳトランジスタが直列接続されて成り、高
電圧ＶＺＮ，ＶＺＰが印加される。この場合、読み出し
書き換え制御信号ＲＷＣに基づいて高耐圧系ドライバＺ
ＤＰＥを駆動するためのレベルシフタＣ１Ｐ，Ｃ１Ｎが
設けられる。データ書き換えの際にはレベルシフタＣ１
Ｐ，Ｃ１Ｎの出力信号に基づいてドライバＺＤＰＥが駆
動されることにより、ドレイン側選択トランジスタのゲ
ート信号線Ｓ１Ｄが選択レベルに駆動される。このと
き、低耐圧系ドライバＤＲ１Ｚに高電圧が印加されるの
を防ぐため、切り換え制御信号ＳＥＬによって分離切り
換えスイッチＳＷＣ１がオフされる。

【００８７】それに対してデータ読み出しの際には、切
り換え制御信号ＳＥＬによって分離切り換えスイッチＳ
ＷＣ１がオンされ、さらに低耐圧系ドライバＤＲ１Ｚに
よってドレイン側選択トランジスタのゲート信号線Ｓ１
Ｄが選択レベルに駆動されて高電圧が印加される。

【００８８】このように、ワード線駆動のための低耐圧
系ドライバＳＷ１などや分離切り換えスイッチＳＷ１な
どに加えて、ドレイン側選択トランジスタのゲート信号
線Ｓ１Ｄを駆動するための低耐圧系ドライバＤＲ１Ｚ
や、それに高電圧が印加されるのを防ぐための分離切り
換えスイッチＳＷＣ１を設けることができる。そして、
ＳＷＣ１によってＤＲ１Ｚへの高電圧印加が阻止される
ので、ＤＲ１Ｚは、低耐圧ＭＯＳトランジスタを使用す
ることができ、ゲート信号線Ｓ１Ｄ駆動の高速化を図る
ことができる。

【００８９】また、図２６に示されるようにメモリセル
が構成されるとき、図５に示されるように、ローカルソ
ース線と共通ソース線ＣＳとの接続信号線Ｓ１Ｓを駆動
するのに高耐圧系ドライバＺＤＰＥが設けられ、データ
書き換えのためにこの高耐圧系ドライバＺＤＰＥを駆動
するためのレベルシフタＤ１Ｐ，Ｄ１Ｎが設けられる。
ＤＲ１ＳはＳ１Ｓを駆動するための低耐圧系ドライバで
あり、この低耐圧系ドライバＤＲ１Ｓに高電圧が印加さ
れるのを防ぐため、切り換え制御信号ＳＥＬによって分
離切り換えスイッチＳＷＤ１がオフされる。データ読み
出しの際には切り換え制御信号ＳＥＬによって分離切り
換えスイッチＳＷＤ１がオンされ、さらに低耐圧系ドラ
イバＤＲ１Ｓによってドレイン側選択トランジスタのゲ
ート信号線Ｓ１Ｓが選択レベルに駆動される。分離切り
換えスイッチＳＷＤ１がオフされることで、ＤＲ１Ｓへ
高電圧が印加されるのが防止されるため、分離切り換え
スイッチＳＷＤ１には低耐圧ＭＯＳトランジスタを適用
することができる。低耐圧ＭＯＳトランジスタは高速動
作が可能であるから、読み出し時のゲート信号線Ｓ１Ｓ
の駆動を高速に行うことができ、メモリアクセスの高速
化を図ることができる。

【００９０】このようにローカルソース線と共通ソース
線ＣＳとの接続信号線Ｓ１Ｓを駆動するための低耐圧系
ドライバＤＲ１Ｓや、それに高電圧が印加されるのを防
ぐための分離切り換えスイッチＳＷＤ１を設けることが
できる。

【００９１】図１７には、低耐圧系ドライバ付近の別の
構成例が示される。

【００９２】図１７に示される構成では、プリデコーダ
Ａｚ−Ｄｒが、２入力ナンドゲート１７１と、その出力
信号を反転するためのインバータ１７２とを含んで構成
される。上記ナンドゲート１７１の一方の入力端子には
クロック信号ＣＫが入力され、他方の入力端子にはアド
レス信号あるいはアドレスデコード信号が入力される。

【００９３】図１８には、図１７に示される回路の動作
タイミングが示される。

【００９４】上記ナンドゲート１７１により、クロック
信号ＣＫとアドレスあるいはアドレスデコード信号との
ナンド論理が得られ、それに基づいてワード線駆動が行
われるようになっているので、クロック信号の１サイク
ル毎にワード線駆動が行われ、それは、ワード線デコー
ド及び駆動、ビット線プリチャージ、メモリセルからの
読み出し信号の電流センス、及び読み出しデータ出力と
いう一連の動作において、読み出し信号のセンス期間の
後半から読み出しデータ出力期間においては、ワード線
ＷＬが非選択状態とされる。換言すれば、１度選択され
たワード線は次のリードサイクルが始まる前に強制的に
非選択状態とされる。すなわち、図１８の例では、選択
ワード線にハイレベルが印加されている期間は約１／２
サイクルとなる。そのようにすると、ワード線を１サイ
クル分選択する従来方式に比べてワード線ＷＬの選択期
間を可能な限り短くすることができる。特にマイクロコ
ンピュータに内蔵されるようなフラッシュメモリでは、
読み出し動作回数が非常に多く、この読み出し動作に対
するディスターブ耐性を向上させることが重要とされ
る。図１７に示される構成では、上記のようにワード線
ＷＬの選択期間を可能な限り短くすることができるの
で、ディスターブ耐性の向上を図ることができる。

【００９５】また、図１９に示されるように、低耐圧系
ドライバＤＲ１に、レベル変換回路兼用ワード線ドライ
バを適用することができる。すなわち、ｐチャンネル型
ＭＯＳトランジスタ１９２，１９５、及びｎチャンネル
型ＭＯＳトランジスタ１９３，１９４，１９６が結合さ
れて成るレベルシフト回路と、ｐチャンネル型ＭＯＳト
ランジスタ１９７とｎチャンネル型ＭＯＳトランジスタ
１９８とが直列接続されて成るインバータとを含んで低
耐圧系ドライバＤＲ１を構成する。低耐圧系ドライバＤ
Ｒ１の前段に配置された回路例えばインバータ１９１や
プリデコーダＡｚ−Ｄｒの動作用電源電圧をＶｃｃとす
るとき、低耐圧系ドライバＤＲ１の動作用電源電圧はＶ
ｃｃの変動範囲の上限に設定されたＶｃｒとされる。電
圧Ｖｃｒは、電圧Ｖｃｃに基づいて昇圧回路（図示せ
ず）で昇圧されたものであり、電圧Ｖｃｃがある程度変
動しても電圧Ｖｃｒは変動しない。特に制限されない
が、電圧Ｖｃｃを３Ｖとするとき、電圧Ｖｃｒは４Ｖと
することができ、この程度の電圧であれば、低耐圧系ド
ライバＤＲ１を構成するＭＯＳトランジスタを高耐圧化
する必要はない。つまり、低耐圧系ドライバＤＲ１に高
速動作可能な低耐圧ＭＯＳトランジスタを適用すること
ができる。

【００９６】図２０には、図１９に示される回路の動作
タイミングが示される。低耐圧系ドライバＤＲ１の動作
用電源として、電圧Ｖｃｒが供給されるため、ノードＮ
１，Ｎ２の振幅は、図２０に示されるようにＶｃｒとな
る。電圧Ｖｃｒが、電圧Ｖｃｃに基づいて昇圧回路で
（図示せず）昇圧されたものであり、電圧Ｖｃｃがある
程度変動しても電圧Ｖｃｒは変動しないため、ノードＮ
１，Ｎ２の振幅の安定化を図ることができる。ここで、
デコーダＡｚ−Ｄｒの出力信号であるＡｚＮ信号がロー
レベルになると、選択されたブロック信号（ＡＤｉ＝ハ
イレベル）とでノードＮ２がローレベルに引かれ、ｐチ
ャンネル型ＭＯＳトランジスタ１９７がオンされ、ｎチ
ャンネル型ＭＯＳトランジスタ１９８がオフされ、ノー
ドＮ２がハイレベルにされてワード線ＷＬが立ち上げら
れる。図２０においても図１８と同様にＡＤｉの切り換
えより前にワード線すなわちノードＮ２を立ち下げてい
る。また、Ｖｃｃではなく、それを昇圧した電圧Ｖｃｒ
をワード線に供給することにより、フラッシュメモリセ
ルの電流を増やすことができるので、センスアンプでの
センス期間を短くすることができる、という利点もあ
る。

【００９７】図２１には、スタンバイ時におけるワード
線ディスチャージを考慮した場合の構成が示される。

【００９８】デコーダＡｚ−Ｄｒは、クロック信号ＣＫ
と、アドレス又はアドレスデコード信号と、スタンバイ
信号ＳＴＢＹＮ＊とのナンド論理を得るナンドゲート２
１１と、それの後段に配置されたインバータ２１２とを
含んで成る。アドレス又はアドレスデコード信号と、ス
タンバイ信号ＳＴＢＹＮ＊とのナンド論理を得るように
しているため、スタンバイ信号ＳＴＢＹＮ＊がローレベ
ルにアサートされた場合に、低耐圧系ドライバＤＲ１が
ローレベル出力となって、ワード線の電荷が速やかに放
出される。

【００９９】図２２には、図２１に示される構成の動作
タイミングが示される。

【０１００】スタンバイ信号ＳＴＢＹＮ＊がハイレベル
の期間においては、クロック信号ＣＫに同期してワード
線ＷＬが駆動される。しかし、スタンバイ信号ＳＴＢＹ
Ｎ＊がローレベルにされた期間では、ナンドゲート２１
１の出力端子がハイレベルに固定されることから、ワー
ド線ＷＬは選択されない。このワード線非選択期間は、
ワード線ＷＬのディスチャージ期間であり、このディス
チャージ期間において、それまでワード線に蓄積されて
いた電荷が、低耐圧系ドライバＤＲ１の最終段インバー
タを介してディスチャージされる。通常スタンバイ信号
ＳＴＢＹＮ＊はクロック信号に非同期でアサートされる
が、そのように非同期でアサートされた場合でも、ワー
ド線に蓄積されていた電荷を放出することができる。

【０１０１】図２３にはワード線ディスチャージを考慮
した場合の別の構成が示される。

【０１０２】例えば高耐圧系ドライバＤＰＥ１がｐチャ
ンネル型ＭＯＳトランジスタ２３１とｎチャンネル型Ｍ
ＯＳトランジスタ２３２とが結合されて成るとき、この
ｎチャンネル型ＭＯＳトランジスタ２３２を介してワー
ド線ＷＬの電荷をディスチャージすることができる。す
なわち、スタンバイ信号ＳＴＢＹＮ＊がローレベルにア
サートされることにより、レベル変換回路Ｇｊ−Ｄｒの
出力信号ＧｊＮ，ＧｊＰがハイレベルにされ、それによ
り、ｐチャンネル型ＭＯＳトランジスタ２３１がオフさ
れ、ｎチャンネル型ＭＯＳトランジスタ２３２がオンさ
れるため、ｎチャンネル型ＭＯＳトランジスタ２３２を
介してワード線ＷＬの電荷がディスチャージされる。

【０１０３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリに適用した場合について説明したが、本発明
はそれに限定されるものではなく、ＥＥＰＲＯＭやＥＰ
ＲＯＭなどの不揮発性メモリ、さらには揮発性メモリな
どの各種半導体記憶装置及びそれを含むデータ処理装置
に広く適用することができる。

【０１０４】本発明は少なくとも複数のメモリセルを含
むことを条件に適用することができる。

【０１０５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１０６】すなわち、第２ドライバ回路を形成するト
ランジスタのゲート酸化膜が第１ドライバ回路を形成す
るトランジスタのゲート酸化膜よりも薄いものとする
と、第２ドライバ回路は第１ドライバ回路に比べて高速
動作が可能とされ、それをデータ読み出しの際のワード
線駆動に使用することで、データ読み出しの際のワード
線を高速に駆動することができる。それにより、半導体
記憶装置における読み出し動作の高速化を図ることがで
きる。

【０１０７】上記第２ドライバ回路と上記ワード線との
間に、上記メモリセルへのデータ書き換えの際に上記第
２ドライバ回路を上記ワード線から切り離すスイッチ回
路を設けることで、ワード線に供給された高電圧が第２
ドライバ回路に印加されて第２ドライバ回路が破損され
るのを防止することができる。

【０１０８】さらに、上記半導体記憶装置をプログラム
メモリとして搭載するデータ処理装置においては、プロ
グラムを高速に読み出すことができるので、処理の高速
化を図ることができる。

【図面の簡単な説明】

【図１】本発明にかかる半導体記憶装置の一例であるフ
ラッシュメモリにおけるワードドライバ付近の構成例ブ
ロック図である。

【図２】上記フラッシュメモリにおけるワードドライバ
付近の構成例回路図である。

【図３】上記フラッシュメモリにおけるワードドライバ
付近の別の構成例回路図である。

【図４】上記フラッシュメモリにおけるワードドライバ
付近の別の構成例回路図である。

【図５】上記フラッシュメモリにおけるワードドライバ
付近の別の構成例回路図である。

【図６】図２に示されるブロックの詳細な回路図であ
る。

【図７】図２に示される低耐圧系ドライバの論理構成図
である。

【図８】図７に示される回路においてアドレス信号と選
択されるワード線との関係説明図である。

【図９】上記低耐圧系ドライバの構成例回路図である。

【図１０】上記低耐圧系ドライバの別の構成例回路図で
ある。

【図１１】図２に示される主要ブロックの入力電圧及び
入力信号説明図である。

【図１２】図１１に示されるレベル変換回路の読み出し
／書き込み／消去の状態例説明図である。

【図１３】図２に示される分離切り換えスイッチの構成
例回路図である。

【図１４】図２に示される分離切り換えスイッチの別の
構成例回路図である。

【図１５】図１４に示される分離切り換えスイッチの動
作波形図である。

【図１６】図１４に示される分離切り換えスイッチの読
み出し／書き込み／消去の状態例説明図である。

【図１７】図２に示される主要ブロックの内部構成例回
路図である。

【図１８】図１１に示される回路の動作タイミング図で
ある。

【図１９】図２に示される主要ブロックの内部構成例回
路図である。

【図２０】図１９に示される回路構成の動作タイミング
図である。

【図２１】図２に示される別の主要ブロックの内部構成
例回路図である。

【図２２】図２１に示される回路構成の動作タイミング
図である。

【図２３】図２に示される別の主要ブロックの内部構成
例回路図である。

【図２４】図２に示されるメモリセル群の構成例回路図
である。

【図２５】図２に示されるメモリセル群の別の構成例回
路図である。

【図２６】図２に示されるメモリセル群の別の構成例回
路図である。

【図２７】上記フラッシュメモリを含むマイクロコンピ
ュータの構成例ブロック図である。

【図２８】上記フラッシュメモリの全体的な構成例ブロ
ック図である。

【符号の説明】

１０ マイクロコンピュータ １２ ＣＰＵ １３ ＤＭＡＣ １４ ＢＳＣ １５ ＲＯＭ １６ ＲＡＭ １７ タイマ １８ ＳＣＩ １９ ＣＰＧ ＦＭＲＹ フラッシュメモリ ＷＤＲＶ ワードドライバ ＤＰ 低耐圧系ドライバ回路 ＤＰＥ 高耐圧系ドライバ回路 ＳＷ 分離切り換えスイッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤戸 正道 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 河合 洋造 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 三科 大介 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 品川 裕 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 田中 利広 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 松原 清 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (15)

【特許請求の範囲】
1. 【請求項１】 複数のワード線と、上記複数のワード線
   に結合されたメモリセルとを含む半導体記憶装置におい
   て、 １本のワード線毎に、それを駆動するための第１ドライ
   バ回路及び第２ドライバ回路を設け、上記第１ドライバ
   回路を形成するトランジスタのゲート酸化膜厚と、上記
   第２ドライバ回路を形成するトランジスタのゲート酸化
   膜とを異ならせたことを特徴とする半導体記憶装置。
2. 【請求項２】 複数のワード線と、上記複数のワード線
   に結合された不揮発性メモリセルとを含む半導体記憶装
   置において、 第１のゲート酸化膜厚のトランジスタにより形成され、
   上記メモリセルのデータ書き換えのために対応するワー
   ド線を選択的に駆動するための第１ドライバ回路と、 上記第１のゲート酸化膜厚よりも薄い第２のゲート酸化
   膜のトランジスタにより形成され、上記メモリセルから
   のデータ読み出しのために対応するワード線を選択的に
   駆動するための第２ドライバ回路と、 を含むことを特徴とする半導体記憶装置。
3. 【請求項３】 上記第２ドライバ回路と上記ワード線と
   の間に設けられ、上記メモリセルへのデータ書き換えの
   際に上記第２ドライバ回路を上記ワード線から切り離す
   スイッチ回路を含む請求項１又は２記載の半導体記憶装
   置。
4. 【請求項４】 上記スイッチ回路は、上記第１のゲート
   酸化膜厚から成るトランジスタで構成された請求項３記
   載の半導体記憶装置。
5. 【請求項５】 上記スイッチ回路は、第１ゲート及び第
   ２ゲートを含む２層ゲートトランジスタで構成された請
   求項３記載の半導体記憶装置。
6. 【請求項６】 上記２層ゲートトランジスタの第１ゲー
   トはダイオード接続されたトランジスタを介して電源に
   接続され、上記２層ゲートトランジスタの第２ゲートは
   上記第２ドライバの出力端子に結合されて成る請求項５
   記載の半導体記憶装置。
7. 【請求項７】 上記２層ゲートトランジスタの第１ゲー
   トはダイオード接続されたトランジスタを介して電源に
   接続され、上記２層ゲートトランジスタの第２ゲートは
   上記第２ドライバの出力端子に結合されて成るる請求項
   ６又は７記載の半導体記憶装置。
8. 【請求項８】 上記スイッチ回路の２層ゲートトランジ
   スタの基板電位が、当該スイッチ回路に結合されるワー
   ド線の非選択時の電位と同電位に制御されて成る請求項
   ６又は７記載の半導体記憶装置。
9. 【請求項９】 上記第２ドライバ回路は、第１のアドレ
   ス信号群から生成されるブロック選択信号と、第２のア
   ドレス信号群から生成される行選択信号とのアンド論理
   を得る論理回路を含む請求項１乃至８のいずれか１項記
   載の半導体記憶装置。
10. 【請求項１０】 上記論理回路は、上記第１のアドレス
    信号群から生成されるブロック選択信号や、上記第２の
    アドレス信号群から生成される行選択信号のレベルより
    も高いレベルに変換する電圧レベル変換回路を含む請求
    項９記載の半導体記憶装置。
11. 【請求項１１】 上記論理回路は、外部から供給された
    電源電圧に基づいて内部昇圧された電圧が動作用電源と
    して供給される請求項９又は１０記載の半導体記憶装
    置。
12. 【請求項１２】 １度選択されたワード線を次のリード
    サイクルが始まる前に強制的に非選択状態にするための
    制御回路を含む請求項１乃至１１のいずれか１項記載の
    半導体記憶装置。
13. 【請求項１３】 上記制御回路は、入力されたスタンバ
    イ信号に応じて上記第２ドライバの出力論理をローレベ
    ルに固定することで、対応するワード線の蓄積電荷を放
    出するモードを有する請求項１２記載の半導体記憶装
    置。
14. 【請求項１４】 上記メモリセルは、コントロールゲー
    トとフローティングゲートとを含む不揮発性メモリセル
    とされた請求項１乃至１３のいずれか１項記載の半導体
    記憶装置。
15. 【請求項１５】 プログラムメモリと、上記プログラム
    メモリに格納されたプログラムを実行する中央処理装置
    とを含んで１チップ化されたデータ処理装置において、
    上記プログラムメモリとして請求項１乃至１４のいずれ
    か１項記載の半導体記憶装置を適用したことを特徴とす
    るデータ処理装置。