JPH1117538A - Ｐｌｌ周波数シンセサイザ - Google Patents
Ｐｌｌ周波数シンセサイザInfo
- Publication number
- JPH1117538A JPH1117538A JP9180257A JP18025797A JPH1117538A JP H1117538 A JPH1117538 A JP H1117538A JP 9180257 A JP9180257 A JP 9180257A JP 18025797 A JP18025797 A JP 18025797A JP H1117538 A JPH1117538 A JP H1117538A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- frequency
- control terminal
- temperature
- controlled oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 変調感度を下げても広い周波数範囲に対応で
きるに加え、ロックアップタイムを短縮できるＰＬＬ周
波数シンセサイザを提供する。 【解決手段】 電圧制御発振器７０に第１と第２の２つ
の制御端子７１・７２を設け、第１の制御端子７１に
は、ループフィルタ６０から出力される電圧を入力し、
第２の制御端子７２には、コンパレータ８０より出力さ
れる電圧を印加する。チャンネル切り替えを行ってＶＣ
Ｏ回路７３の発振周波数が切り替わった場合、第１の制
御端子７１へ入力される電圧が一定電圧Ｖref から変化
しないように、コンパレータ８０は、第２の制御端子７
２へ印加する電圧を変化させる。
きるに加え、ロックアップタイムを短縮できるＰＬＬ周
波数シンセサイザを提供する。 【解決手段】 電圧制御発振器７０に第１と第２の２つ
の制御端子７１・７２を設け、第１の制御端子７１に
は、ループフィルタ６０から出力される電圧を入力し、
第２の制御端子７２には、コンパレータ８０より出力さ
れる電圧を印加する。チャンネル切り替えを行ってＶＣ
Ｏ回路７３の発振周波数が切り替わった場合、第１の制
御端子７１へ入力される電圧が一定電圧Ｖref から変化
しないように、コンパレータ８０は、第２の制御端子７
２へ印加する電圧を変化させる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（Phase Lo
cked Loop ）方式により周波数制御するＰＬＬ周波数シ
ンセサイザに関する。
cked Loop ）方式により周波数制御するＰＬＬ周波数シ
ンセサイザに関する。
【０００２】
【従来の技術】従来の基本的なＰＬＬ周波数シンセサイ
ザは、図６に示すように、基準周波数を発振出力する基
準周波数発振器１０、その基準周波数を分周する第１の
分周器２０、直流の入力電圧を発振周波数に変換する電
圧制御発振器（ＶＣＯ回路）７０、チャンネルデータに
より設定される第２の分周器３０、第１の分周器２０の
出力周波数と第２の分周器３０の出力周波数の位相差を
検出して位相差に応じた位相差信号を出力する位相比較
器４０、その位相差信号を差信号電圧とするチャージポ
ンプ５０、その差信号電圧を直流電圧に平滑処理して電
圧制御発振器７０に帰還するループフィルタ６０で構成
されている。
ザは、図６に示すように、基準周波数を発振出力する基
準周波数発振器１０、その基準周波数を分周する第１の
分周器２０、直流の入力電圧を発振周波数に変換する電
圧制御発振器（ＶＣＯ回路）７０、チャンネルデータに
より設定される第２の分周器３０、第１の分周器２０の
出力周波数と第２の分周器３０の出力周波数の位相差を
検出して位相差に応じた位相差信号を出力する位相比較
器４０、その位相差信号を差信号電圧とするチャージポ
ンプ５０、その差信号電圧を直流電圧に平滑処理して電
圧制御発振器７０に帰還するループフィルタ６０で構成
されている。
【０００３】
【発明が解決しようとする課題】しかし、従来のＰＬＬ
周波数シンセサイザでは、電圧制御発振器を広い周波数
範囲に対応させるには、電圧制御発振器の変調感度を高
く設定する必要があるが、変調感度を上げると、Ｃ／Ｎ
（Carrier/Noise ）比が悪化するので、変調感度を上げ
られない場合には、チャージポンプ用電源を高くする必
要があった。
周波数シンセサイザでは、電圧制御発振器を広い周波数
範囲に対応させるには、電圧制御発振器の変調感度を高
く設定する必要があるが、変調感度を上げると、Ｃ／Ｎ
（Carrier/Noise ）比が悪化するので、変調感度を上げ
られない場合には、チャージポンプ用電源を高くする必
要があった。
【０００４】また、周波数が切り替わると、電圧制御発
振器の制御電圧は変化するが、周波数が大きく変化する
場合には、制御電圧も大きく変化し、ロックアップタイ
ムが長くなっていた。
振器の制御電圧は変化するが、周波数が大きく変化する
場合には、制御電圧も大きく変化し、ロックアップタイ
ムが長くなっていた。
【０００５】本発明の課題は、変調感度を下げても広い
周波数範囲に対応できるに加え、ロックアップタイムを
短縮できるＰＬＬ周波数シンセサイザを提供することに
ある。
周波数範囲に対応できるに加え、ロックアップタイムを
短縮できるＰＬＬ周波数シンセサイザを提供することに
ある。
【０００６】
【課題を解決するための手段】本発明のＰＬＬ周波数シ
ンセサイザでは、ループフィルタの出力により電圧を変
化させる電圧可変供給部を備えるとともに、電圧制御発
振器から出力される周波数を２つの直流の入力電圧によ
り変化させるように、電圧制御発振器に第１と第２の２
つの制御端子を設ける。そして、第１の制御端子には、
ループフィルタから出力される電圧を入力し、第２の制
御端子には、電圧可変供給部より出力される電圧を印加
する。この電圧可変供給部は、第１の制御端子に入力さ
れる電圧が一定になるように第２の制御端子に印加する
電圧を可変する。
ンセサイザでは、ループフィルタの出力により電圧を変
化させる電圧可変供給部を備えるとともに、電圧制御発
振器から出力される周波数を２つの直流の入力電圧によ
り変化させるように、電圧制御発振器に第１と第２の２
つの制御端子を設ける。そして、第１の制御端子には、
ループフィルタから出力される電圧を入力し、第２の制
御端子には、電圧可変供給部より出力される電圧を印加
する。この電圧可変供給部は、第１の制御端子に入力さ
れる電圧が一定になるように第２の制御端子に印加する
電圧を可変する。
【０００７】更に、本発明のＰＬＬ周波数シンセサイザ
では、記憶部と、ＰＬＬ周波数安定時に電圧制御発振器
の第２の制御端子の電圧を検出して記憶部に記憶し、再
度周波数ロック動作する直前に、電圧可変供給部が記憶
部に記憶されている電圧を第２の制御端子に印加するよ
うに、これら記憶部及び電圧可変供給部を制御する制御
部とを備える。
では、記憶部と、ＰＬＬ周波数安定時に電圧制御発振器
の第２の制御端子の電圧を検出して記憶部に記憶し、再
度周波数ロック動作する直前に、電圧可変供給部が記憶
部に記憶されている電圧を第２の制御端子に印加するよ
うに、これら記憶部及び電圧可変供給部を制御する制御
部とを備える。
【０００８】また、温度変化による誤差を少なくするた
め、当該シンセサイザの装置温度を検出する温度検出部
を備え、記憶部には、該温度検出部の検出温度に対応し
た電圧を記憶し、その検出温度に対応した電圧を第２の
制御端子に印加する。
め、当該シンセサイザの装置温度を検出する温度検出部
を備え、記憶部には、該温度検出部の検出温度に対応し
た電圧を記憶し、その検出温度に対応した電圧を第２の
制御端子に印加する。
【０００９】温度検出部で検出された温度に対応する電
圧が記憶部に存在しないときには、当該検出温度に近い
高低２つの温度に対応する２つの電圧を記憶部から読み
出し、その２つの電圧から当該検出温度に対応する電圧
を計算し、その計算した電圧を第２の制御端子に印加す
る。
圧が記憶部に存在しないときには、当該検出温度に近い
高低２つの温度に対応する２つの電圧を記憶部から読み
出し、その２つの電圧から当該検出温度に対応する電圧
を計算し、その計算した電圧を第２の制御端子に印加す
る。
【００１０】制御部は、ＰＬＬ周波数安定時に第２の制
御端子の電圧を検出し、その検出電圧と温度検出部によ
る検出温度とを対応させて記憶部に記憶する。
御端子の電圧を検出し、その検出電圧と温度検出部によ
る検出温度とを対応させて記憶部に記憶する。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて詳述する。
に基づいて詳述する。
【００１２】図１に本発明の第１の実施形態を示す。こ
のＰＬＬ周波数シンセサイザは、基準周波数発振器１
０、第１の分周器２０、電圧制御発振器７０、第２の分
周器３０、位相比較器４０、チャージポンプ５０、ルー
プフィルタ６０による基本構成に、次のような構成が加
わっている。
のＰＬＬ周波数シンセサイザは、基準周波数発振器１
０、第１の分周器２０、電圧制御発振器７０、第２の分
周器３０、位相比較器４０、チャージポンプ５０、ルー
プフィルタ６０による基本構成に、次のような構成が加
わっている。
【００１３】電圧制御発振器７０に、第１と第２の２つ
の制御端子７１・７２が設けられ、ＶＣＯ回路７３は、
これら２つの制御端子７１・７２へそれぞれ入力される
２つの直流の入力電圧により発振周波数を変化させる。
各制御端子７１・７２は、可変容量ダイオードと抵抗と
コンデンサとを含んでいる。
の制御端子７１・７２が設けられ、ＶＣＯ回路７３は、
これら２つの制御端子７１・７２へそれぞれ入力される
２つの直流の入力電圧により発振周波数を変化させる。
各制御端子７１・７２は、可変容量ダイオードと抵抗と
コンデンサとを含んでいる。
【００１４】電圧制御発振器７０に対する電圧可変供給
部として、コンパレータ８０とローパスフィルタ（ＬＰ
Ｆ）１４０が追加されている。第１の制御端子７１に
は、ループフィルタ６０からの出力が直接入力され、第
２の制御端子７２には、コンパレータ８０の出力がＬＰ
Ｆ１４０を介して入力される。このＰＬＬ周波数シンセ
サイザが動作状態のとき、ループフィルタ６０の出力は
コンパレータ８０にも入力される。コンパレータ８０
は、ループフィルタ６０の出力を基準電圧Ｖref と比較
し、ループフィルタ６０から第１の制御端子７１へ入力
される電圧が一定（基準電圧Ｖref ）になるように、第
２の制御端子７２に入力する電圧を可変する。
部として、コンパレータ８０とローパスフィルタ（ＬＰ
Ｆ）１４０が追加されている。第１の制御端子７１に
は、ループフィルタ６０からの出力が直接入力され、第
２の制御端子７２には、コンパレータ８０の出力がＬＰ
Ｆ１４０を介して入力される。このＰＬＬ周波数シンセ
サイザが動作状態のとき、ループフィルタ６０の出力は
コンパレータ８０にも入力される。コンパレータ８０
は、ループフィルタ６０の出力を基準電圧Ｖref と比較
し、ループフィルタ６０から第１の制御端子７１へ入力
される電圧が一定（基準電圧Ｖref ）になるように、第
２の制御端子７２に入力する電圧を可変する。
【００１５】例えば、チャンネル切り替えを行ってＶＣ
Ｏ回路７３の発振周波数がｆa からｆb へ、更にｆc へ
と切り替わった場合、第１の制御端子７１へ入力される
電圧が一定電圧Ｖref から変化しないように、コンパレ
ータ８０は、第２の制御端子７２へ印加する電圧をＶa
からＶb へ、更にＶc へと変化させる。
Ｏ回路７３の発振周波数がｆa からｆb へ、更にｆc へ
と切り替わった場合、第１の制御端子７１へ入力される
電圧が一定電圧Ｖref から変化しないように、コンパレ
ータ８０は、第２の制御端子７２へ印加する電圧をＶa
からＶb へ、更にＶc へと変化させる。
【００１６】従って、第２の制御端子７２へ印加する電
圧を変化させたとき、図２に示すような特性を有するＶ
ＣＯ回路７３であれば、電圧制御発振器７０の変調感度
を変化させずにＰＬＬ動作ができる。また、温度変化に
よるＶＣＯ特性変化及び周波数が切り替わっても、第１
の制御端子７１の入力電圧は変化しないため、電圧制御
発振器７０の変調感度を上げずに、しかもチャージポン
プ５０の電圧も上げずに、広い周波数範囲に対応でき
る。
圧を変化させたとき、図２に示すような特性を有するＶ
ＣＯ回路７３であれば、電圧制御発振器７０の変調感度
を変化させずにＰＬＬ動作ができる。また、温度変化に
よるＶＣＯ特性変化及び周波数が切り替わっても、第１
の制御端子７１の入力電圧は変化しないため、電圧制御
発振器７０の変調感度を上げずに、しかもチャージポン
プ５０の電圧も上げずに、広い周波数範囲に対応でき
る。
【００１７】次に、図３は本発明の第２の実施形態を示
す。このＰＬＬ周波数シンセサイザは、電圧制御発振器
７０については上述した第１の実施形態と同じである
が、第２の制御端子７２へ印加する電圧を、記憶したデ
ータに基づいて可変するため、制御部１２０と記憶部１
３０とＤ／Ａコンバータ９０とＡ／Ｄコンバータ１００
とを備えている。また、温度変化を補償するため、当該
ＰＬＬ周波数シンセサイザの装置温度を検出する温度検
出部１１０を備えている。Ａ／Ｄコンバータ１００は、
ＬＰＦ６０の出力を検出し、そのアナログ出力をデジタ
ルに変換して制御部１２０へ入力し、Ｄ／Ａコンバータ
９０は、制御部１２０からのデジタル出力をアナログに
変換して第２の制御端子７２へ入力する。
す。このＰＬＬ周波数シンセサイザは、電圧制御発振器
７０については上述した第１の実施形態と同じである
が、第２の制御端子７２へ印加する電圧を、記憶したデ
ータに基づいて可変するため、制御部１２０と記憶部１
３０とＤ／Ａコンバータ９０とＡ／Ｄコンバータ１００
とを備えている。また、温度変化を補償するため、当該
ＰＬＬ周波数シンセサイザの装置温度を検出する温度検
出部１１０を備えている。Ａ／Ｄコンバータ１００は、
ＬＰＦ６０の出力を検出し、そのアナログ出力をデジタ
ルに変換して制御部１２０へ入力し、Ｄ／Ａコンバータ
９０は、制御部１２０からのデジタル出力をアナログに
変換して第２の制御端子７２へ入力する。
【００１８】電圧制御発振器７０から例えば周波数ｆa
を発生させる場合、ＰＬＬ動作直前に制御部１２０は、
分周器２０・３０の分周数を周波数ｆa になるように設
定する。ＰＬＬ動作開始直後、制御部１２０は、第２の
制御端子７２に対して、周波数ｆa に対応する電圧を印
加するために、記憶部１３０から周波数ｆa に対応する
電圧データを読み出す。読み出された電圧データは、Ｄ
／Ａコンバータ９０によりアナログに変換して第２の制
御端子７２へ印加されるので（このときの電圧をＶa と
する）、ＰＬＬ動作開始直後には、第１の制御端子７１
には予め定めた一定の電圧Ｖt1が入力される。このた
め、ＰＬＬ周波数シンセサイザの出力周波数を、動作開
始時より高速でｆa に安定させることができる。
を発生させる場合、ＰＬＬ動作直前に制御部１２０は、
分周器２０・３０の分周数を周波数ｆa になるように設
定する。ＰＬＬ動作開始直後、制御部１２０は、第２の
制御端子７２に対して、周波数ｆa に対応する電圧を印
加するために、記憶部１３０から周波数ｆa に対応する
電圧データを読み出す。読み出された電圧データは、Ｄ
／Ａコンバータ９０によりアナログに変換して第２の制
御端子７２へ印加されるので（このときの電圧をＶa と
する）、ＰＬＬ動作開始直後には、第１の制御端子７１
には予め定めた一定の電圧Ｖt1が入力される。このた
め、ＰＬＬ周波数シンセサイザの出力周波数を、動作開
始時より高速でｆa に安定させることができる。
【００１９】また、制御部１２０は、第１の制御端子７
１の入力電圧が予め定めた一定の電圧Ｖt1に安定してい
るときに、第２の制御端子７２への印加電圧を、当該チ
ャンネルに対応した電圧（第２の制御端子７２のための
電圧）として記憶部１３０に記憶する。従って、再度、
このチャンネルで動作したとき、安定時の電圧を第２の
制御端子７２へ印加できるので、装置のばらつきがあっ
ても、誤差の少ない動作が可能になる。
１の入力電圧が予め定めた一定の電圧Ｖt1に安定してい
るときに、第２の制御端子７２への印加電圧を、当該チ
ャンネルに対応した電圧（第２の制御端子７２のための
電圧）として記憶部１３０に記憶する。従って、再度、
このチャンネルで動作したとき、安定時の電圧を第２の
制御端子７２へ印加できるので、装置のばらつきがあっ
ても、誤差の少ない動作が可能になる。
【００２０】次に、チャンネル切り替えして電圧制御発
振器７０の周波数がｆa からｆb に切り替わる場合に
は、チャンネルが切り替わる直前に制御部１２０は、Ｐ
ＬＬ周波数シンセサイザの出力動作を一旦停止させ、記
憶部１３０から同様に周波数ｆb に対応した電圧データ
を読み出してＤ／Ａコンバータ９０に入力する。これに
より、第２の制御端子７２へ印加される電圧がＶa から
Ｖb に変化し、その後にＰＬＬ周波数シンセサイザの出
力動作が制御部１２０により再開される。図４は、この
ような動作のタイミングチャートである。
振器７０の周波数がｆa からｆb に切り替わる場合に
は、チャンネルが切り替わる直前に制御部１２０は、Ｐ
ＬＬ周波数シンセサイザの出力動作を一旦停止させ、記
憶部１３０から同様に周波数ｆb に対応した電圧データ
を読み出してＤ／Ａコンバータ９０に入力する。これに
より、第２の制御端子７２へ印加される電圧がＶa から
Ｖb に変化し、その後にＰＬＬ周波数シンセサイザの出
力動作が制御部１２０により再開される。図４は、この
ような動作のタイミングチャートである。
【００２１】更に、図３のＰＬＬ周波数シンセサイザで
は、制御部１２０は、ＰＬＬ動作開始直前に温度検出部
１１０の検出温度を取り込み、動作チャンネルと装置温
度に対応した第２の制御端子７２のための電圧データを
記憶部１３０から読み出す。読み出された電圧データ
は、Ｄ／Ａコンバータ９０によりアナログに変換して第
２の制御端子７２へ印加されるので、ＰＬＬ動作開始直
後には、装置温度に依存しない一定の電圧が第１の制御
端子７１に入力される。
は、制御部１２０は、ＰＬＬ動作開始直前に温度検出部
１１０の検出温度を取り込み、動作チャンネルと装置温
度に対応した第２の制御端子７２のための電圧データを
記憶部１３０から読み出す。読み出された電圧データ
は、Ｄ／Ａコンバータ９０によりアナログに変換して第
２の制御端子７２へ印加されるので、ＰＬＬ動作開始直
後には、装置温度に依存しない一定の電圧が第１の制御
端子７１に入力される。
【００２２】従って、装置温度が急激に変化しても、第
１の制御端子７１の入力電圧は、ＰＬＬ動作開始直後に
装置温度に依存しない一定の電圧に安定するため、同じ
周波数で間欠動作する場合や、周波数切り替えを行って
動作させる場合でも、装置温度に影響されない安定した
動作が補償される。
１の制御端子７１の入力電圧は、ＰＬＬ動作開始直後に
装置温度に依存しない一定の電圧に安定するため、同じ
周波数で間欠動作する場合や、周波数切り替えを行って
動作させる場合でも、装置温度に影響されない安定した
動作が補償される。
【００２３】また、制御部１２０は、温度検出部１１０
で検出したＰＬＬ動作時の装置温度と同時に、第２の制
御端子７２への印加電圧も記憶部１３０に記憶する。こ
の記憶した電圧データを上記のように参照することで、
装置のばらつきがあっても、温度による誤差の少ない動
作が可能になる。
で検出したＰＬＬ動作時の装置温度と同時に、第２の制
御端子７２への印加電圧も記憶部１３０に記憶する。こ
の記憶した電圧データを上記のように参照することで、
装置のばらつきがあっても、温度による誤差の少ない動
作が可能になる。
【００２４】更に、動作直前に制御部１２０は、温度検
出部１１０で検出した装置温度に対応する電圧データが
記憶部１３０に存在しない場合には、記憶されている電
圧データの中から、当該装置温度に最も近い高低２つの
温度に対応する電圧データを記憶部１３０から読み出
し、その読み出した２つの電圧データから、当該装置温
度に対応する一つの電圧値を計算によって求める。
出部１１０で検出した装置温度に対応する電圧データが
記憶部１３０に存在しない場合には、記憶されている電
圧データの中から、当該装置温度に最も近い高低２つの
温度に対応する電圧データを記憶部１３０から読み出
し、その読み出した２つの電圧データから、当該装置温
度に対応する一つの電圧値を計算によって求める。
【００２５】例えば、温度検出部１１０で検出した装置
温度が２５℃で、現に記憶部１３０に記憶されているデ
ータが図５に示すような場合、３０℃に対応する電圧デ
ータＶ30と２０℃に対応する電圧データＶ20とを読み出
し、装置温度２５℃での電圧Ｖ25は、Ｖ25＝Ｖ20＋（Ｖ
30−Ｖ20）と算出し、この電圧を第２の制御端子７２に
印加する。この場合にも、温度による誤差の少ない動作
が可能になる。
温度が２５℃で、現に記憶部１３０に記憶されているデ
ータが図５に示すような場合、３０℃に対応する電圧デ
ータＶ30と２０℃に対応する電圧データＶ20とを読み出
し、装置温度２５℃での電圧Ｖ25は、Ｖ25＝Ｖ20＋（Ｖ
30−Ｖ20）と算出し、この電圧を第２の制御端子７２に
印加する。この場合にも、温度による誤差の少ない動作
が可能になる。
【００２６】
【発明の効果】本発明によれば、電圧制御発振器の変調
感度を上げずに、またチャージポンプ電圧を上げずに、
広い周波数範囲に対応できる。また、変調感度を下げる
こともできるため、Ｃ／Ｎ比も悪化しない。
感度を上げずに、またチャージポンプ電圧を上げずに、
広い周波数範囲に対応できる。また、変調感度を下げる
こともできるため、Ｃ／Ｎ比も悪化しない。
【００２７】ＰＬＬ動作直前に電圧制御発振器の第１の
制御電圧に印加される電圧が、ＰＬＬ動作時と殆ど同じ
になるため、ＰＬＬを再度動作させたとき、及び周波数
を切り替えたときのロックアップタイムを短縮できる。
制御電圧に印加される電圧が、ＰＬＬ動作時と殆ど同じ
になるため、ＰＬＬを再度動作させたとき、及び周波数
を切り替えたときのロックアップタイムを短縮できる。
【００２８】電圧制御発振器の第２の制御端子へ印加す
る電圧を、装置温度の変化に応じて可変して温度補正を
行うため、装置温度が変化してもロックアップタイムの
高速化が図れる。
る電圧を、装置温度の変化に応じて可変して温度補正を
行うため、装置温度が変化してもロックアップタイムの
高速化が図れる。
【図１】本発明の第１の実施態様のブロック図である。
【図２】同上における電圧制御発振器の電圧−周波数特
性図である。
性図である。
【図３】本発明の第２の実施態様のブロック図である。
【図４】同上の動作を説明するタイミングチャートであ
る。
る。
【図５】図３中の記憶部の記憶態様を説明する図であ
る。
る。
【図６】従来例のブロック図である。
１０ 基準周波数発振器 ２０ 第１の分周器 ３０ 第２の分周器 ４０ 位相比較器 ５０ チャージポンプ ６０ ループフィルタ ７０ 電圧制御発振器 ７１ 第１の制御端子 ７２ 第２の制御端子 ７３ ＶＣＯ回路 ８０ コンパレータ ９０ Ｄ／Ａコンバータ １００ Ａ／Ｄコンバータ １１０ 温度検出部 １２０ 制御部 １３０ 記憶部
Claims (5)
- 【請求項１】基準周波数を発振出力する基準周波数発振
器、その基準周波数を分周する第１の分周器、直流の入
力電圧を発振周波数に変換する電圧制御発振器、チャン
ネルデータにより設定される第２の分周器、第１の分周
器の出力周波数と第２の分周器の出力周波数の位相差を
検出して位相差に応じた位相差信号を出力する位相比較
器、その位相差信号を差信号電圧とするチャージポン
プ、その差信号電圧を直流電圧に平滑処理して電圧制御
発振器に帰還するループフィルタで構成されるＰＬＬ周
波数シンセサイザにおいて、前記ループフィルタの出力
により電圧を変化させる電圧可変供給部を備えるととも
に、前記電圧制御発振器から出力される周波数を２つの
直流の入力電圧により変化させるように、電圧制御発振
器に第１と第２の２つの制御端子を設け、第１の制御端
子には、前記ループフィルタから出力される電圧を入力
し、第２の制御端子には、前記電圧可変供給部より出力
される電圧を印加し、この電圧可変供給部は、前記第１
の制御端子に入力される電圧が一定になるように前記第
２の制御端子に印加する電圧を可変することを特徴とす
るＰＬＬ周波数シンセサイザ。 - 【請求項２】記憶部と、ＰＬＬ周波数安定時に電圧制御
発振器の第２の制御端子の電圧を検出して前記記憶部に
記憶し、再度周波数ロック動作する直前に、電圧可変供
給部が前記記憶部に記憶されている電圧を前記第２の制
御端子に印加するように、これら記憶部及び電圧可変供
給部を制御する制御部とを備えたことを特徴とする請求
項１記載のＰＬＬ周波数シンセサイザ。 - 【請求項３】当該シンセサイザの装置温度を検出する温
度検出部を備え、記憶部には、該温度検出部の検出温度
に対応した電圧が記憶され、電圧可変供給部は、その記
憶された電圧を制御部による制御に従って第２の制御端
子に印加することを特徴とする請求項２記載のＰＬＬ周
波数シンセサイザ。 - 【請求項４】制御部は、温度検出部で検出された温度に
対応する電圧が記憶部に存在しないときには、当該検出
温度に近い高低２つの温度に対応する２つの電圧を記憶
部から読み出し、その２つの電圧から当該検出温度に対
応する電圧を計算し、その計算した電圧を第２の制御端
子に印加するように、電圧可変供給部及び記憶部を制御
することを特徴とする請求項３記載のＰＬＬ周波数シン
セサイザ。 - 【請求項５】制御部は、ＰＬＬ周波数安定時に第２の制
御端子の電圧を検出し、その検出電圧と温度検出部によ
る検出温度とを対応させて記憶部に記憶することを特徴
とする請求項３又は４記載のＰＬＬ周波数シンセサイ
ザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18025797A JP3226838B2 (ja) | 1997-06-23 | 1997-06-23 | Ｐｌｌ周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18025797A JP3226838B2 (ja) | 1997-06-23 | 1997-06-23 | Ｐｌｌ周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117538A true JPH1117538A (ja) | 1999-01-22 |
| JP3226838B2 JP3226838B2 (ja) | 2001-11-05 |
Family
ID=16080103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18025797A Expired - Fee Related JP3226838B2 (ja) | 1997-06-23 | 1997-06-23 | Ｐｌｌ周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3226838B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6411144B1 (en) | 1999-08-05 | 2002-06-25 | Fujitsu Quantum Devices Limited | Phase-locked loop circuit |
-
1997
- 1997-06-23 JP JP18025797A patent/JP3226838B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6411144B1 (en) | 1999-08-05 | 2002-06-25 | Fujitsu Quantum Devices Limited | Phase-locked loop circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3226838B2 (ja) | 2001-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2581398B2 (ja) | Ｐｌｌ周波数シンセサイザ | |
| US8085101B2 (en) | Spread spectrum clock generation device | |
| JP2005311945A (ja) | Ｐｌｌ回路、無線通信装置及び発振周波数制御方法 | |
| WO2000031874A1 (en) | Phase lock loop enabling smooth loop bandwidth switching | |
| KR100959476B1 (ko) | 대역폭 제어를 위한 루프 필터 캘리브레이션을 갖는 주파수합성기 | |
| JP4216075B2 (ja) | フラクショナル補償法（ｆｒａｃｔｉｏｎａｌｃｏｍｐｅｎｓａｔｉｏｎｍｅｔｈｏｄ）を使用するフラクショナルｎ周波数シンセサイザ（ｆｒａｃｔｉｏｎａｌ−ｎｆｒｅｑｕｅｎｃｙｓｙｎｔｈｅｓｉｚｅｒ） | |
| US6091281A (en) | High precision reference voltage generator | |
| JP2005072876A (ja) | 広帯域変調ｐｌｌおよびその変調度調整方法 | |
| JP4357674B2 (ja) | 周波数シンセサイザ | |
| JP3226838B2 (ja) | Ｐｌｌ周波数シンセサイザ | |
| CN100486115C (zh) | 自校准的恒定增益可调振荡器 | |
| JP2765443B2 (ja) | 位相同期ループ回路 | |
| JPH10145229A (ja) | Ｐｌｌシンセサイザ | |
| JPH05347558A (ja) | 高速ロックアップ・シンセサイザ | |
| JPH08340254A (ja) | 周波数シンセサイザ | |
| JPH11251902A (ja) | Ｐｌｌ回路 | |
| JP2001230670A (ja) | Ｐｌｌ発振回路 | |
| US20220006463A1 (en) | Phase locked loop circuit | |
| JP2002314413A (ja) | 位相同期ループ回路 | |
| JP2004282223A (ja) | 周波数シンセサイザ | |
| JP3808447B2 (ja) | Ｐｌｌ回路及びその制御方法 | |
| JP2877855B2 (ja) | Ｐｌｌ回路 | |
| JP2837592B2 (ja) | 位相ロックループ回路の制御発振回路 | |
| US20050266816A1 (en) | PLL synthesizer | |
| JP3008938B1 (ja) | Ｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070831 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080831 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |