JPH11168696A - シャフリング回路 - Google Patents
シャフリング回路Info
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- JPH11168696A JPH11168696A JP9333288A JP33328897A JPH11168696A JP H11168696 A JPH11168696 A JP H11168696A JP 9333288 A JP9333288 A JP 9333288A JP 33328897 A JP33328897 A JP 33328897A JP H11168696 A JPH11168696 A JP H11168696A
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Abstract
(57)【要約】
【課題】 １フレーム分の画像メモリを使用してシャフ
リングを行うシャフリング回路において、メモリアドレ
スに記憶されているアドレスに間違いが生じたときシャ
フリング回路を自動的に正規の状態に復帰させる。 【解決手段】 シャフリング回路にアドレスエラー検出
手段を設け、現時点のアドレスメモリより出力される読
み出しアドレスの値毎の数をカウントし、その数が正規
の数であるか否か判定することにより、現時点のアドレ
スメモリから出力される読み出しアドレスのエラーの有
無を判定し、エラーが検出されたときにはシャフリング
回路の初期化を行う。
リングを行うシャフリング回路において、メモリアドレ
スに記憶されているアドレスに間違いが生じたときシャ
フリング回路を自動的に正規の状態に復帰させる。 【解決手段】 シャフリング回路にアドレスエラー検出
手段を設け、現時点のアドレスメモリより出力される読
み出しアドレスの値毎の数をカウントし、その数が正規
の数であるか否か判定することにより、現時点のアドレ
スメモリから出力される読み出しアドレスのエラーの有
無を判定し、エラーが検出されたときにはシャフリング
回路の初期化を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、シャフリング回路
に関し、とくに、映像のデジタル信号を記録するデジタ
ル信号記録装置においてデジタル信号を圧縮する際に、
１フレーム分の大きさのメモリを用いてシャフリング処
理を行う場合の、アドレスエラー検出手段を備えたシャ
フリング回路に関するものである。
に関し、とくに、映像のデジタル信号を記録するデジタ
ル信号記録装置においてデジタル信号を圧縮する際に、
１フレーム分の大きさのメモリを用いてシャフリング処
理を行う場合の、アドレスエラー検出手段を備えたシャ
フリング回路に関するものである。
【０００２】
【従来の技術】映像信号をデジタル信号として圧縮、記
録する場合には、一般に再生時に発生するエラーを分散
させて誤りを目立たなくしたり、記録時にＤＣＴ（Disc
rete Cosine Transform：離散コサイン変換）を行い、
ＤＣＴ変換後の量子化を行う際に、情報量のバラツキを
小さくして画像圧縮効率を向上させるために、シャフリ
ング処理（画像信号の並べ換え処理）が行われている。
録する場合には、一般に再生時に発生するエラーを分散
させて誤りを目立たなくしたり、記録時にＤＣＴ（Disc
rete Cosine Transform：離散コサイン変換）を行い、
ＤＣＴ変換後の量子化を行う際に、情報量のバラツキを
小さくして画像圧縮効率を向上させるために、シャフリ
ング処理（画像信号の並べ換え処理）が行われている。
【０００３】シャフリング処理の方法として、１枚のフ
レームメモリを使用してシャフリング処理を行う方法が
ある。１枚のフレームメモリを用いてシャフリング処理
を行う場合、１番目に入力される画像をフレームメモリ
に書き込み、画像データ読み出しの際は、画像データ
（フレームメモリ）を１つ以上のブロックからなる小ブ
ロック単位で、ある規則に従って画像信号を並べ換えて
読み出す。従って、画像データは入力順序と異なる順序
で読み出される。２番目に入力される画像データは、１
番目の画像データが読み出されたブロックに書き込まれ
る。
レームメモリを使用してシャフリング処理を行う方法が
ある。１枚のフレームメモリを用いてシャフリング処理
を行う場合、１番目に入力される画像をフレームメモリ
に書き込み、画像データ読み出しの際は、画像データ
（フレームメモリ）を１つ以上のブロックからなる小ブ
ロック単位で、ある規則に従って画像信号を並べ換えて
読み出す。従って、画像データは入力順序と異なる順序
で読み出される。２番目に入力される画像データは、１
番目の画像データが読み出されたブロックに書き込まれ
る。
【０００４】このようにして、１枚のフレームメモリを
使用し、連続して入力される画像データを連続して読み
出す際に、入力順序と異なる順番で読み出され、出力さ
れたメモリブロックに次に入力される画像データを書き
込むことにより、１枚のフレームメモリでシャフリング
処理を行うことができる。
使用し、連続して入力される画像データを連続して読み
出す際に、入力順序と異なる順番で読み出され、出力さ
れたメモリブロックに次に入力される画像データを書き
込むことにより、１枚のフレームメモリでシャフリング
処理を行うことができる。
【０００５】図３を用いて、ＮＴＳＣ信号の場合の１枚
のフレームメモリを使用して行われるシャフリング処理
を説明する。図３において、１枚の画像は水平方向に輝
度信号Ｙ：７２０画素、色差信号Ｃｒ，Ｃｂ：各１８０
画素とし、垂直方向に４８０ラインであるとする。１枚
の画像を水平方向に５分割（セグメント：Ｓｅｇ０〜
４）、垂直方向に１０分割（ＳＢ０〜９）し、合計５０
個のブロック（スーパーブロック）に分割する。
のフレームメモリを使用して行われるシャフリング処理
を説明する。図３において、１枚の画像は水平方向に輝
度信号Ｙ：７２０画素、色差信号Ｃｒ，Ｃｂ：各１８０
画素とし、垂直方向に４８０ラインであるとする。１枚
の画像を水平方向に５分割（セグメント：Ｓｅｇ０〜
４）、垂直方向に１０分割（ＳＢ０〜９）し、合計５０
個のブロック（スーパーブロック）に分割する。
【０００６】図３において、各セグメントに記されてい
る（０〜９）の数字は、各セグメント毎におけるフレー
ムメモリのアドレスを示す数字である。フレームメモリ
上では、メモリを各セグメント毎にブロック化し、ブロ
ック毎にアドレス番号（０〜９）を付加している。
る（０〜９）の数字は、各セグメント毎におけるフレー
ムメモリのアドレスを示す数字である。フレームメモリ
上では、メモリを各セグメント毎にブロック化し、ブロ
ック毎にアドレス番号（０〜９）を付加している。
【０００７】それぞれのスーパーブロックは、複数の画
素データ、例えば、図４に示すように、１つのスーパー
ブロックは２７個のマクロブロックから構成され、１つ
のマクロブロックは輝度信号（Ｙ）の８画素×８ライン
のブロックが４個、２種類の色差信号（Ｃｒ，Ｃｂ）の
８画素×８ラインのブロックがそれぞれ１個の計６個の
ブロックから構成されるとする。
素データ、例えば、図４に示すように、１つのスーパー
ブロックは２７個のマクロブロックから構成され、１つ
のマクロブロックは輝度信号（Ｙ）の８画素×８ライン
のブロックが４個、２種類の色差信号（Ｃｒ，Ｃｂ）の
８画素×８ラインのブロックがそれぞれ１個の計６個の
ブロックから構成されるとする。
【０００８】入力される画像データは、図５に示すよう
に、水平方向順に入力されるため、図３において第１ラ
イン目のデータ、第２ライン目のデータ、…………、第
４８０ライン目のデータの順序で入力される。
に、水平方向順に入力されるため、図３において第１ラ
イン目のデータ、第２ライン目のデータ、…………、第
４８０ライン目のデータの順序で入力される。
【０００９】図６を用いて、メモリからの読み出し順序
を説明する。図４において、Ｓｉ.ｊ（ｉ＝０〜９、ｊ
＝０〜４）は、スーパーブロックを表す。フレームメモ
リに蓄えられた画像データは、メモリから読み出される
時点でシャフリングされ、以下のスーパーブロックの順
序で読み出される。 （Ｓ２.２、Ｓ６.１、Ｓ８.３、Ｓ０.０、Ｓ４.４） （Ｓ３.２、Ｓ７.１、Ｓ９.３、Ｓ１.０、Ｓ５.４） （Ｓ４.２、Ｓ８.１、Ｓ０.３、Ｓ２.０、Ｓ６.４） （Ｓ５.２、Ｓ９.１、Ｓ１.３、Ｓ３.０、Ｓ７.４） （Ｓ６.２、Ｓ０.１、Ｓ２.３、Ｓ４.０、Ｓ８.４） （Ｓ７.２、Ｓ１.１、Ｓ３.３、Ｓ５.０、Ｓ９.４） （Ｓ８.２、Ｓ２.１、Ｓ４.３、Ｓ６.０、Ｓ０.４） （Ｓ９.２、Ｓ３.１、Ｓ５.３、Ｓ７.０、Ｓ１.４） （Ｓ０.２、Ｓ４.１、Ｓ６.３、Ｓ８.０、Ｓ２.４） （Ｓ１.２、Ｓ５.１、Ｓ７.３、Ｓ９.０、Ｓ３.４）
を説明する。図４において、Ｓｉ.ｊ（ｉ＝０〜９、ｊ
＝０〜４）は、スーパーブロックを表す。フレームメモ
リに蓄えられた画像データは、メモリから読み出される
時点でシャフリングされ、以下のスーパーブロックの順
序で読み出される。 （Ｓ２.２、Ｓ６.１、Ｓ８.３、Ｓ０.０、Ｓ４.４） （Ｓ３.２、Ｓ７.１、Ｓ９.３、Ｓ１.０、Ｓ５.４） （Ｓ４.２、Ｓ８.１、Ｓ０.３、Ｓ２.０、Ｓ６.４） （Ｓ５.２、Ｓ９.１、Ｓ１.３、Ｓ３.０、Ｓ７.４） （Ｓ６.２、Ｓ０.１、Ｓ２.３、Ｓ４.０、Ｓ８.４） （Ｓ７.２、Ｓ１.１、Ｓ３.３、Ｓ５.０、Ｓ９.４） （Ｓ８.２、Ｓ２.１、Ｓ４.３、Ｓ６.０、Ｓ０.４） （Ｓ９.２、Ｓ３.１、Ｓ５.３、Ｓ７.０、Ｓ１.４） （Ｓ０.２、Ｓ４.１、Ｓ６.３、Ｓ８.０、Ｓ２.４） （Ｓ１.２、Ｓ５.１、Ｓ７.３、Ｓ９.０、Ｓ３.４）
【００１０】従って、各セグメント毎に読み出されるメ
モリアドレスは、以下の順序となる。 Ｓｅｇ０：０、１、２、３、４、５、６、７、８、９ Ｓｅｇ１：６、７、８、９、０、１、２、３、４、５ Ｓｅｇ２：２、３、４、５、６、７、８、９、０、１ Ｓｅｇ３：８、９、０、１、２、３、４、５、６、７ Ｓｅｇ４：４、５、６、７、８、９、０、１、２、３
モリアドレスは、以下の順序となる。 Ｓｅｇ０：０、１、２、３、４、５、６、７、８、９ Ｓｅｇ１：６、７、８、９、０、１、２、３、４、５ Ｓｅｇ２：２、３、４、５、６、７、８、９、０、１ Ｓｅｇ３：８、９、０、１、２、３、４、５、６、７ Ｓｅｇ４：４、５、６、７、８、９、０、１、２、３
【００１１】２番目に入力されるフレームの画像データ
は、１番目の画像データが読み出されたメモリアドレス
に書き込まれるため、図７（Ａ）に示すメモリアドレス
に書き込まれる。２番目に入力された画像データに関し
てもシャフリング処理がなされ、以下に示すメモリアド
レス順で読み出される。 Ｓｅｇ０：０、１、２、３、４、５、６、７、８、９ Ｓｅｇ１：２、３、４、５、６、７、８、９、０、１ Ｓｅｇ２：４、５、６、７、８、９、０、１、２、３ Ｓｅｇ３：６、７、８、９、０、１、２、３、４、５ Ｓｅｇ４：８、９、０、１、２、３、４、５、６、７
は、１番目の画像データが読み出されたメモリアドレス
に書き込まれるため、図７（Ａ）に示すメモリアドレス
に書き込まれる。２番目に入力された画像データに関し
てもシャフリング処理がなされ、以下に示すメモリアド
レス順で読み出される。 Ｓｅｇ０：０、１、２、３、４、５、６、７、８、９ Ｓｅｇ１：２、３、４、５、６、７、８、９、０、１ Ｓｅｇ２：４、５、６、７、８、９、０、１、２、３ Ｓｅｇ３：６、７、８、９、０、１、２、３、４、５ Ｓｅｇ４：８、９、０、１、２、３、４、５、６、７
【００１２】同様に、３番目に入力される画像データ
は、図７（Ｂ）に示すメモリアドレスに書き込まれ、読
み出し時には以下の順序で読み出される。 Ｓｅｇ０：０、１、２、３、４、５、６、７、８、９ Ｓｅｇ１：８、９、０、１、２、３、４、５、６、７ Ｓｅｇ２：６、７、８、９、０、１、２、３、４、５ Ｓｅｇ３：４、５、６、７、８、９、０、１、２、３ Ｓｅｇ４：２、３、４、５、６、７、８、９、０、１
は、図７（Ｂ）に示すメモリアドレスに書き込まれ、読
み出し時には以下の順序で読み出される。 Ｓｅｇ０：０、１、２、３、４、５、６、７、８、９ Ｓｅｇ１：８、９、０、１、２、３、４、５、６、７ Ｓｅｇ２：６、７、８、９、０、１、２、３、４、５ Ｓｅｇ３：４、５、６、７、８、９、０、１、２、３ Ｓｅｇ４：２、３、４、５、６、７、８、９、０、１
【００１３】図８は、１フレームメモリを使用してシャ
フリングを実現するシャフリング回路を示す。図８にお
いて、８０１は画像信号入力部（入力端子）、８０２は
フレームメモリ、８０３は画像信号出力部（出力端
子）、８０４はメモリ書き込み制御部、８０５はメモリ
読み出し制御部、８０６はアドレス信号を遅延させるた
めの遅延回路、８０７はアドレスを記憶しておくアドレ
スメモリ、８０８はアドレスメモリの出力から次フレー
ムデータの出力アドレスを生成するための読み出しアド
レス生成部（演算部）、８０９は初期化時にフレームメ
モリの書き込みアドレスを生成する初期化アドレス生成
部、８１０は本回路の初期化時に初期化アドレス生成部
８０９の出力を選択して出力し、通常動作時はアドレス
メモリ８０７の出力を選択して出力するセレクタであ
る。
フリングを実現するシャフリング回路を示す。図８にお
いて、８０１は画像信号入力部（入力端子）、８０２は
フレームメモリ、８０３は画像信号出力部（出力端
子）、８０４はメモリ書き込み制御部、８０５はメモリ
読み出し制御部、８０６はアドレス信号を遅延させるた
めの遅延回路、８０７はアドレスを記憶しておくアドレ
スメモリ、８０８はアドレスメモリの出力から次フレー
ムデータの出力アドレスを生成するための読み出しアド
レス生成部（演算部）、８０９は初期化時にフレームメ
モリの書き込みアドレスを生成する初期化アドレス生成
部、８１０は本回路の初期化時に初期化アドレス生成部
８０９の出力を選択して出力し、通常動作時はアドレス
メモリ８０７の出力を選択して出力するセレクタであ
る。
【００１４】次に、図８を参考にしてシャフリング回路
の動作を説明する。初期化時には、初期化アドレス生成
部８０９にて生成された初期化アドレスが、セレクタ８
１０で選択されて遅延回路８０６に供給され、ある一定
の遅延後にメモリ書き込み制御部８０４に入力され、フ
レームメモリの書き込み制御を行うと共に、読み出しア
ドレス生成部８０８に入力される。読み出しアドレス生
成部８０８では、書き込みアドレスに基づいて画像デー
タをフレームメモリから読み出すメモリアドレスを生成
しアドレスメモリ８０７に蓄える。次に、フレームメモ
リから第１番目の画像データを読み出すために、セレク
タ８１０はアドレスメモリ８０７の出力を選択し、読み
出しメモリアドレスをメモリ読み出し制御部８０５およ
び遅延回路８０６、読み出しアドレス生成部８０８に入
力し、メモリ読み出し制御部８０５にてフレームメモリ
から画像データを読み出し、他方、遅延回路８０６でタ
イミングを調整し、フレームメモリから画像データが読
み出されて空いた領域には、第２番目の画像データを書
き込んでいく。読み出しアドレス生成部８０８では、第
２番目の画像データを読み出すためのフレームメモリ読
み出しアドレスを生成し、アドレスメモリ８０７に書き
込む。以下同様にしてフレームメモリからの画像の読み
出し、及び、同フレームメモリへの書き込みが行われ
る。
の動作を説明する。初期化時には、初期化アドレス生成
部８０９にて生成された初期化アドレスが、セレクタ８
１０で選択されて遅延回路８０６に供給され、ある一定
の遅延後にメモリ書き込み制御部８０４に入力され、フ
レームメモリの書き込み制御を行うと共に、読み出しア
ドレス生成部８０８に入力される。読み出しアドレス生
成部８０８では、書き込みアドレスに基づいて画像デー
タをフレームメモリから読み出すメモリアドレスを生成
しアドレスメモリ８０７に蓄える。次に、フレームメモ
リから第１番目の画像データを読み出すために、セレク
タ８１０はアドレスメモリ８０７の出力を選択し、読み
出しメモリアドレスをメモリ読み出し制御部８０５およ
び遅延回路８０６、読み出しアドレス生成部８０８に入
力し、メモリ読み出し制御部８０５にてフレームメモリ
から画像データを読み出し、他方、遅延回路８０６でタ
イミングを調整し、フレームメモリから画像データが読
み出されて空いた領域には、第２番目の画像データを書
き込んでいく。読み出しアドレス生成部８０８では、第
２番目の画像データを読み出すためのフレームメモリ読
み出しアドレスを生成し、アドレスメモリ８０７に書き
込む。以下同様にしてフレームメモリからの画像の読み
出し、及び、同フレームメモリへの書き込みが行われ
る。
【００１５】Ｓｅｇ１の場合を例に採って、読み出しア
ドレス生成部８０８の動作を説明する。初期化時は、読
み出しアドレス生成部８０８は、初期化アドレス生成部
８０９からの初期化アドレスを演算して読み出しアドレ
スを生成し、２番目のフレームの画像データ以降では、
アドレスメモリ８０７の出力より次のフレームの読み出
しアドレスを演算する。以下に、読み出しアドレス生成
部８０８で生成されるアドレスを示す。 初期化時入力アドレス ：０、１、２、３、４、５、６、７、８、９ １番目フレーム出力アドレス：６、７、８、９、０、１、２、３、４、５ ２番目フレーム出力アドレス：２、３、４、５、６、７、８、９、０、１ ３番目フレーム出力アドレス：８、９、０、１、２、３、４、５、６、７ ４番目フレーム出力アドレス：４、５、６、７、８、９、０、１、２、３ ・ ・ ・ ・ ・ ・ ・ ・
ドレス生成部８０８の動作を説明する。初期化時は、読
み出しアドレス生成部８０８は、初期化アドレス生成部
８０９からの初期化アドレスを演算して読み出しアドレ
スを生成し、２番目のフレームの画像データ以降では、
アドレスメモリ８０７の出力より次のフレームの読み出
しアドレスを演算する。以下に、読み出しアドレス生成
部８０８で生成されるアドレスを示す。 初期化時入力アドレス ：０、１、２、３、４、５、６、７、８、９ １番目フレーム出力アドレス：６、７、８、９、０、１、２、３、４、５ ２番目フレーム出力アドレス：２、３、４、５、６、７、８、９、０、１ ３番目フレーム出力アドレス：８、９、０、１、２、３、４、５、６、７ ４番目フレーム出力アドレス：４、５、６、７、８、９、０、１、２、３ ・ ・ ・ ・ ・ ・ ・ ・
【００１６】従って、読み出しアドレス生成部８０８で
は、Ｓｅｇ１の場合のアドレス“０”〜“９”が入力さ
れるとそれぞれ次のアドレスを生成する。 "０"→"６"、"１"→"７"、"２"→"８"、"３"→"９"、"４"→"０" "５"→"１"、"６"→"２"、"７"→"３"、"８"→"４"、"９"→"５" 以上のように、フレームアドレスの読み出しアドレスを
シャフリング規則に従って順次変換することにより、１
フレーム分のメモリでシャフリング処理を行うことがで
きる。
は、Ｓｅｇ１の場合のアドレス“０”〜“９”が入力さ
れるとそれぞれ次のアドレスを生成する。 "０"→"６"、"１"→"７"、"２"→"８"、"３"→"９"、"４"→"０" "５"→"１"、"６"→"２"、"７"→"３"、"８"→"４"、"９"→"５" 以上のように、フレームアドレスの読み出しアドレスを
シャフリング規則に従って順次変換することにより、１
フレーム分のメモリでシャフリング処理を行うことがで
きる。
【００１７】
【発明が解決しようとする課題】上記に示したシャフリ
ング回路の場合、当該フレームのメモリアドレスから、
次フレームのメモリアドレスを生成するため、回路の同
期乱れや、ノイズ等によりアドレスメモリに記憶されて
いるアドレスが間違った場合、次のフレームのデータか
らは正常なシャフリング処理ができなくなる。
ング回路の場合、当該フレームのメモリアドレスから、
次フレームのメモリアドレスを生成するため、回路の同
期乱れや、ノイズ等によりアドレスメモリに記憶されて
いるアドレスが間違った場合、次のフレームのデータか
らは正常なシャフリング処理ができなくなる。
【００１８】例えば、アドレスメモリに記憶されている
アドレスが「０、１、２、３、４、５、３、１、８、
９」のように、本来アドレス「６、７」であるべき所に
誤って「３、１」と書き込まれていると、読み出しアド
レス生成部８０８では、「６、７、８、９、０、１、
９、７、４、５」が生成され、誤ったアドレスが生成さ
れる。
アドレスが「０、１、２、３、４、５、３、１、８、
９」のように、本来アドレス「６、７」であるべき所に
誤って「３、１」と書き込まれていると、読み出しアド
レス生成部８０８では、「６、７、８、９、０、１、
９、７、４、５」が生成され、誤ったアドレスが生成さ
れる。
【００１９】
【課題を解決するための手段】本発明によるアドレスエ
ラーの検出回路は、アドレスメモリから出力されるアド
レスの数をカウントし、１フレーム当たりの処理に要す
るアドレスの数が出力されているかどうか判定すること
により、シャフリングエラーを検出し、再初期化を行
う。
ラーの検出回路は、アドレスメモリから出力されるアド
レスの数をカウントし、１フレーム当たりの処理に要す
るアドレスの数が出力されているかどうか判定すること
により、シャフリングエラーを検出し、再初期化を行
う。
【００２０】請求項１の発明は、インタレースもしくは
ノンインタレースの映像信号を入力とし、１フレーム分
の画像メモリを使用して、かつ、現時点における画像デ
ータの読み出しアドレスより次時点の読み出しアドレス
を演算して入力順と異なるある規則的な順序に従って画
像データを並べ換えて出力するシャフリング回路におい
て、現時点の画像データの読み出しアドレスのエラーを
検出し、かつ、シャフリング回路を初期化するアドレス
エラー検出手段を備えたシャフリング回路である。
ノンインタレースの映像信号を入力とし、１フレーム分
の画像メモリを使用して、かつ、現時点における画像デ
ータの読み出しアドレスより次時点の読み出しアドレス
を演算して入力順と異なるある規則的な順序に従って画
像データを並べ換えて出力するシャフリング回路におい
て、現時点の画像データの読み出しアドレスのエラーを
検出し、かつ、シャフリング回路を初期化するアドレス
エラー検出手段を備えたシャフリング回路である。
【００２１】請求項２の発明は、請求項１に記載された
シャフリング回路において、前記アドレスエラー検出手
段は、現時点のアドレスメモリより出力される読み出し
アドレスの値毎の数をカウントし、該カウント数が正規
のカウント数であるか否かを判定し、否であればシャフ
リング回路を初期化するシャフリング回路である。
シャフリング回路において、前記アドレスエラー検出手
段は、現時点のアドレスメモリより出力される読み出し
アドレスの値毎の数をカウントし、該カウント数が正規
のカウント数であるか否かを判定し、否であればシャフ
リング回路を初期化するシャフリング回路である。
【００２２】請求項３の発明は、請求項２に記載された
シャシフリング回路において、前記アドレスエラー検出
手段は、前記各メモリアドレスのアドレスに対応した複
数のカウンタ、該複数のカウンタの出力を入力とする複
数の判定器及び該複数の判定器の出力を入力とするＡＮ
Ｄ回路から成っているシャフリング回路である。
シャシフリング回路において、前記アドレスエラー検出
手段は、前記各メモリアドレスのアドレスに対応した複
数のカウンタ、該複数のカウンタの出力を入力とする複
数の判定器及び該複数の判定器の出力を入力とするＡＮ
Ｄ回路から成っているシャフリング回路である。
【００２３】
【発明の実施の形態】本発明は、シャフリングエラーが
発生した場合を検出し、シャフリング回路の再初期化を
行うことで、シャフリング処理を正規の状態に復帰させ
るものである。図１は、本発明のアドレスエラー検出手
段を備えたシャフリング回路の１例をを示す図である 図１において、１０１は画像信号入力部（入力端子）、
１０２はフレームメモリ、１０３は画像信号出力部（出
力端子）、１０４はメモリ書き込み制御部、１０５はメ
モリ読み出し制御部、１０６はアドレス信号を遅延させ
るための遅延回路、１０７はアドレスを記憶しておくア
ドレスメモリ、１０８はアドレスメモリの出力から次フ
レームデータの出力アドレスを生成するための読み出し
アドレス生成部（演算部）、１０９は初期化時にフレー
ムメモリの書き込みアドレスを生成する初期化アドレス
生成部、１１０はシャフリング回路の初期化時に初期化
アドレス生成部１０９の出力を選択して出力し、通常動
作時はアドレスメモリ１０７の出力を選択して出力する
セレクタである。
発生した場合を検出し、シャフリング回路の再初期化を
行うことで、シャフリング処理を正規の状態に復帰させ
るものである。図１は、本発明のアドレスエラー検出手
段を備えたシャフリング回路の１例をを示す図である 図１において、１０１は画像信号入力部（入力端子）、
１０２はフレームメモリ、１０３は画像信号出力部（出
力端子）、１０４はメモリ書き込み制御部、１０５はメ
モリ読み出し制御部、１０６はアドレス信号を遅延させ
るための遅延回路、１０７はアドレスを記憶しておくア
ドレスメモリ、１０８はアドレスメモリの出力から次フ
レームデータの出力アドレスを生成するための読み出し
アドレス生成部（演算部）、１０９は初期化時にフレー
ムメモリの書き込みアドレスを生成する初期化アドレス
生成部、１１０はシャフリング回路の初期化時に初期化
アドレス生成部１０９の出力を選択して出力し、通常動
作時はアドレスメモリ１０７の出力を選択して出力する
セレクタである。
【００２４】１１１はアドレスエラー検出回路であっ
て、セレクタ１１０の出力を入力とし、フレームメモリ
に供給されるメモリアドレスをカウントし、アドレスエ
ラーを検出し、アドレスエラーが発生した場合に前記シ
ャフリング回路を再初期化するものである。
て、セレクタ１１０の出力を入力とし、フレームメモリ
に供給されるメモリアドレスをカウントし、アドレスエ
ラーを検出し、アドレスエラーが発生した場合に前記シ
ャフリング回路を再初期化するものである。
【００２５】シャフリング回路が最初に初期化された状
態で、第１番目のフレームの画像データが入力された
後、画像データを読み出すためにメモリ読み出し制御部
１０５と遅延回路１０６に供給される各セグメント毎の
メモリアドレスは、以下のようになる。 Ｓｅｇ０：０、１、２、３、４、５、６、７、８、９ Ｓｅｇ１：６、７、８、９、０、１、２、３、４、５ Ｓｅｇ２：２、３、４、５、６、７、８、９、０、１ Ｓｅｇ３：８、９、０、１、２、３、４、５、６、７ Ｓｅｇ４：４、５、６、７、８、９、０、１、２、３
態で、第１番目のフレームの画像データが入力された
後、画像データを読み出すためにメモリ読み出し制御部
１０５と遅延回路１０６に供給される各セグメント毎の
メモリアドレスは、以下のようになる。 Ｓｅｇ０：０、１、２、３、４、５、６、７、８、９ Ｓｅｇ１：６、７、８、９、０、１、２、３、４、５ Ｓｅｇ２：２、３、４、５、６、７、８、９、０、１ Ｓｅｇ３：８、９、０、１、２、３、４、５、６、７ Ｓｅｇ４：４、５、６、７、８、９、０、１、２、３
【００２６】さらに、第２番目のフレームの画像データ
が入力された後に、画像データを読み出すために、メモ
リ読み出し制御部１０５と遅延回路１０６に供給される
各セグメント毎のメモリアドレスは、以下のようにな
る。 Ｓｅｇ０：０、１、２、３、４、５、６、７、８、９ Ｓｅｇ１：２、３、４、５、６、７、８、９、０、１ Ｓｅｇ２：４、５、６、７、８、９、０、１、２、３ Ｓｅｇ３：６、７、８、９、０、１、２、３、４、５ Ｓｅｇ４：８、９、０、１、２、３、４、５、６、７
が入力された後に、画像データを読み出すために、メモ
リ読み出し制御部１０５と遅延回路１０６に供給される
各セグメント毎のメモリアドレスは、以下のようにな
る。 Ｓｅｇ０：０、１、２、３、４、５、６、７、８、９ Ｓｅｇ１：２、３、４、５、６、７、８、９、０、１ Ｓｅｇ２：４、５、６、７、８、９、０、１、２、３ Ｓｅｇ３：６、７、８、９、０、１、２、３、４、５ Ｓｅｇ４：８、９、０、１、２、３、４、５、６、７
【００２７】上記各セグメント毎のメモリアドレスは、
同時に、アドレスエラー検出回路１１１にも供給され
る。図２に、アドレスエラー検出回路１１１の内部ブロ
ック図を示す。２２１はメモリアドレスの入力端子、２
０１〜２１０はそれぞれでアドレスエラー検出回路１１
１に供給されるメモリアドレスが“０”の場合にカウン
トアップされるカウンタ、“１”の場合にカウントアッ
プされるカウンタ、………、“９”の場合にカウントア
ップされるカウンタである。２１１〜２２０は２０１〜
２１０のカウンタの出力を入力とし、それぞれのカウン
タの出力が５であるかどうかを検出し、５でない場合は
“０”を出力する判定器であり、２２２はＡＮＤ回路、
２２３は出力端子である。アドレスエラー検出回路１１
１に入力されるメモリアドレスは、各セグメント毎に入
力される順番は違えども、“０”〜“９”の値が入力さ
れる。従って、Ｓｅｇ０〜Ｓｅｇ４の５セグメントの処
理が終了し、１フレームの画像データのシャフリング処
理がエラー無しに正規に終了した場合、“０”〜“９”
の値はそれぞれ５回ずつ発生し、２０１〜２１０のアド
レスカウンタの出力はそれぞれ５を示す。
同時に、アドレスエラー検出回路１１１にも供給され
る。図２に、アドレスエラー検出回路１１１の内部ブロ
ック図を示す。２２１はメモリアドレスの入力端子、２
０１〜２１０はそれぞれでアドレスエラー検出回路１１
１に供給されるメモリアドレスが“０”の場合にカウン
トアップされるカウンタ、“１”の場合にカウントアッ
プされるカウンタ、………、“９”の場合にカウントア
ップされるカウンタである。２１１〜２２０は２０１〜
２１０のカウンタの出力を入力とし、それぞれのカウン
タの出力が５であるかどうかを検出し、５でない場合は
“０”を出力する判定器であり、２２２はＡＮＤ回路、
２２３は出力端子である。アドレスエラー検出回路１１
１に入力されるメモリアドレスは、各セグメント毎に入
力される順番は違えども、“０”〜“９”の値が入力さ
れる。従って、Ｓｅｇ０〜Ｓｅｇ４の５セグメントの処
理が終了し、１フレームの画像データのシャフリング処
理がエラー無しに正規に終了した場合、“０”〜“９”
の値はそれぞれ５回ずつ発生し、２０１〜２１０のアド
レスカウンタの出力はそれぞれ５を示す。
【００２８】もし、フレームの同期乱れや、ノイズ等に
よりシャフリング回路の動作が乱れ、シャフリング処理
に誤りが生じた場合、各セグメント毎のメモリアドレス
に乱れが発生し、カウンタ２０１〜２１０の出力値のう
ち、どれか１つもしくは複数のカウンタの出力は５でな
い値を取る。
よりシャフリング回路の動作が乱れ、シャフリング処理
に誤りが生じた場合、各セグメント毎のメモリアドレス
に乱れが発生し、カウンタ２０１〜２１０の出力値のう
ち、どれか１つもしくは複数のカウンタの出力は５でな
い値を取る。
【００２９】例えば、メモリアドレスに誤りを生じ、以
下のような各セグント毎の値が発生していたとする。 Ｓｅｇ０：０、１、２、３、４、５、６、７、８、９ Ｓｅｇ１：６、７、８、９、０、１、２、３、４、５ Ｓｅｇ２：２、３、４、５、６、７、８、９、０、１ Ｓｅｇ３：８、９、０、１、２、３、４、５、６、７ Ｓｅｇ４：４、５、６、７、８、９、０、１、８、９
下のような各セグント毎の値が発生していたとする。 Ｓｅｇ０：０、１、２、３、４、５、６、７、８、９ Ｓｅｇ１：６、７、８、９、０、１、２、３、４、５ Ｓｅｇ２：２、３、４、５、６、７、８、９、０、１ Ｓｅｇ３：８、９、０、１、２、３、４、５、６、７ Ｓｅｇ４：４、５、６、７、８、９、０、１、８、９
【００３０】この場合、アドレス“０”，“１”，
“４”，“５”，“６”，“７”、カウンタ２０１，２
０２，２０５，２０６，２０７はそれぞれ正しい値５を
出力するが、アドレス“２”，“３”のカウンタ２０
３，２０４は４を出力し、アドレス“８”，“９”のカ
ウンタ２０９，２１０は６を出力する。従って、各アド
レスカウンタ２０１〜２１０の出力を検出し、各カウン
タの出力が５でない時にアドレスエラー検出回路１１１
より再初期化信号を出力し、図１のメモリアドレス発生
回路を再度初期化することにより正規のシャフリング動
作に復帰することができる。なお、本実施例では、ＮＴ
ＳＣの場合の実施例を記載したが、ＰＡＬ信号に対して
も適応することができる。また、シャフリング回路に入
力されるフレームの画像データが第１フィールドと第２
フィールドの２フィールドのデータから構成され、第１
フィールドのデータが入力された後に第２フィールドの
データが入力されるというインタレース方式の場合にお
いても適応可能である。
“４”，“５”，“６”，“７”、カウンタ２０１，２
０２，２０５，２０６，２０７はそれぞれ正しい値５を
出力するが、アドレス“２”，“３”のカウンタ２０
３，２０４は４を出力し、アドレス“８”，“９”のカ
ウンタ２０９，２１０は６を出力する。従って、各アド
レスカウンタ２０１〜２１０の出力を検出し、各カウン
タの出力が５でない時にアドレスエラー検出回路１１１
より再初期化信号を出力し、図１のメモリアドレス発生
回路を再度初期化することにより正規のシャフリング動
作に復帰することができる。なお、本実施例では、ＮＴ
ＳＣの場合の実施例を記載したが、ＰＡＬ信号に対して
も適応することができる。また、シャフリング回路に入
力されるフレームの画像データが第１フィールドと第２
フィールドの２フィールドのデータから構成され、第１
フィールドのデータが入力された後に第２フィールドの
データが入力されるというインタレース方式の場合にお
いても適応可能である。
【００３１】
【発明の効果】請求項１に対応する効果：メモリアドレ
スに記憶されているアドレスの誤りを検出し、それによ
ってシャフリング回路を初期化するため、同期乱れやノ
イズ等によりシャフリング動作が乱れた場合でも自動的
に正規のシャフリング動作に復帰させることができる。 請求項２，３に対応する効果：シャフリング時に発生さ
せる各セグメント毎のメモリアドレスの数をカウントす
ることにより、メモリアドレスに記憶されているアドレ
スの誤りを検出するため、確実なエラー検知が可能であ
る。
スに記憶されているアドレスの誤りを検出し、それによ
ってシャフリング回路を初期化するため、同期乱れやノ
イズ等によりシャフリング動作が乱れた場合でも自動的
に正規のシャフリング動作に復帰させることができる。 請求項２，３に対応する効果：シャフリング時に発生さ
せる各セグメント毎のメモリアドレスの数をカウントす
ることにより、メモリアドレスに記憶されているアドレ
スの誤りを検出するため、確実なエラー検知が可能であ
る。
【図１】本発明のアドレスエラー検出手段を備えたシャ
フリング回路の実施例を示す図である。
フリング回路の実施例を示す図である。
【図２】アドレスエラー検出手段の細部を示す図であ
る。
る。
【図３】１枚のフレームメモリに記録された画像がシャ
フリング処理を行うために複数の小ブロックに分割され
ていることを表す図である。
フリング処理を行うために複数の小ブロックに分割され
ていることを表す図である。
【図４】スーパーブロックの構成を表す図である。
【図５】画像データの入力順を表す図である。
【図６】スーパーブロックの番号を表す図である。
【図７】図７（Ａ）は第２番目のフレームの画像デー
タ、及び、図７（Ｂ）は第３番目のフレームの画像デー
タをフレームメモリに書き込むためのメモリアドレスを
表す図である。
タ、及び、図７（Ｂ）は第３番目のフレームの画像デー
タをフレームメモリに書き込むためのメモリアドレスを
表す図である。
【図８】従来例のシャフリング回路を表す図である。
１０１，８０１…画像信号入力部（入力端子）、１０
２，８０２…フレームメモリ、１０３，８０３…画像信
号出力部（出力端子）、１０４，８０４…メモリ書き込
み制御部、１０５，８０５…メモリ読み出し制御部、１
０６，８０６…遅延回路、１０７，８０７…アドレスメ
モリ、１０８，８０８…読み出しアドレス生成部、１０
９，８０９…初期化アドレス生成部、１１０，８１０…
セレクタ、１１１…アドレスエラー検出回路、２０１〜
２１０…アドレスカウンタ、２１１〜２２０…判定器、
２２１…入力端子、２２２…ＡＮＤ回路、２２３…出力
端子。
２，８０２…フレームメモリ、１０３，８０３…画像信
号出力部（出力端子）、１０４，８０４…メモリ書き込
み制御部、１０５，８０５…メモリ読み出し制御部、１
０６，８０６…遅延回路、１０７，８０７…アドレスメ
モリ、１０８，８０８…読み出しアドレス生成部、１０
９，８０９…初期化アドレス生成部、１１０，８１０…
セレクタ、１１１…アドレスエラー検出回路、２０１〜
２１０…アドレスカウンタ、２１１〜２２０…判定器、
２２１…入力端子、２２２…ＡＮＤ回路、２２３…出力
端子。
Claims (3)
- 【請求項１】 インタレースもしくはノンインタレース
の映像信号を入力とし、１フレーム分の画像メモリを使
用して、かつ、現時点における画像データの読み出しア
ドレスより次時点の読み出しアドレスを演算して入力順
と異なるある規則的な順序に従って画像データを並べ換
えて出力するシャフリング回路において、現時点の画像
データの読み出しアドレスのエラーを検出し、かつ、シ
ャフリング回路を初期化するアドレスエラー検出手段を
備えたことを特徴とするシャフリング回路。 - 【請求項２】 請求項１に記載されたシャフリング回路
において、前記アドレスエラー検出手段は、現時点のア
ドレスメモリより出力される読み出しアドレスの値毎の
数をカウントし、該カウント数が正規のカウント数であ
るか否かを判定し、否であればシャフリング回路を初期
化すること特徴とするシャフリング回路。 - 【請求項３】 請求項２に記載されたシャシフリング回
路において、前記アドレスエラー検出手段は、前記各メ
モリアドレスのアドレスに対応した複数のカウンタ、該
複数のカウンタの出力を入力とする複数の判定器及び該
複数の判定器の出力を入力とするＡＮＤ回路から成って
いることを特徴とするシャフリング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33328897A JP3452780B2 (ja) | 1997-12-03 | 1997-12-03 | シャフリング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33328897A JP3452780B2 (ja) | 1997-12-03 | 1997-12-03 | シャフリング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11168696A true JPH11168696A (ja) | 1999-06-22 |
| JP3452780B2 JP3452780B2 (ja) | 2003-09-29 |
Family
ID=18264430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33328897A Expired - Fee Related JP3452780B2 (ja) | 1997-12-03 | 1997-12-03 | シャフリング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3452780B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100588141B1 (ko) * | 1999-07-23 | 2006-06-09 | 삼성전자주식회사 | 수평/수직 프로세서의 에러를 검출하고 정정하기 위한 방법 및 장치 |
-
1997
- 1997-12-03 JP JP33328897A patent/JP3452780B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100588141B1 (ko) * | 1999-07-23 | 2006-06-09 | 삼성전자주식회사 | 수평/수직 프로세서의 에러를 검출하고 정정하기 위한 방법 및 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3452780B2 (ja) | 2003-09-29 |
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