JPH1115558A - 情報処理装置の時刻制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 仮想情報処理装置内の論理時刻計時機構への
時刻の設定において、仮想情報処理装置で動作するソフ
トウェアからのＳＣＫ命令の発行を排除し、仮想情報処
理装置を構成する論理中央処理装置内の論理時刻計時機
構の計時速度を可変にする。 【解決手段】 ハイパバイザは、サービスプロセッサに
備えられたコンソール装置からのオペレータの入力によ
って与えられる論理中央処理装置内の論理時刻計時機構
への時刻設定と設定形式と計時速度変更パラメータを前
記ハイパバイザアシスト機構を起動して取得し、これら
を前記ハイパバイザ内の時刻格納領域に前記複数の仮想
情報処理装置毎にそれぞれ格納し、更に、前記サービス
プロセッサ内にも格納することで仮想情報処理装置の活
性化処理時と動作時の双方で、前記論理中央処理装置内
の論理時刻計時機構の時刻と計時速度を変更する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理装置に係
り、特に、仮想情報処理装置の時刻設定に関する。

【０００２】

【従来の技術】図２は、情報処理装置の時刻を計時する
時刻計時機構の計時機能を司るタイムオブデイクロック
（以下、実ＴＯＤという）の保持している時刻値と、仮
想情報処理装置の時刻を計時する論理時刻計時機構の計
時機能を司る論理タイムオブデイクロック（以下、論理
ＴＯＤという）の保持している時刻値との関係を示した
図である。

【０００３】図２において、実ＴＯＤ値は、前記情報処
理装置の時刻を計時する時刻計時機構の計時機能を司る
実ＴＯＤの保持している時刻値であり、該実ＴＯＤの保
持している時刻値は、通常前記情報処理装置の立ち上げ
時に該情報処理装置の保持している無停電の内蔵時計の
値と同じ時刻がセットされる。

【０００４】論理ＴＯＤ値は、前記論理時刻計時機構の
計時機能を司る論理ＴＯＤの保持している時刻値であ
り、更にエポック差異値は、前記論理ＴＯＤ値と実ＴＯ
Ｄ値との時刻の差を保持している時間値である。

【０００５】即ち、前記論理ＴＯＤ値は、実ＴＯＤ値に
エポック差異値を加えることによって得られる。つま
り、カレントな時刻の計時動作は、実ＴＯＤによって行
われ、論理ＴＯＤによっては行われない。

【０００６】例えば、仮想情報処理装置上で動作してい
るソフトウェアが発行する時刻格納命令（以下、ＳＴＣ
Ｋ命令という）の処理手順はカレントな時刻の計時動作
を行っている実ＴＯＤが保持している実ＴＯＤ値を取り
出し、該実ＴＯＤ値に前記エポック差異値を加え、この
加算結果を論理ＴＯＤ値として前記ＳＴＣＫ命令の結果
のオペランド領域に格納する手順で仮想情報処理装置上
で動作しているソフトウェアに通知している。

【０００７】論理ＴＯＤを実現する上で実ＴＯＤ値にセ
ットする時刻値の選択制御に関する従来技術の１つとし
て、例えば、特公平６−４４２３７号公報がある。

【０００８】従来技術に依る論理時刻計時機構の計時機
能を司る論理ＴＯＤに対する時刻値の設定手段は、仮想
情報処理装置上で動作するソフトウェアから発行された
ＳＣＫ命令のオペランドとして前述の論理ＴＯＤ値を指
定し、実ＴＯＤ値と論理ＴＯＤ値との差分であるところ
のエポック差異値をハイパバイザの内の仮想情報処理装
置毎に別の時刻格納領域内に格納し、仮想情報処理装置
を構成する論理中央処理装置の実中央処理装置に割り当
てる時、当該仮想情報処理装置に関するエポック差異値
を選択する方式をとっていた。

【０００９】

【発明が解決しようとする課題】上記従来技術では、仮
想情報処理装置内の論理時刻計時機構への時刻の設定に
は、仮想情報処理装置で動作するソフトウェアからＳＣ
Ｋ命令を発行する必要があった。

【００１０】更に、仮想情報処理装置、及び、該仮想情
報処理装置が構築されているところの物理情報処理装置
に対して初期化処理がおこなわれた場合、仮想情報処理
装置で動作するソフトウェアから再び、ＳＣＫ命令を発
行する必要があった。

【００１１】仮想情報処理装置の使用形態として、１つ
あるいは複数の仮想情報処理装置上で本番業務を行い、
これとは別の仮想情報処理装置上でテスト業務を行うと
いう使われ方が一般的に行われている。このテスト業務
では仮想情報処理装置上で動作するソフトウェアの機能
テストも行われ、該ソフトウェアの機能テストでは、時
刻計時機構に関連したテストも含まれている。

【００１２】ところが、上記従来技術では、仮想情報処
理装置内の論理時刻計時機構に時刻を設定するために
は，前記仮想情報処理装置上で動作するソフトウェアか
らＳＣＫ命令を発行する必要があり、機能テストの対象
となるソフトウェアに対する変更が必要であり、ソフト
ウェア開発を行うに当たりコストと開発期間の面で大き
な問題であった。

【００１３】更に、上記従来技術では、前記時刻計時機
構に関連したテストを行うに当たり、論理時刻計時機構
の時刻の時刻値と計時速度を動的に変更する事が出来
ず、仮想情報処理装置上で動作するソフトウェアの時刻
計時機構に関連した機能テストを行うに当たり重大なテ
スト効率の低下を来していた。

【００１４】

【課題を解決するための手段】上記の従来技術の課題を
解決するために、本発明においては以下に示す手段と構
成を用いる。

【００１５】即ち、時刻を格納し且つ計時する時刻計時
機構を具備した中央処理装置と、該中央処理装置に接続
される主記憶装置と入出力処理装置と、コンソール装置
と外部記憶装置を備えたサービスプロセッサから構成さ
れる情報処理装置であって、前記情報処理装置を構成す
る中央処理装置と主記憶装置と入出力処理装置を論理的
に分割あるいは時分割で使用することで仮想情報処理装
置を構築する為の制御手段として、前記情報処理装置を
構成する主記憶装置内に格納される前記制御手段である
ところのハイパバイザを具備し、前記ハイパバイザは、
サービスプロセッサに備えられるコンソール装置と外部
記憶装置を使用する手段として、前記中央処理装置とサ
ービスプロセッサに備えられているハイパバイザアシス
ト機構を使用し、前記ハイパバイザの制御によって論理
的に分割あるいは時分割で使用することによって実現さ
れる１つ又は複数の論理中央処理装置と論理主記憶装置
と論理入出力処理装置及び論理時刻計時機構から構成さ
れる仮想情報処理装置において、前記ハイパバイザは、
前記サービスプロセッサに備えられたコンソール装置か
らのオペレータの入力によってあたえられる、前記論理
中央処理装置内の論理時刻計時機構への１つ又は複数の
時刻制御パラメータとこの時刻制御パラメータの指定形
式に係わる情報をハイパバイザアシスト機構を起動して
取得し、これらを前記ハイパバイザ内の時刻制御情報格
納領域内に前記複数の仮想情報処理装置毎にそれぞれ格
納し、前記ハイパバイザの仮想情報処理装置の活性化処
理において、前記ハイパバイザ内の時刻制御情報格納領
域内に格納した、時刻制御パラメータとこの時刻制御パ
ラメータの指定形式情報を用いて論理時刻計時機構への
時刻の設定を可能とし、前記ハイパバイザの仮想情報処
理装置を活性化した後においては、前記コンソール装置
からのオペレータの入力により、前記サービスプロセッ
サに備えられた外部記憶装置内の時刻制御パラメータと
この時刻制御パラメータの指定形式に係わる情報を動的
に書き換え、その後で前記ハイパバイザアシスト機構を
用いて、前記ハイパバイザ内の時刻制御情報格納領域内
に格納されている時刻制御パラメータとこの時刻制御パ
ラメータの指定形式情報を動的に書き替える。

【００１６】更に、前記１つ又は複数の時刻制御パラメ
ータとして設定時刻を用い、前記時刻制御パラメータの
指定形式に係わる情報として設定時刻の指定形式に係わ
る情報を用い、前記ハイパバイザ内の時刻制御情報格納
領域には時刻格納領域を備え、また、前記１つ又は複数
の時刻制御パラメータとして論理時刻計時機構の計時速
度を規定する値を用い、更に前記時刻制御パラメータの
指定形式に係わる情報として前記計時速度を規定する値
の指定形式に係わる情報を用い、前記ハイパバイザ内の
時刻制御情報格納領域には計時速度規定値格納領域を備
える。

【００１７】そして、前記ハイパバイザ内の時刻制御情
報格納領域内に格納した論理時刻計時機構への１つ又は
複数の時刻制御パラメータと前記時刻制御パラメータの
指定形式に関する情報をハイパバイザの制御によって、
ハイパバイザアシスト機構を機能させてサービスプロセ
ッサに備えられている外部記憶装置に格納し、情報処理
装置を構成する主記憶装置のクリア処理と主記憶装置へ
のハイパバイザの格納処理を伴う情報処理装置の初期化
処理が行われた後は、前記サービスプロセッサに備えら
れている外部記憶装置に格納した仮想情報処理装置の論
理時刻計時機構への１つ又は複数の時刻制御パラメータ
と前記時刻制御パラメータの指定形式に関する情報を得
て、これをハイパバイザ内の仮想情報処理装置毎に存在
する別々の時刻制御情報格納領域内に格納し、前記ハイ
パバイザの仮想情報処理装置の活性化処理において、前
記ハイパバイザ内の時刻制御情報格納領域内に格納し
た、論理時刻計時機構への１つ又は複数の時刻制御パラ
メータと前記時刻制御パラメータの指定形式に関する情
報に基づき、論理時刻計時機構の時刻を設定そして変更
し、ハイパバイザ内の時刻制御情報格納領域内に論理時
刻計時機構への設定時刻と設定形式に関する情報を格納
し、該設定時刻と設定形式に関する情報をハイパバイザ
の制御によってサービスプロセッサに備えられている外
部記憶装置に格納し、これをハイパバイザ内の仮想情報
処理装置毎に別々に存在する時刻制御情報格納領域内に
格納し、それぞれの論理時刻計時機構を異なる値に設定
する。

【００１８】また、ハイパバイザ内の時刻制御情報格納
領域内に格納した論理時刻計時機構の計時速度を規定す
る値と指定形式に関する情報をハイパバイザの制御によ
ってサービスプロセッサに備えられている外部記憶装置
に格納し、これをハイパバイザ内の仮想情報処理装置毎
に別々に存在する時刻制御情報格納領域内に格納し、そ
れぞれの論理時刻計時機構を異なる計時速度で動作させ
る。

【００１９】更に、ハイパバイザ内の仮想情報処理装置
毎に別々に存在する時刻制御情報格納領域内の論理時刻
計時機構への１つ又は複数の時刻制御パラメータと前記
時刻制御パラメータの指定形式に関する情報を格納しな
い場合は、対応する論理時刻計時機構の時刻の値と該論
理時刻計時機構の計時速度を実中央処理装置の時刻計時
機構の時刻値と計時速度に合わせる。

【００２０】以上述べた手段と構成により、本発明にお
いては、サービスプロセッサに備えられたコンソール装
置からのオペレータの入力によって、仮想情報処理装置
に属する論理中央処理装置内の論理時刻計時機構への任
意の時刻設定が、仮想情報処理装置上で動作しているソ
フトウェアからＳＣＫ命令を発行することなく可能とな
り、一度、設定された論理時刻計時機構への設定時刻と
設定形式に関する情報をサービスプロセッサの外部記憶
装置に格納出来る。

【００２１】従って、一度、設定した論理時刻計時機構
への設定時刻と設定形式情報を、この格納情報に従って
自動的に論理時刻計時機構への時刻設定を行うことが可
能となることで、オペーレータの介入を最小限のするこ
とが可能となる。

【００２２】更に、サービスプロセッサに備えられたコ
ンソール装置からのオペレータの入力によって仮想情報
処理装置に属する論理中央処理装置内の論理ＴＯＤの計
時速度の変更が可能となる。

【００２３】

【発明の実施の形態】以下、本発明の情報処理装置の時
刻制御方法の実施例を図面を用いて詳細に説明する。

【００２４】図１は、本発明の情報処理装置の時刻制御
方法を備えた情報処理装置の一実施例を示すブロック図
である。

【００２５】図１は、外部記憶装置装置（１０１）とコ
ンソール装置（１０２）を備えたサービスプロセッサ
（１０３）（以下、ＳＶＰと呼ぶ）と２個の実中央処理
装置（１０４、１０５）（以下、実ＩＰ１、実ＩＰ２と
呼ぶ）と１個の実記憶装置（１０６）（以下、ＭＳと呼
ぶ）と１個の入出力処理憶装置（１０７）（以下、ＩＯ
Ｐと呼ぶ）で構成される情報処理装置であって、 ＭＳ
には仮想情報処理装置を構築する為の制御手段であると
ころのハイパバイザ（１３０）が格納され、ハイパバイ
ザが２個の仮想情報処理装置（１１０、１２０）（以
下、ＬＰＡＲ１、ＬＰＡＲ２と呼ぶ）を構築し、ＬＰＡ
Ｒ１が ２個の論理中央処理装置（１１１、１１２）
（以下、論理ＩＰ１１、論理ＩＰ１２と呼ぶ）を備え、
ＬＰＡＲ２が２個の論理中央処理装置（１２１、１２
２）（以下、論理ＩＰ２１、論理ＩＰ２２と呼ぶ）を備
えていることを示す。

【００２６】ハイパバイザ（１３０）は、ハイパバイザ
アシスト機構（１４０）を介して、ＳＶＰに備えられ
た、外部記憶装置およびコンソール装置をアクセスする
ことができる。

【００２７】図２は、論理ＴＯＤ値と実ＴＯＤ値及びエ
ポック差異値の関係を示した図である。

【００２８】図３は、ハイパバイザ（１３０）がハイパ
バイザアシスト機構（１４０）を介してコンソール（１
０２）に掲示した論理ＴＯＤの表示・設定フレーム（以
下、論理ＴＯＤフレームと呼ぶ）の一実施例である。

【００２９】オペレータは、コマンド入力フィールド
（３１０）から、論理ＴＯＤを設定するＬＰＡＲの選択
コマンドを投入する。ハイパバイザは、投入されたコマ
ンドに従いハイパバイザアシスト機構（１４０）を介し
てオペレータの選択したＬＰＡＲを認識し、選択された
ＬＰＡＲに対応する、選択状態表示フィールド（３２
０）の領域に選択された旨を示す印を付加する（図３に
おける”＞”）。

【００３０】次にオペレータが、論理ＴＯＤの設定を指
示するコマンド（３１２）をコマンド入力フィールド
（３１０）から入力すると、ハイパバイザは時刻設定フ
ィールド（３３０）および時刻差設定フィールド（３４
０）をオペレータからのキー入力を可能とするモードで
ある入力モードにして、オペレータへ時刻と時刻差の値
の入力を促す。

【００３１】例えば、オペレータがＬＰＡＲ３、ＬＰＡ
Ｒ４の２つのＬＰＡＲを選択するコマンドを投入した場
合、ＬＰＡＲ３、ＬＰＡＲ４にに対して対応する選択状
態表示フィールドに印（図３では“＞”）を付加し、そ
の後オペレータが設定を指示するコマンド（３１２）を
入力し、ＬＰＡＲ３、ＬＰＡＲ４に対して対応する時刻
設定フィールドおよび時刻差設定フィールドを入力モー
ドにして（図３ではアンダーラインの部分が入力モード
になっているフィールド）。

【００３２】オペレータは時刻設定か、時刻差設定かの
どちらかを選択し、時刻設定フィールド（３３０）か時
刻差設定フィールド（３４０）のどちらか一方に値を設
定する。

【００３３】ハイパバイザ（１３０）は、ハイパバイザ
アシスト機構（１４０）を介してコンソール（１０２）
にオペレータが設定した情報を取得し、この情報に従っ
て、図４に示す様に、ハイパバイザ（１３０）が管理す
るハイパバイザ内の時刻制御情報格納領域内に用意され
ている時刻格納領域（以降、論理ＴＯＤ制御情報格納領
域（４００）という）に設定する。

【００３４】論理ＴＯＤ制御情報格領域（４００）は、
それぞれのＬＰＡＲ毎に別々に用意された論理ＴＯＤ制
御情報を保持する領域であり、図４において、論理ＴＯ
Ｄ制御情報エントリｎがＬＰＡＲｎの論理ＴＯＤ制御情
報を保持する。

【００３５】それぞれの論理ＴＯＤ制御情報格エントリ
は、時刻有効フラグ（４０１）、時刻差有効フラグ（４
０２）、時刻格納領域（４０３）、時刻差格納領域（４
０４）、エポック差異値格納領域（４０５）から構成さ
れる。

【００３６】次に、論理ＴＯＤ制御情報格納領域（４０
０）へのデータ設定の過程を図５から図８のフローチャ
ートを用いて説明する。

【００３７】ハイパバイザ（１３０）は、ハイパバイザ
アシスト機構（１４０）を介して、オペレータが設定し
た後の画面データをハイパバイザの作業領域（以下、画
面データ領域と呼ぶ）に取り込む（ステップ５００）。

【００３８】次に、処理の対象とするＬＰＡＲの番号を
指定する変数ｎに初期値として”１”を設定する（ステ
ップ５０１）。

【００３９】次に、変数ｎの値が、ハイパバイザが構築
可能として規定している最大ＬＰＡＲ番号を超えている
かどうかテストし（ステップ５０２）、ステップ５０２
でのテストが成立の場合、経路５４０を経て処理を終了
する（ステップ５１７）。

【００４０】ステップ５０２のテストが成立しない場
合、前記画面データ領域からＬＰＡＲnの選択状態表示
フィールドの値を取り出し空白であるか否かをテストす
る（ステップ５０３）。ステップ５０３のテストが成立
すると、経路５４１を経てステップ５１8に行き、ステ
ップ５０３のテストが成立しない場合、ステップ５０４
に行く。

【００４１】次に、画面データ領域からＬＰＡＲn の
時刻設定フィールドと時刻差設定フィールドの値を取り
出し（ステップ５０４）、両方が共に空白かどうかテス
トする（ステップ５０５）。テストが成立した場合、経
路５４２を経てステップ５１５へ行き、ＬＰＡＲn の
時刻有効フラグの値を”ＯＦＦ”とする処理（ステップ
５１５）を行い、更に、ＬＰＡＲn の 刻差有効フラグ
の値を”ＯＦＦ”とする処理（ステップ５１６）を行
い、ステップ５１8に行く。

【００４２】ステップ５０５のテストが成立しない場
合、 ステップ５０６に行きＬＰＡＲnの時刻設定フィー
ルドの値が空白かどうかテストし（ステップ５０６）、
テストが成立した場合、さらに 、ＬＰＡＲnの時刻設定
フィールドの値が有効値でないかどうかテストする（ス
テップ５０７）。

【００４３】ステップ５０７のテストが成立した場合エ
ラー処理（ステップ５５０）を行う。

【００４４】ステップ５０７のテストが成立しない場
合、 ＬＰＡＲnの時刻設定フィールドの値をＴＯＤクロ
ックのデータフォーマットに変換し（ステップ５０
８）、変換後の値をＬＰＡＲn の 論理ＴＯＤ制御情報
格納領域（４００）の時刻格納領域（４０３）に格納し
（ステップ５０９）、更に、時刻有効フラグ（４０１）
の値を”ＯＮ”、時刻差有効フラグ（４０２）の値を”
ＯＦＦ”とし（ステップ５１０）、ステップ５１8へ行
く。

【００４５】ステップ５０６のテストが成立しない場
合、 ＬＰＡＲnの時刻差設定フィールドの値が有効値か
否かをテストする（ステップ５１１）。

【００４６】ステップ５１１のテストが成立した場合エ
ラー処理（ステップ５５１）を行う。ステップ５１１の
テストが成立しない場合、 ＬＰＡＲnの時刻差設定フィ
ールドの値をＴＯＤクロックのデータフォーマットに変
換し（ステップ５１２）、この値をＬＰＡＲn の 論理
ＴＯＤ制御情報格納領域（４００）の時刻差格納領域
（４０４）に格納し（ステップ５１３）、更に時刻差有
効フラグ（４０２）の値を”ＯＮ”、時刻有効フラグ
（４０１）の値を”ＯＦＦ”とし（ステップ５１４）、
ステップ５１8へ行く。

【００４７】ステップ５１8では、変数ｎの値に”１”
を加え、経路５４７を経てステップ５０２に戻る。

【００４８】以降、ステップ５０２からステップ５１8
迄の一連の処理を繰り返し、オペーレータが選択した全
てのＬＰＡＲの論理ＴＯＤ制御情報エントリを更新す
る。

【００４９】次に、ハイパバイザが論理ＴＯＤ制御情報
を用いて仮想情報処理装置のエポック差異値を求める手
順について図６のフローチャートを使用して以下に説明
する。

【００５０】ハイパバイザは、構築しようとするＬＰＡ
Ｒｎの論理ＴＯＤ制御情報（４００）を参照して、時刻
有効フラグ（４０１）が”ＯＦＦ”かどうかをテストし
（ステップ６１０）、ステップ６１０のテストが成立し
た場合、時刻差有効フラグ（４０２）が”ＯＦＦ”かど
うかテストし（ステップ６１１）、ステップ６１１のテ
ストも成立した場合、当該ＬＰＡＲのエポック差異値格
納領域（４０５）に”０”をセットする（ステップ６１
２）。ステップ６１１のテストが成立しない場合には、
当該ＬＰＡＲのエポック差異値格納領域（４０５）に時
刻差格納領域（４０４）の値を設定する（ステップ６１
３）。

【００５１】ステップ６１０のテストが成立しないケー
スでは、エポック差異値格納領域（４０５）に実ＴＯＤ
の値と時刻格納領域（４０３）の値の差分値を格納する
（ステップ６１４）。

【００５２】以上説明した構成と手順により、オペレー
タは論理ＴＯＤ制御フレーム（３００）を操作すること
により、下記（Ａ）から（Ｃ）に示す３種類の時刻値か
ら任意に選択できる値を論理ＴＯＤの時刻値としてＬＰ
ＡＲを構築することができる。

【００５３】（Ａ）論理ＴＯＤフレーム（３００）から
ＬＰＡＲｎの時刻設定フィールド（３３０）に時刻を設
定することにより、ＬＰＡＲnに対してオペレータの設
定した任意の時刻を初期論理ＴＯＤ値として与えること
ができる。

【００５４】（Ｂ）論理ＴＯＤフレーム（３００）でＬ
ＰＡＲｎの時刻差設定フィールド（３４０）に時刻差を
設定することにより、実時刻に対してオペレータの設定
した時刻差を加算または減算した値を当該ＬＰＡＲｎの
論理時刻として、与えることができる。

【００５５】（Ｃ）論理ＴＯＤフレーム（３００）の、
時刻設定フィールド（３３０）と時刻差設定フィールド
（３４０）の双方に値を設定しないことで、ＬＰＡＲｎ
の論理ＴＯＤ値として実ＴＯＤ値と同じ値をあたえるこ
とができる。

【００５６】以上論理ＴＯＤフレーム（３００）の入力
フィールドから論理ＴＯＤ値を設定する実施例を説明し
たが、以上の手順を論理ＴＯＤフレーム（３００）のコ
マンド入力フィールド（３１０）から入力されるコマン
ドによっても実現可能であることはいうまでもない。

【００５７】以下、オペレータが、論理ＴＯＤフレーム
（３００）のコマンド入力フィールド（３１０）から、
ＬＰＡＲｎを選択するコマンドを入力したあと、設定情
報格納コマンド（３１２）を入力し、論理ＴＯＤの時刻
値をセーブする場合について説明する。

【００５８】オペレータが、対象とするＬＰＡＲを選択
するコマンドを入力すると、ハイパバイザ（１３０）
は、選択されたＬＰＡＲに対応する論理ＴＯＤ制御情報
格納領域（４００）から指定されたＬＰＡＲに対応する
論理ＴＯＤ制御情報エントリを読み出し、その後、ハイ
パバイザアシスト機構（１４０）を起動してＳＶＰ（１
０３）に接続されている外部記憶装置（１０１）に格納
する。

【００５９】ＭＳ（１０６）のクリアとＭＳ（１０６）
へのハイパバイザ（１３０）の再格納を伴う情報処理装
置の初期化処理が行われるとき、ハイパバイザ（１３
０）は、ＬＰＡＲを活性化する前に、ハイパバイザアシ
スト機構をアクティブにしてＳＶＰ（１０３）に接続さ
れた外部記憶装置（１０１）に格納してある論理ＴＯＤ
制御情報を取り出して、ハイパバイザ（１３０）内の論
理ＴＯＤ制御情報格納領域（４００）に格納し、エポッ
ク差異値を決定する処理を行う。この場合の処理手順
は、既に図６を用いて説明した手順と同様である。

【００６０】次に、図１０から図１７を用いて、本発明
の情報処理装置の時刻制御方法の他の実施例を説明す
る。

【００６１】本発明の情報処理装置の時刻制御方法を備
えた情報処理装置の他の実施例を示すブロック図は、前
述の実施例を説明した図１と図２と同様である。

【００６２】即ち、図１は、外部記憶装置装置（１０
１）とコンソール装置（１０２）を備えたサービスプロ
セッサ（１０３）（以下、ＳＶＰと呼ぶ）と２個の実中
央処理装置（１０ステップ８、１０５）（以下、実ＩＰ
１、実ＩＰ２と呼ぶ）と１個の実記憶装置（１０６）
（以下、ＭＳと呼ぶ）と１個の入出力処理憶装置（１０
７）（以下、ＩＯＰと呼ぶ）で構成される情報処理装置
であって、 ＭＳには仮想情報処理装置を構築する為の
制御手段であるところのハイパバイザ（１３０）が格納
され、ハイパバイザが２個の仮想情報処理装置（１１
０、１２０）（以下、ＬＰＡＲ１、ＬＰＡＲ２と呼ぶ）
を構築し、ＬＰＡＲ１が ２個の論理中央処理装置（１
１１、１１２）（以下、論理ＩＰ１１、論理ＩＰ１２と
呼ぶ）を備え、ＬＰＡＲ２が ２個の論理中央処理装置
（１２１、１２２）（以下、論理ＩＰ２１、論理ＩＰ２
２と呼ぶ）を備えていることを示す。

【００６３】ハイパバイザ（１３０）は、ハイパバイザ
アシスト機構（１４０）を介して、ＳＶＰに備えられ
た、外部記憶装置およびコンソール装置をアクセスする
ことができる。

【００６４】図１は、外部記憶装置装置（１０１）とコ
ンソール装置（１０２）を備えたサービスプロセッサ
（１０３）（以下、ＳＶＰと呼ぶ）と２個の実中央処理
装置（１０４、１０５）（以下、実ＩＰ１、実ＩＰ２と
呼ぶ）と１個の実記憶装置（１０６）（以下、ＭＳと呼
ぶ）と１個の入出力処理憶装置（１０７）（以下、ＩＯ
Ｐと呼ぶ）で構成される情報処理装置であって、 ＭＳ
には仮想情報処理装置を構築する為の制御手段であるハ
イパバイザ（１３０）が格納され、ハイパバイザが２個
の仮想情報処理装置（１１０、１２０）（以下、ＬＰＡ
Ｒ１、ＬＰＡＲ２と呼ぶ）を構築し、ＬＰＡＲ１が２個
の論理中央処理装置（１１１、１１２）（以下、論理Ｉ
Ｐ１１、論理ＩＰ１２と呼ぶ）を備え、ＬＰＡＲ１が２
個の論理中央処理装置（１２１、１２２）（以下、論理
ＩＰ２１、論理ＩＰ２２と呼ぶ）を備えていることを示
す。

【００６５】ハイパバイザ（１３０）は、ハイパバイザ
アシスト機構（１４０）を介して、ＳＶＰに備えられた
外部記憶装置およびコンソール装置をアクセスすること
ができる。

【００６６】図１０は、ハイパバイザ（１３０）がハイ
パバイザアシスト機構（１４０）を介してコンソール
（１０２）に表示した論理ＴＯＤの表示及び前記ハイパ
バイザ内の時刻制御情報格納領域の計時速度規定値（以
下、加速倍数という）等の設定を行うフレーム（以下、
ＬＰＲＴＡＣフレームと呼ぶ）の一実施例である。

【００６７】オペレータはコマンド入力フィールド（Ａ
１０）から、加速倍数を設定するＬＰＡＲの選択コマン
ドを入力する。ハイパバイザはハイパバイザアシスト機
構（１４０）を介してオペレータの選択したＬＰＡＲを
認識し、選択されたＬＰＡＲに対応する、選択状態表示
フィールド（Ａ２０）の領域に選択された旨を示す印を
付加する（図１０における”＞”）。

【００６８】次にオペレータが、加速倍数の設定を指示
するコマンド（Ａ１２）をコマンド入力フィールド（Ａ
１０）から入力すると、ハイパバイザは加速倍数設定フ
ィールド（Ａ５０）をオペレータからのキー入力を可能
とするモードである入力モードにして、オペレータへ加
速倍数の値の入力を促す。

【００６９】例えば、オペレータがＬＰＡＲ３、ＬＰＡ
Ｒ４の２つのＬＰＡＲを選択するコマンドを投入した場
合、ＬＰＡＲ３、ＬＰＡＲ４に対して対応する選択状態
表示フィールドに印（図１０では“＞”）を付加し、そ
の後オペレータが設定を指示するコマンド（Ａ１２）を
入力し、ＬＰＡＲ３、ＬＰＡＲ４に対して対応する加速
倍数設定フィールドを入力モードにする。（図１０では
アンダーラインの部分が入力モードになっているフィー
ルド）。

【００７０】ハイパバイザ（１３０）は、ハイパバイザ
アシスト機構（１４０）を介してコンソール（１０２）
にオペレータが設定した情報を取得し、この情報に従っ
て、図１１に示す様に、ハイパバイザ（１３０）が管理
するハイパバイザ内の時刻制御情報格納領域内に用意さ
れている制御情報格納領域（以降、タイムアクセラレー
タ制御情報格納領域（Ｂ００）又は、単に制御テーブル
（Ｂ００）という）に設定する。

【００７１】制御テーブル（Ｂ００）は、それぞれのＬ
ＰＡＲ毎に別々に用意された前述のそれぞれの論理時刻
計時機構を異なる計時速度で動作させる機能（以降、タ
イムアクセラレータ機能という）を実行するための制御
情報を保持する領域であり、、図１１において、制御テ
ーブルエントリｎがＬＰＡＲｎのタイムアクセラレータ
制御情報を保持する。

【００７２】制御テーブル（Ｂ００）内のそれぞれの制
御テーブルエントリは、タイムアクセラレータ機能有効
フラグ（以下、ＬＰＲＴＡＣフラグと呼ぶ）（Ｂ０
１）、ＳＰＴ命令オペランド格納領域（以下、ＰＳＭＳ
ＰＴＯＰと呼ぶ）（Ｂ０２）、ＳＰＴ命令シミュレーシ
ョン実行時刻格納領域（以下、ＰＳＭＳＰＴＴＭと呼
ぶ）（Ｂ０Ａ）、ＳＣＫ命令オペランド格納領域（以
下、ＰＳＭＳＣＫＴＭと呼ぶ）（Ｂ０４）、ＳＣＫＣ命
令シミュレーション実行時刻格納領域（以下、ＰＳＭＳ
ＫＣＯＰと呼ぶ）（Ｂ０５）から構成される。

【００７３】ここで、ＳＰＴ命令オペランドとは、仮想
情報処理装置上で動作するソフトウェアから発行される
ＳＥＴ ＣＰＵ ＴＩＭＥＲ命令で指定されるオペラン
ドであり、ＳＰＴ命令シミュレーション実行時刻とは、
仮想情報処理装置上で動作するソフトウェアから発行さ
れるＳＰＴ命令が、ハイパバイザ内のＳＰＴ命令シミュ
レーションルーチンで実行された時の実時刻であり、Ｓ
ＣＫ命令オペランドとは、仮想情報処理装置上で動作す
るソフトウェアから発行されるＳＥＴ ＣＬＯＣＫ命令
で指定されるオペランドであり、ＳＣＫＣ命令シミュレ
ーション実行時刻とは、仮想情報処理装置上で動作する
ソフトウェアから発行されるＳＥＴ ＣＬＯＣＫ ＣＯ
ＭＰＡＲＡＴＯＲ命令が、ハイパバイザ内のＳＣＫＣ命
令シミュレーションルーチンで実行された時の実時刻で
ある。

【００７４】次に、制御テーブル（Ｂ００）へのデータ
設定の過程を図１２から図１４のフローをチャートを用
いて説明する。

【００７５】ハイパバイザ（１３０）は、ハイパバイザ
アシスト機構（１４０）を介して、オペレータが設定し
た後の画面データを画面データ領域に取り込む（ステッ
プＣ００）。

【００７６】次に、処理の対象とするＬＰＡＲの番号を
指定する変数ｎに初期値として”１”を設定する（ステ
ップＣ０１）。

【００７７】次に、変数ｎの値が、ハイパバイザが構築
可能として規定している最大ＬＰＡＲ番号を超えている
かどうかテストし（ステップＣ０２）、ステップＣ０２
でのテストが成立の場合、経路Ｃ４０を経て処理を終了
する（ステップＣ１８）。

【００７８】ステップＣ０２のテストが成立しない場
合、前記画面データ領域からＬＰＡＲnの選択状態表示
フィールドの値を取り出し空白であるか否かをテストす
る（ステップＣ０３）。ステップＣ０３のテストが成立
すると、経路Ｃ４１を経てステップＣ０６に行き、ＬＰ
ＡＲｎの加速倍数設定フィールドの加速倍数の値を”
１”に設定し（ステップＣ０６）、制御テーブルエント
リｎ内のＰＳＭＳＰＴＯＰ（Ｂ０２）とＰＳＭＳＫＣＯ
Ｐ（Ｂ０５）の双方の値をゼロに設定する（ステップＣ
０７）。その後、制御テーブルエントリｎ内のＰＳＭＳ
ＣＫＴＭに実ＴＯＤを格納し、ステップＣ１９に行く。

【００７９】ステップＣ０３が成立しない場合、制御テ
ーブル（Ｂ００）内のＬＰＡＲｎに対応するＬＰＲＴＡ
Ｃフラグ（Ｂ０１）を”ＯＮ”にする。

【００８０】次に、画面データ領域からＬＰＡＲｎの加
速倍数設定フィールド（Ａ５０）の値を取り出し（ステ
ップＣ０５）、ステップＣ０９へ行く。

【００８１】ステップＣ０９ではＬＰＡＲｎの加速倍数
設定フィールド（Ａ５０）に入力された値が有効な値で
あるかどうかをテスト、このテストが成立しない場合、
ステップＣ２０のエラー処理へ行く。

【００８２】ステップＣ０９のテストが成立した場合、
ステップＣ１０へ行く。

【００８３】ステップＣ１０では、ＬＰＡＲｎの加速倍
数設定フィールド（Ａ５０）のＣＰＴフィールドが”
Ｙ”であるかどうかをテストする。

【００８４】ステップＣ１０のテストで、ＣＰＴフィー
ルドが”Ｙ”と指定されていないと判定された場合、経
路Ｃ４２を経てステップＣ１４へ行く。

【００８５】ステップＣ１０のテストで、ＣＰＴフィー
ルドが”Ｙ”と指定されていると判定された場合、仮想
情報処理装置上で動作するソフトウェアを起動する命令
（以下、ＳＩＥ命令と呼ぶ）のオペランドである状態記
述（以下、ＳＤと呼ぶ）のＣＰＵタイマ値格納領域（以
下、ＳＤＣＰＴと呼ぶ）をＬＰＡＲｎのＰＳＭＳＰＴＯ
Ｐ（Ｂ０２）へ格納し（ステップＣ１１）、ステップＣ
１２へ行く。

【００８６】ＳＩＥ命令及び状態記述の一般的様につい
ては、例えば、ＩＢＭ社発行の刊行物”ＩＢＭ Ｓｙｓ
ｔｅｍ／３７０ Ｅｘｔｅｎｄｅｄ Ａｒｃｈｉｔｅｃ
ｔｕｒｅ Ｉｎｔｅｒｐｒｅｔｉｖｅ Ｅｘｅｃｕｔｉ
ｏｎ”（ＳＡ２２−７０９５）にその詳細が記述されて
いる。

【００８７】ステップＣ１２では、前述のＳＤＣＰＴの
値を前記の加速倍数の値で除し、結果の商をＳＤ内のＣ
ＰＵタイマフィールドに格納する。このステップＣ１２
での処理の結果、ＳＤＣＰＴの値は、元のＳＤＣＰＴの
値の加速倍数分の１の値が設定され、その結果、元のＳ
ＤＣＰＴの値を使って発生するＣＰＵタイマ割り込み迄
の経過時間をＡとすれば、「Ａ／加速倍数値」の時間で
ＣＰＵタイマ割り込みを発生させることができ、その結
果、仮想情報処理装置で動作するソフトウェアに対し擬
似的に時間が早く進んだように見せる事ができる。

【００８８】引き続き、実ＴＯＤ値をＬＰＡＲｎのＰＳ
ＭＳＰＴＯＰ（Ｂ０２）へ格納し（ステップＣ１３）、
ステップＣ１４へ行く。

【００８９】ステップＣ１４では、ＬＰＡＲｎの加速倍
数設定フィールド（Ａ５０）のＴＯＤに”Ｙ”が指定さ
れているか否かをテストする。ステップＣ１４のテスト
が成立しない場合、経路Ｃ４３を経由してステップＣ１
９へ行く。ステップＣ１４のテストが成立した場合、ス
テップＣ１５へ行く。 ステップＣ１５では、実ＴＯＤ
の値をＬＰＡＲｎのＰＳＭＳＣＫＴＭ（Ｂ０４）へ格納
し、ステップＣ１６へ行く。

【００９０】ステップＣ１６では、ＳＤ内のクロックコ
ンパレータ値をＬＰＡＲｎのＰＳＭＳＫＣ（Ｂ０５）へ
格納し、ステップＣ１７へ行く。

【００９１】ステップＣ１７では、実際に設定されてい
るＳＤＣＰＴの値を加速倍数で指定した実経過時間と異
なる時間にＣＰＵタイマ割込みを発生させるために、
「実ＴＯＤ値＋（ＳＤのクロックコンパレータ値−実Ｔ
ＯＤ値）／加速倍数」の演算を行い、その結果をＳＤの
ＳＤＣＫＣにフィールドに格納し、ステップＣ１９へ行
く。

【００９２】ステップＣ１９では、変数ｎの値に”１”
を加え、経路Ｃ４４を経由してステップＣ０２へ戻る。

【００９３】以降、ステップＣ２からステップ５１９迄
の一連の処理を繰り返し、すべての制御テーブルエント
リ及びＳＤのＣＰＵタイマ値、クロックコンパレータ値
の更新を行う。

【００９４】以上の処理ステップで生成した制御テーブ
ル内のデータは、後述の命令シミュレーションで使用す
る。

【００９５】次に，仮想情報処理装置上で動作するソフ
トウェアから発行されるＳＰＴ命令・ＳＴＰＴ命令・Ｓ
ＣＫ命令・ＳＴＣＫ命令・ＳＣＫＣ命令・ＳＴＣＫＣ命
令をハイパバイザ（１３０）でシミュレーションする場
合について図１５から図２０のフローチャートを用いて
説明する。

【００９６】最初に、図１５を用いてＳＰＴ命令の処理
手順を説明する。

【００９７】図１５において、仮想情報処理装置上で動
作するソフトウェアからＳＰＴ命令が発行されると、前
記ＳＰＴ命令は実情報処理装値によってインターセプト
され、制御は仮想情報処理装置上で動作するソフトウェ
アからハイパバイザ（１３０）に渡され、ステップ８０
０の実行が開始される。

【００９８】ステップ８００では、制御テーブル（Ｂ０
０）内のＬＰＡＲｎに対応するＬＰＲＴＡＣフラグ（Ｂ
０１）が”ＯＮ”で有るか否かをテストする。ステップ
８００のテストの結果前記ＬＰＲＴＡＣフラグ（Ｂ０
１）が”ＯＮ”でない場合、経路８１０を経由してハイ
パバイザに内蔵されている通常のＳＰＴ命令シミュレー
ション処理に行く。ステップ８００のテストの結果前記
ＬＰＲＴＡＣフラグ（Ｂ０１）が”ＯＮ”である場合、
ステップ８０１に行く。

【００９９】ステップ８０１では、ＳＰＴ命令のオペラ
ンドであるＣＰＵタイマへの設定値を加速倍数の値で除
し、結果の商をＳＤ内のＳＤＣＰＴフィールドへ格納
し、前記命令のオペランドを対応する制御テーブルのＰ
ＳＭＳＰＴＯＰ（Ｂ０２）へ格納し（ステップ８０
２）、引き続き、実ＴＯＤ値を対応する制御テーブルエ
ントリのＰＳＭＳＰＴＴＭ（Ｂ０３）へ格納する。その
後、ハイパバイザに内蔵されている通常のＳＰＴ命令シ
ミュレーション処理に行く。

【０１００】次に、図１６を用いてＳＴＰＴ命令の処理
手順を説明する。

【０１０１】図１６において、仮想情報処理装置上で動
作するソフトウェアからＳＴＰＴ命令が発行されると、
前記ＳＴＰＴ命令は実情報処理装値によってインターセ
プトされ、制御は仮想情報処理装置上で動作するソフト
ウェアからハイパバイザ（１３０）に渡され、ステップ
９００の実行が開始される。

【０１０２】ステップ９００では、制御テーブル（Ｂ０
０）内のＬＰＡＲｎに対応するＬＰＲＴＡＣフラグ（Ｂ
０１）が”ＯＮ”で有るか否かをテストする。ステップ
９００のテストの結果前記ＬＰＲＴＡＣフラグ（Ｂ０
１）が”ＯＮ”でない場合、経路９１０を経由してハイ
パバイザに内蔵されている通常のＳＴＰＴ命令シミュレ
ーション処理に行く。ステップ８００のテストの結果前
記ＬＰＲＴＡＣフラグ（Ｂ０１）が”ＯＮ”である場
合、ステップ９０１に行く。

【０１０３】ステップ９０１では、ＳＴＰＴ命令のオペ
ランド値を得るために「ＰＳＭＳＰＴＯＰの内容−（実
ＴＯＤ値−ＰＳＭＳＰＴＴＭの内容＊加速倍数の値）」
なる演算を行い、この演算結果をオペランドの値とす
る。この演算は、ステップ８０１でＳＤ内のＳＤＣＰＴ
フィールドに本来設定すべきＳＰＴ命令で指定されるオ
ペランドの値を変更しているため、ＳＴＰＴ命令のオペ
ランドとしてのＣＰＵタイマ値を変更前の値に戻す目的
で行う。

【０１０４】その後、ハイパバイザに内蔵されている通
常のＳＴＰＴ命令シミュレーション処理に行く。

【０１０５】次に、図１７を用いてＳＣＫ命令の処理手
順を説明する。

【０１０６】図１７において、仮想情報処理装置上で動
作するソフトウェアからＳＣＫ命令が発行されると、前
記ＳＣＫ命令は実情報処理装値によってインターセプト
され、制御は仮想情報処理装置上で動作するソフトウェ
アからハイパバイザ（１３０）に渡され、ステップ１０
００の実行が開始される。

【０１０７】ステップ１０００では、制御テーブル（Ｂ
００）内のＬＰＡＲｎに対応するＬＰＲＴＡＣフラグ
（Ｂ０１）が”ＯＮ”で有るか否かをテストする。ステ
ップ１０００のテストの結果前記ＬＰＲＴＡＣフラグ
（Ｂ０１）が”ＯＮ”でない場合、経路１０１０を経由
してハイパバイザに内蔵されている通常のＳＣＫ命令シ
ミュレーション処理に行く。ステップ１０００のテスト
の結果前記ＬＰＲＴＡＣフラグ（Ｂ０１）が”ＯＮ”で
ある場合、ステップ１００１に行く。

【０１０８】ステップ１００１では、エポック差異値を
ＳＤのエポック差異値格納エリア（以下、ＳＤＥＤと呼
ぶ）に格納し、引き続きステップ１００２で、実ＴＯＤ
値を対応する制御テーブルのＰＳＭＳＣＫＴＭに格納す
る。

【０１０９】その後、ハイパバイザに内蔵されている通
常のＳＣＫ命令シミュレーション処理に行く。

【０１１０】次に、図１８を用いてＳＴＣＫ命令の処理
手順を説明する。

【０１１１】図１８において、仮想情報処理装置上で動
作するソフトウェアからＳＴＣＫ命令が発行されると、
前記ＳＴＣＫ命令は実情報処理装値によってインターセ
プトされ、制御は仮想情報処理装置上で動作するソフト
ウェアからハイパバイザ（１３０）に渡され、ステップ
１１００の実行が開始される。

【０１１２】ステップ１１００では、制御テーブル（Ｂ
００）内のＬＰＡＲｎに対応するＬＰＲＴＡＣフラグ
（Ｂ０１）が”ＯＮ”で有るか否かをテストする。ステ
ップ１１００のテストの結果前記ＬＰＲＴＡＣフラグ
（Ｂ０１）が”ＯＮ”でない場合、経路１１１０を経由
してハイパバイザに内蔵されている通常のＳＴＣＫ命令
シミュレーション処理に行く。ステップ１１００のテス
トの結果前記ＬＰＲＴＡＣフラグ（Ｂ０１）が”ＯＮ”
である場合、ステップ１１０１に行く。

【０１１３】ステップ１１０１では、ＳＴＣＫ命令のオ
ペランド値を得るために、「ＰＳＭＳＣＫＴＭ＋ＳＤＥ
Ｄ＋（実ＴＯＤ値−ＰＳＭＳＣＫＴＭ＊加速倍数の
値）」なる演算を行い、この演算結果をオペランドの値
とする。この演算は、加速倍数の値で時間の経過を変更
しているために、実際の経過時間との差を補正する目的
で行う。

【０１１４】その後、ハイパバイザに内蔵されている通
常のＳＴＣＫ命令シミュレーション処理に行く。

【０１１５】次に、図１９を用いてＳＣＫＣ命令の処理
手順を説明する。

【０１１６】図１９において、仮想情報処理装置上で動
作するソフトウェアからＳＣＫＣ命令が発行されると、
前記ＳＣＫＣ命令は実情報処理装値によってインターセ
プトされ、制御は仮想情報処理装置上で動作するソフト
ウェアからハイパバイザ（１３０）に渡され、ステップ
１２００の実行が開始される。

【０１１７】ステップ１２００では、制御テーブル（Ｂ
００）内のＬＰＡＲｎに対応するＬＰＲＴＡＣフラグ
（Ｂ０１）が”ＯＮ”で有るか否かをテストする。ステ
ップ１２００のテストの結果前記ＬＰＲＴＡＣフラグ
（Ｂ０１）が”ＯＮ”でない場合、経路１２１０を経由
してハイパバイザに内蔵されている通常のＳＣＫＣ命令
シミュレーション処理に行く。ステップ１２００のテス
トの結果前記ＬＰＲＴＡＣフラグ（Ｂ０１）が”ＯＮ”
である場合、ステップ１２０１に行く。

【０１１８】ステップ１２０１では、ＳＤＣＫＣに設定
する値を得るために「実ＴＯＤ値＋（ＳＣＫＣ命令のオ
ペランド値−実ＴＯＤ値）／＊加速倍数の値）」なる演
算を行い、この演算結果をＳＤＣＫＣに設定する。この
演算は、加速倍数の値で時間の経過を変更しているため
に、実際の経過時間との差を補正する目的で行う。次に
ステップ１２０２で命令オペランドを対応する制御テー
ブルエントリのＰＳＭＳＫＣＯＰに設定する。

【０１１９】その後、ハイパバイザに内蔵されている通
常のＳＣＫＣ命令シミュレーション処理に行く。

【０１２０】次に、図２０を用いてＳＴＣＫＣ命令の処
理手順を説明する。

【０１２１】図２０において、仮想情報処理装置上で動
作するソフトウェアからＳＴＣＫＣ命令が発行される
と、前記ＳＴＣＫＣ命令は実情報処理装値によってイン
ターセプトされ、制御は仮想情報処理装置上で動作する
ソフトウェアからハイパバイザ（１３０）に渡され、ス
テップ１３００の実行が開始される。

【０１２２】ステップ１３００では、制御テーブル（Ｂ
００）内のＬＰＡＲｎに対応するＬＰＲＴＡＣフラグ
（Ｂ０１）が”ＯＮ”で有るか否かをテストする。ステ
ップ１３００のテストの結果前記ＬＰＲＴＡＣフラグ
（Ｂ０１）が”ＯＮ”でない場合、経路１３１０を経由
してハイパバイザに内蔵されている通常のＳＴＣＫＣ命
令シミュレーション処理に行く。ステップ１３００のテ
ストの結果前記ＬＰＲＴＡＣフラグ（Ｂ０１）が”Ｏ
Ｎ”である場合、ステップ１３０１に行く。

【０１２３】ステップ１３０１では、対応する制御テー
ブルのＰＳＭＳＣＫＯＰの内容を前記ＳＴＣＫＣ命令の
オペランドと規定した後、ハイパバイザに内蔵されてい
る通常のＳＴＣＫＣ命令シミュレーション処理に行く。

【０１２４】以上、時刻制御情報格納領域内の計時速度
規定値を用いて、時刻計時動作を変化させる例を、加速
倍数を使用して説明した。

【０１２５】この加速倍数に、小数点以下の値を使用す
ることで時刻計時動作を変化させ、この変化を減速する
ことが出来ることはいうまでもなく、更に、前述の実施
例で説明した加速倍数の乗算と除算の操作をそれぞれ除
算と乗算の操作で置き換えることにより、整数値である
減速倍数を用いて時刻計時動作の減速を実現できること
もいうまでもない。

【０１２６】更に、前述の計時速度規定値を特定のパタ
ーンに設定することで前記時刻計時動作を停止させた
り、開始させたり又は動的に時刻計時動作の計時間隔を
変更出来ることもいうまでもない。

【０１２７】

【発明の効果】本発明による情報処理装置の時刻制御方
法では、サービスプロセッサに備えられたコンソール装
置に表示される複数の指定形式を持つ論理時刻からオペ
レータが任意の論理時刻を選択し、当該仮想情報処理装
置に属する論理中央処理装置内の論理時刻計時機構への
時刻設定の手段を提供可能とすることにより、仮想情報
処理装置上で動作するソフトウェアから論理時刻設定の
ためのＳＣＫ命令を発行することなく、論理中央処理装
置内の論理時刻計時機構への時刻設定が出来るようにな
る。

【０１２８】さらに一度設定された論理時刻計時機構へ
の設定時刻と論理時刻の指定形式を、サービスプロセッ
サの外部記憶装置に格納し、この格納情報に従って自動
的に論理時刻計時機構への時刻設定を行うことにより、
オペーレータの時刻設定オペレーション介入回数を減少
することが可能となる。

【０１２９】更に仮想情報処理装置に属する論理中央処
理装置内の論理時刻計時機構への加速倍数を設定し、仮
想情報処理装置上で動作しているソフトウェアから発行
されるＳＰＴ命令・ＳＴＰＴ命令・ＳＣＫ命令・ＳＴＣ
Ｋ命令・ＳＣＫＣ命令・ＳＴＣＫＣ命令のハイパバイザ
の命令シミュレーションを本発明の如くに構成する事に
より、仮想情報処理装置で動作する論理時刻計時機構の
計時動作を加速することが出来る。その結果、仮想情報
処理装置で動作するソフトウェアに対し、計時動作を加
速した論理ＴＯＤと論理ＣＰＵタイマ及び前記計時機構
に付随するタイマ割り込みを提供することが出来る。

【図面の簡単な説明】

【図１】実情報処理装置上に構築された、仮想情報処理
装置を示す図である。

【図２】実情報処理装置の持つ実ＴＯＤ と仮想情報処
理装置の持つ論理ＴＯＤの関係を示す図である。

【図３】論理ＴＯＤへの時刻設定行うための表示／設定
フレームである。

【図４】ハイパバイザが論理ＴＯＤを制御するための制
御テーブルである。

【図５】図４の制御テーブルを作成するための手順を示
すフローチャートである

【図６】図４の制御テーブルを作成するための手順を示
すフローチャートである。

【図７】図４の制御テーブルを作成するための手順を示
すフローチャートである。

【図８】図４の制御テーブルを作成するための手順を示
すフローチャートである。

【図９】図４の制御テーブルからエポック差異値を求め
るための手順を示すフローチャートである。

【図１０】論理ＴＯＤへの加速倍数を表示・設定フレー
ムである。

【図１１】ハイパバイザが論理ＴＯＤを制御するための
制御テーブルである。

【図１２】図１１の制御テーブルを作成するための手順
を示すフローチャートである。

【図１３】図１１の制御テーブルを作成するための手順
を示すフローチャートである。

【図１４】図１１の制御テーブルを作成するための手順
を示すフローチャートである。

【図１５】ＳＰＴ命令シミュレーションの手順を示すフ
ローチャートである。

【図１６】ＳＴＰＴ命令シミュレーションの手順を示す
フローチャートである。

【図１７】ＳＣＫ命令シミュレーションの手順を示すフ
ローチャートである。

【図１８】ＳＴＣＫ命令シミュレーションの手順を示す
フローチャートである。

【図１９】ＳＣＫＣ命令シミュレーションの手順を示す
フローチャートである。

【図２０】ＳＴＣＫＣ命令シミュレーションの手順を示
すフローチャートである。

【符号の説明】

１０１：外部記憶装置 １０２：コンソール装置 １０３：サービスプロセッサ １０４、１０５：実中央処理装置（実ＩＰ） １０６：主記憶装置（ＭＳ） １０７：入出力処理装置（ＩＯＰ） １１１、１１２、１２１、１２２：仮想中央処理装置
（仮想ＩＰ） １１０、：１２０：仮想情報処理装置 １３０：ハイパバイザ １４０：ハイパバイザアシスト ３００：論理ＴＯＤフレーム ３１０、Ａ１０：コマンド入力フィールド ３２０、Ａ２０：選択状態表示フィールド ３３０：時刻設定フィールド ３４０：時刻差設定フィールド ３５０、Ａ４０：現論理時刻表示フィールド ４００：論理ＴＯＤ制御情報格納領域 ４０１：時刻有効フラグ ４０２：時刻差有効フラグ ４０３：時刻格納領域 ４０４：時刻差格納領域 ４０５、Ｂ０５：エポック差異値格納領域 Ａ００：加速倍数設定フレーム Ａ３０：論理時刻初期値表示フィールド Ａ５０：加速倍数設定フィールド Ｂ００：タイムアクセラレータ制御情報格納領域 Ｂ０１：ＳＰＴ命令オペランド格納領域 Ｂ０２：ＳＰＴ命令シミュレーション実行時刻格納領域 Ｂ０３：ＳＣＫ命令オペランド格納領域 Ｂ０４：ＳＣＫＣ命令シミュレーション実行時刻格納領
域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 久佳 神奈川県秦野市堀山下１番地 株式会社日 立インフォメーションテクノロジー内

Claims (7)

【特許請求の範囲】
1. 【請求項１】時刻を格納し且つ計時する時刻計時機構を
   具備した中央処理装置と、該中央処理装置に接続される
   主記憶装置と入出力処理装置と、コンソール装置と外部
   記憶装置を備えたサービスプロセッサから構成される情
   報処理装置であって、 前記情報処理装置を構成する中央処理装置と主記憶装置
   と入出力処理装置を論理的に分割あるいは時分割で使用
   することで仮想情報処理装置を構築する為の制御手段と
   して、前記情報処理装置を構成する主記憶装置内に格納
   される前記制御手段であるところのハイパバイザを具備
   し、 前記ハイパバイザは、サービスプロセッサに備えられる
   コンソール装置と外部記憶装置を使用する手段として、
   前記中央処理装置とサービスプロセッサに備えられてい
   るハイパバイザアシスト機構を使用し、 前記ハイパバイザの制御によって論理的に分割あるいは
   時分割で使用することによって実現される１つ又は複数
   の論理中央処理装置と論理主記憶装置と論理入出力処理
   装置及び論理時刻計時機構から構成される仮想情報処理
   装置において、 前記ハイパバイザは、前記サービスプロセッサに備えら
   れたコンソール装置からのオペレータの入力によってあ
   たえられる、前記論理中央処理装置内の論理時刻計時機
   構への１つ又は複数の時刻制御パラメータとこの時刻制
   御パラメータの指定形式に係わる情報をハイパバイザア
   シスト機構を起動して取得し、これらを前記ハイパバイ
   ザ内の時刻制御情報格納領域内に前記複数の仮想情報処
   理装置毎にそれぞれ格納し、 前記ハイパバイザの仮想情報処理装置の活性化処理にお
   いて、前記ハイパバイザ内の時刻制御情報格納領域内に
   格納した、時刻制御パラメータとこの時刻制御パラメー
   タの指定形式情報を用いて論理時刻計時機構への時刻の
   設定を可能とし、 前記ハイパバイザの仮想情報処理装置を活性化した後に
   おいては、前記コンソール装置からのオペレータの入力
   により、前記サービスプロセッサに備えられた外部記憶
   装置内の時刻制御パラメータとこの時刻制御パラメータ
   の指定形式に係わる情報を動的に書き換え、その後で前
   記ハイパバイザアシスト機構を用いて、前記ハイパバイ
   ザ内の時刻制御情報格納領域内に格納されている時刻制
   御パラメータとこの時刻制御パラメータの指定形式情報
   を動的に書き替えることにより、前記論理時刻計時機構
   の時刻と計時動作を動的に変更することを特徴とする情
   報処理装置の時刻制御方法。
2. 【請求項２】 請求項１記載の情報処理装置の時刻制御
   方法に於いて、 前記１つ又は複数の時刻制御パラメータとして設定時刻
   を用い、更に前記時刻制御パラメータの指定形式に係わ
   る情報として設定時刻の指定形式に係わる情報を用い、
   前記ハイパバイザ内の時刻制御情報格納領域には時刻格
   納領域を備えることを特徴とする情報処理装置の時刻制
   御方法。
3. 【請求項３】 請求項１記載の情報処理装置の時刻制御
   方法に於いて、 前記１つ又は複数の時刻制御パラメータとして論理時刻
   計時機構の計時速度を規定する値を用い、更に前記時刻
   制御パラメータの指定形式に係わる情報として前記計時
   速度を規定する値の指定形式に係わる情報を用い、前記
   ハイパバイザ内の時刻制御情報格納領域には計時速度規
   定値格納領域を備えることを特徴とする情報処理装置の
   時刻制御方法。
4. 【請求項４】 前記ハイパバイザ内の時刻制御情報格納
   領域内に格納した論理時刻計時機構への１つ又は複数の
   時刻制御パラメータと前記時刻制御パラメータの指定形
   式に関する情報をハイパバイザの制御によって、ハイパ
   バイザアシスト機構を機能させてサービスプロセッサに
   備えられている外部記憶装置に格納し、 情報処理装置を構成する主記憶装置のクリア処理と主記
   憶装置へのハイパバイザの格納処理を伴う情報処理装置
   の初期化処理が行われた後は、 前記サービスプロセッサに備えられている外部記憶装置
   に格納した仮想情報処理装置の論理時刻計時機構への１
   つ又は複数の時刻制御パラメータと前記時刻制御パラメ
   ータの指定形式に関する情報を得て、これをハイパバイ
   ザ内の仮想情報処理装置毎に存在する別々の時刻制御情
   報格納領域内に格納し、 前記ハイパバイザの仮想情報処理装置の活性化処理にお
   いて、前記ハイパバイザ内の時刻制御情報格納領域内に
   格納した、論理時刻計時機構への１つ又は複数の時刻制
   御パラメータと前記時刻制御パラメータの指定形式に関
   する情に基づき、論理時刻計時機構の時刻を設定そして
   変更することを特徴とする請求項１記載の情報処理装置
   の時刻制御方法。
5. 【請求項５】 請求項１及び請求項４記載の情報処理装
   置の時刻制御方法に於いて、 ハイパバイザ内の時刻制御情報格納領域内に論理時刻計
   時機構への設定時刻と設定形式に関する情報を格納し、
   該設定時刻と設定形式に関する情報をハイパバイザの制
   御によってサービスプロセッサに備えられている外部記
   憶装置に格納し、これをハイパバイザ内の仮想情報処理
   装置毎に別々に存在する時刻制御情報格納領域内に格納
   し、それぞれの論理時刻計時機構を異なる値に設定する
   ことを特徴とする情報処理装置の時刻制御方法。
6. 【請求項６】 請求項１及び請求項４記載の情報処理装
   置の時刻制御方法に於いて、 ハイパバイザ内の時刻制御情報格納領域内に格納した論
   理時刻計時機構の計時速度を規定する値と指定形式に関
   する情報をハイパバイザの制御によってサービスプロセ
   ッサに備えられている外部記憶装置に格納し、これをハ
   イパバイザ内の仮想情報処理装置毎に別々に存在する時
   刻制御情報格納領域内に格納し、それぞれの論理時刻計
   時機構を異なる計時速度で動作させることを特徴とする
   情報処理装置の時刻制御方法。
7. 【請求項７】 請求項１、請求項５及び請求項６記載の
   情報処理装置の時刻制御方法に於いて、 ハイパバイザ内の仮想情報処理装置毎に別々に存在する
   時刻制御情報格納領域内の論理時刻計時機構への１つ又
   は複数の時刻制御パラメータと前記時刻制御パラメータ
   の指定形式に関する情報を格納しない場合は、対応する
   論理時刻計時機構の時刻の値と該論理時刻計時機構の計
   時速度を実中央処理装置の時刻計時機構の時刻値と計時
   速度に合わせることを特徴とする情報処理装置の時刻制
   御方法。