JPH11150190A - 半導体基板上に電気的に作動可能なフューズを製造する方法 - Google Patents

半導体基板上に電気的に作動可能なフューズを製造する方法

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JPH11150190A
JPH11150190A JP10263009A JP26300998A JPH11150190A JP H11150190 A JPH11150190 A JP H11150190A JP 10263009 A JP10263009 A JP 10263009A JP 26300998 A JP26300998 A JP 26300998A JP H11150190 A JPH11150190 A JP H11150190A
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Peter Weigand
ヴァイガント ペーター
Dirk Tobben
タベン ダーク
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Abstract

(57)【要約】 【課題】 マイクロキャビティエッチングのためのハー
ドマスクを形成するためにフォトリソグラフィステップ
を使用する必要のない電気作動可能フューズを形成する
方法を提供することである。 【解決手段】 上記課題は、半導体基板上にフューズ部
分を形成し、フューズ部分の上に誘電材料の実質的にコ
ンフォーマルな第１の層をデポジットし、第１の層の上
に誘電材料の第２の層をデポジットし、第２の層は第１
の層とは異なっており、これによりフューズ部分の上に
誘電材料の隆起部を形成し、隆起部を化学機械研磨処理
をして隆起部の上の第２の層を貫通する開口部を形成
し、等方性的方法で開口部を通して第１の層の部分をエ
ッチングしてマイクロキャビティをフューズ部分のまわ
りに形成し、第２の層の上に誘電材料の実質的にコンフ
ォーマルな第３の層をデポジットし、これにより第２の
層の開口部を閉鎖することにより解決される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスの
製造に関する。より特定すると、本発明は、半導体基板
上に電気的に作動可能なフューズを製造するための改善
された技術に関する。
【０００２】
【従来の技術】フューズは集積回路において長く使用さ
れてきた。フューズは典型的にはフューズ材料から形成
されるフューズ部分を有し、このフューズ材料は様々な
メカニズムにより非導電状態になりうる。フューズがそ
の導電状態にある場合、フューズ部分を電流が流れる。
このフューズが吹き飛ぶ（blow）と、すなわち非導電性
になると、開回路が作られこの開回路にはもし流れたと
しても非常にわずかな電流しか流れない。
【０００３】フューズの典型的な使用法は、例えば製造
中に集積回路のセンシティブな部分を保護し、電荷の形
成がこの集積回路のセンシティブな電子デバイスに損傷
を与えることを阻止することを含む。集積回路が製造さ
れた後でこのフューズは吹き飛ばされて電流路を切断
し、この結果できるＩＣはこの電流路があたかも存在し
なかったかのように使用される。フューズは例えば故障
したメインメモリアレイ素子のアドレスをデコーディン
グ回路に指定するためにダイナミックランダムアクセス
メモリ（ＤＲＡＭ）アレイに冗長素子のアドレスビット
を記入することにも使用される。フューズによって供給
されるアドレス情報によって、冗長素子が故障したメイ
ンメモリアレイ素子に代わって使用される。
【０００４】今日では多くのフューズデザインが存在す
るが、２つのタイプのフューズが広く普及している。す
なわち、レーザー作動可能フューズ（laser blowable f
use）及び電気作動可能フューズ（electrically blowab
le fuse）である。レーザ作動可能フューズの場合、こ
のフューズは典型的には集積回路の表面に又は集積回路
の表面近傍に形成される。このフューズ材料に当たった
レーザビームがこのフューズ部分を非導電性にし、これ
により電流の導通を阻止する。レーザ作動可能フューズ
は比較的製造が簡単であるが、不利な点が存在する。例
えば、このレーザ作動可能フューズは表面配向されがち
であり、これはＩＣの設計を制限する。さらにレーザ作
動可能フューズはＩＣ表面の大きなスペースを占有する
傾向がある。というのも、隣接するフューズ又はデバイ
スがこのフューズのあまりにも近くに配置されてはなら
ないからであり、さもなければ、フューズセッティング
作業中にレーザビームによって損傷する危険性がある。
【０００５】電気作動可能フューズは、一方で、集積回
路の表面に又は集積回路の表面近傍に配置される必要は
ない。従って、電気作動可能フューズは設計者にフュー
ズ配置に関してより大きな設計上の自由を与える。一般
に、これら電気作動可能フューズはレーザ作動可能フュ
ーズよりも小型である傾向があり、このため電気作動可
能フューズは現代の高密度集積回路における使用に非常
に適している。
【０００６】典型的な電気作動可能フューズでは、大抵
の場合所定の閾値を越える電流が流れた場合にフューズ
部分の状態を導電性から非導電性へと変化させる材料か
ら形成されたフューズ部分が使用され、このフューズ部
分は大抵は誘電性マイクロキャビティ、すなわち誘電層
の中の密封された中空チャンバの中に配置される。この
マイクロキャビティ自体は大抵はマルチステッププロセ
スで形成され、このマルチステッププロセスは従来は先
行技術による１回又は複数回のフォトリソグラフィステ
ップを必要とする。
【０００７】議論をわかりやすくするために、図１及び
図２に電気作動可能フューズを形成する先行技術のプロ
セスを示す。まず図１を参照すると、フューズ部分１０
２が基板１０４上に配置されているのが見える。フュー
ズ部分１０２は典型的にはドーピングされたポリシリコ
ン又は金属のような適当なフューズ材料から成る導体を
有する。後にすぐ明らかになる理由により、このフュー
ズ部分は大抵は窒化シリコンによって覆われている。
【０００８】上述のように、フューズ部分１０２は、所
定の電流値を越える電流がフューズ部分１０２を流れた
場合に非導電状態に変化して後続の電流の導通を本質的
に阻止するように設計され構成されている。基板１０４
は典型的には酸化層であり、集積回路のなんらかの他の
構造物も含んでいることがある。限定としてではなくあ
くまで例として、基板１０４は酸化ゲートであるか又は
浅トレンチ分離（shallow trench isolation＝ＳＴＩ）
領域の上の酸化層である。フューズ部分１０２の上には
もう１つの酸化層１０６がコンフォーマル（conforma
l）にデポジットされている。窒化シリコン層１０８は
この酸化層１０６の上にデポジットされている。
【０００９】窒化シリコン層１０８の上にはフォトレジ
スト層１１０がデポジットされており開口部１１２を形
成するように型どられている。型どられたフォトレジス
トマスク１１０は次いで窒化シリコン層１０８をエッチ
ングしてフューズ部分１０２の上の酸化層１０６の一部
分を露出させるのに使用される。窒化シリコン層１０８
に開口部が形成された後で、等方性エッチングが行われ
マイクロキャビティが作られる。明らかに、窒化シリコ
ン層１０８はマイクロキャビティ２０２の等方性エッチ
ング中にハードマスクとして作用する。
【００１０】図２では、マイクロキャビティ２０２が窒
化シリコン層１０８の開口部を通して酸化層１０６から
等方性エッチングされている。このマイクロキャビティ
エッチングは有利にはフューズ部分１０２のライナ材料
（liner material）及び窒化シリコン層１０８の両方に
対して選択性を有するエッチングプロセスを使用する。
【００１１】マイクロキャビティ２０２の形成に続い
て、プラグ層２０６、例えば他の酸化層がデポジットさ
れる。このプラグ層２０６を形成するデポジションプロ
セスは、窒化シリコン層の開口部をプラグ材料によって
密封してマイクロキャビティ２０２を中空のままに残
す。この結果、フューズ部分１０２は実質的にプラグ層
２０６のデポジションの後でマイクロキャビティ２０２
内部に密封される。従って、フューズ部分１０２が吹き
飛ばされる際に形成される何らかの粒子状材料はマイク
ロキャビティ２０２の内部に留まり、これにより、ＩＣ
表面が粒子状材料によって汚染される可能性が最小化又
は実質的に排除される。
【００１２】しかし、電気作動可能フューズ１００を形
成する従来のプロセスは幾つかの不利な点を有している
ことが分かった。特に、電気作動可能フューズの先行技
術は窒化シリコン層１０８からハードマスクを型どるた
めに少なくとも１回のフォトリソグラフィステップを必
要とする。当業者には周知のとおり、フォトリソグラフ
ィは高価なプロセスであり、それゆえ一般的にコストの
見地からは望ましくない。さらに集積回路の密度が増大
しそのフィーチャサイズ（feature sizes）が減少する
につれて、精確なアライメントが問題になる。例とし
て、フューズ部分１０２の幅が小さくなり、隣接するフ
ューズ及び/又はデバイスがより接近して配置されるに
つれて、フォトレジスタ層１１０の開口部１１２のフュ
ーズ部分１０２との精確なアライメントはますます困難
になる。フォトリソグラフィステップにより代表される
これらの及び他の難問は電気作動可能フューズ１００の
製造を過度に高価にし、多くの場合高価すぎて製造でき
なくする。
【００１３】
【発明が解決しようとする課題】本発明の課題は、電気
作動可能フューズの製造技術を改善することであり、と
りわけマイクロキャビティエッチングのためのハードマ
スクを形成するためにフォトリソグラフィステップを使
用する必要のない電気作動可能フューズを形成する方法
を提供することである。
【００１４】
【課題を解決するための手段】上記課題は、半導体基板
上に電気的に作動可能なフューズを製造する方法におい
て、この半導体基板上にフューズ部分を形成し、所定の
電流レベルを越える電流がフューズ部分に流れる場合に
はフューズ部分は実質的に非導電性になるように構成さ
れ、フューズ部分の上に誘電材料の実質的にコンフォー
マルな第１の層をデポジットし、第１の層の上に誘電材
料の第２の層をデポジットし、第２の層は第１の層とは
異なっており、これによりフューズ部分の上に誘電材料
の隆起部を形成し、この隆起部を化学機械研磨処理をし
て隆起部の上の第２の層を貫通する開口部を形成し、実
質的には等方性的方法で開口部を通して第１の層の部分
をエッチングしてマイクロキャビティをフューズ部分の
まわりに形成し、このエッチングは実質的には第２の層
及びフューズ部分に対して選択性を有し、第２の層の上
に誘電材料の実質的にコンフォーマルな第３の層をデポ
ジットし、これにより第２の層の開口部を閉鎖すること
により解決される。
【００１５】
【発明の実施の形態】本発明の実施形態では、基板上の
フューズ部分の上に誘電材料の第１の層及び誘電材料の
第２の層を有する誘電材料の隆起部を有する基板を設
け、所定の電流レベルを越える第１の電流がフューズ部
分に流される場合にはフューズ部分が実質的に非導電状
態に変化するように構成され、第１の層はフューズ部分
の上の第１の誘電材料の実質的にコンフォーマルな層で
あり、第２の層は第１の層の上の第２の誘電材料の実質
的にコンフォーマルな層であり、第２の誘電材料は第１
の誘電材料とは異なっている。
【００１６】さらに、隆起部を化学機械研磨処理をして
この隆起部の上の第２の層を貫通する開口部を形成し、
これにより第２の層を開口部を通して露出させ、この開
口部は、次にこの開口部を通して第１の層の部分をエッ
チングしてマイクロキャビティをフューズ部分のまわり
に形成するのを容易にするように構成されており、この
エッチングは実質的には第２の層及びフューズ部分に対
して選択性を有する。
【００１７】１つの実施形態では、ＩＣにおいて使用さ
れる電気作動可能フューズの形成のための技術が提示さ
れる。このようなＩＣはランダムアクセスメモリ（ＲＡ
Ｍ）、ダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）及びリード
オンリーメモリ（ＲＯＭ）を含む。他のタイプのＩＣは
特定用途向けＩＣ（ＡＳＩＣ）又は論理回路を含んでい
る。大抵の場合、複数のＩＣはウェハ上にパラレルに形
成される。処理が終了した後で、ウェハは賽の目状に切
断されてＩＣを分離し個々のチップになる。これらチッ
プは次にパッケージングされ、結果的に例えばコンピュ
ータシステム、セルラ電話、パーソナルデジタルアシス
タント（ＰＤＡ）及び他の電子製品のようなコンシュー
マ製品において使用される最終的な製品になる。電気作
動可能フューズは、後続のマイクロキャビティエッチン
グのためのハードマスクを作るフォトリソグラフィステ
ップを使用する必要なしに形成される。１つの実施形態
では、ハードマスクの開口部は、比較的短時間の化学機
械研磨（ＣＭＰ）ステップを使用してハードマスク層を
通して研磨することによって得られる。
【００１８】本発明は、基板表面上の孤立した高い箇所
に作用するＣＭＰプロセスの固有の傾向を利用してアラ
イメント問題、すなわちハードマスク開口部をその下に
あるフューズ部分にアライメントする問題を解決する。
有利なことに、高い箇所又は隆起部はコンフォーマル誘
電層デポジションを使用することによってフューズ部分
の上に形成されるので、ＣＭＰプロセスは研磨される箇
所、すなわち高い箇所付近の開口部をその下にあるフュ
ーズ部分に自動的にアライメントする。一度開口部が作
られると、次にマイクロキャビティエッチングがフュー
ズのためのマイクロキャビティを作るために使用され
る。
【００１９】
【実施例】本発明の特徴を実施例に基づいて図面に関連
して詳細に説明する。図３、４、５及び６は本発明の１
つの局面による電気作動可能フューズ形成のための改善
された技術を図示している。図１及び図２の場合と同様
に、フューズ部分１０２も図３の基板１０４の上に配置
されているのが見える。先に述べたように、フューズ部
分１０２は有利にはポリシリコン又は金属のような適当
なフューズ材料から形成される導体から成る。幾つかの
適用例ではポリシリコンがフューズ部分１０２として有
利である。というのも、ポリシリコンは比較的大きなサ
ーマルバジェット（thernmal budget）を示すからであ
る。１つの実施形態では、フューズ部分１０２はトラン
ジスタのゲート構造を保護するために使用され、それゆ
えトランジスタのゲートを形成するのに使用されるのと
同一の層から形成される。これらの適用例のうちの幾つ
かにおいて、ケイ化タングステン又はケイ化チタンの層
がフューズ材料の層を被覆する。フューズ部分１０２を
カプセル化して後続のマイクロキャビティエッチングの
作用からこのフューズ部分１０２を保護するために窒化
シリコンライナが設けられてもよい。１つの典型的な適
用例では、フューズ構造はほぼ５０００〜６０００オン
グストロームの厚みを有する。
【００２０】フューズ部分１０２及び基板１０４の上に
第１の誘電層３０２がコンフォーマルにデポジットされ
る。１つの典型的な適用例では、第１の誘電層３０２は
ほぼ８０００〜９０００オングストロームの厚みを有す
る。第１の誘電層３０２はフューズ部分１０２及び基板
１０４の上にコンフォーマルにデポジットされる何らか
の適当な誘電材料から形成される。１つの実施形態で
は、第１の誘電層３０２はホウ素-リンケイ酸ガラス
（ＢＰＳＧ）の層である。また第１の誘電層３０２はリ
ンをドーピングされたケイ酸ガラス（ＰＳＧ）か又はリ
ンをドーピングされた高濃度酸化物（ＰＨＤＰ-oxide）
の層でもよい。第１の誘電層３０２は事実上何らかのド
ーピングされた酸化層又は何らかのタイプの適当なコン
フォーマルな誘電材料であればよい。とりわけ有利な実
施形態では、第１の誘電層は従来の高密度プラズマプロ
セスによってデポジットされたガラスの層である。ここ
で使用される用語では、高密度プラズマデポジション
は、ソースだけでなくデポジション及びスパッタリング
を同時に可能にするバイアスパワーも使用する低圧プラ
ズマＣＶＤチャンバにおける材料のデポジションを指
す。ＩＣ上のより小さくより狭い間隔で存在するフィー
チャ（features）を平坦化する際には高密度プラズマフ
ィルムがコンフォーマルにフューズ部分１０２を被覆す
る。
【００２１】第１の誘電層３０２の上には第２の誘電層
３０４がデポジットされる。この第２の誘電層の厚み
は、第１の誘電層３０２の内部にマイクロキャビティを
形成する後続のエッチングのためのエッチングマスクと
して十分使用できる厚みである。この第２の誘電層３０
４の厚みは約１０００オングストロームでよい。第２の
誘電層３０４は、この第２の誘電層に対する選択性を有
して第１の誘電層がエッチングされる材料から成る。つ
まり、このエッチングは第２の誘電層を除去することな
しに効果的に第１の誘電層を除去する。１つの実施形態
では、この第２の誘電層３０４は窒化シリコンから成
る。この第２の誘電層ではなく第１の誘電層がエッチン
グされるような他の材料を使用してもよい。
【００２２】図面を見ると、第２の誘電層はコンフォー
マルに第１の誘電層の上にデポジットされている。この
ように、下にある層のトポグラフィがデポジットされた
層に反映され、結果的に基板の表面に隆起部が現れる。
下にあるフューズ部分のために、この隆起部は図３に図
示されているようにフューズ部分１０２の真上に形成さ
れている。非コンフォーマルにデポジットされた第２の
誘電層も利用できる。非コンフォーマルな層がデポジッ
トされる場合には、下にある層のトポグラフィはデポジ
ットされた層に反映されない。
【００２３】図４では、化学機械研磨（ＣＭＰ）ステッ
プが使用され、フューズ部分１０２の上の隆起部を研磨
して第２の誘電層３０４を破壊して貫き、後続のマイク
ロキャビティエッチングのために第１の誘電層３０２の
一部分が露出している。第２の誘電層３０４の開口部は
図４では開口部４０８として示されている。１つの実施
形態では、本発明は第１の誘電層３０２をＣＭＰ停止層
として使用する。言い換えれば、ＣＭＰプロセスは下に
ある第１の誘電層３０２が露出するやいなや、又は第１
の誘電層３０２が露出したすぐ後に停止する。一般的
に、ＣＭＰステップは比較的短時間である。このＣＭＰ
ステップによりスループットが改善される傾向があり、
幾つかの場合にはほぼ１０〜６０秒である。当業者には
理解出来るのだが、自明ではないやり方で、このＣＭＰ
ステップは次に第１の誘電層３０２にマイクロキャビテ
ィをエッチングするために使用されるハードマスクの形
成に使用されるのである。非コンフォーマルな第２の誘
電層を使用する実施形態では、このＣＭＰ時間は増大す
る。というのも、下にある第１の誘電層が露出するまで
により多く材料を除去しなくてはならないからである。
【００２４】図５では、マイクロキャビティがハードマ
スク/第２の誘電層３０４の開口部４０８を通して第１
の誘電層３０２の中にエッチングされている。このマイ
クロキャビティエッチングステップは有利には第２の誘
電層３０４及びフューズ部分１０２に過度に作用しない
ように構成される。１つの実施形態では、第２の誘電層
３０４及びフューズ部分１０２をカプセル化する保護ラ
イナが窒化シリコン材料から成っている場合には、有利
にはこのマイクロキャビティエッチングはこの窒化シリ
コンに過度に作用しないエッチング用試薬を使用する。
１つの実施形態では、ウエット（例えば等方性）ＨＦエ
ッチングがＢＰＳＧ第１誘電層３０２によく作用する。
しかし、等方性エッチングは必須ではなく、後で密封で
きるようなマイクロキャビティが結果的に得られる限り
なにか異方性的方法でエッチング処理を行うのもよい。
【００２５】図６では、第３の誘電層６０６が第２の誘
電層３０４の上にデポジットされている。第３の誘電層
６０６は例えば減圧ＣＶＤ（ＬＰＣＶＤ）酸化層又はＬ
ＰＣＶＤ ＴＥＯＳである。第３の誘電層６０６はプラ
グ誘電層であり、このプラグ誘電層のデポジションプロ
セスは誘電材料でマイクロキャビティ５０２を充填しな
いで第２の誘電層３０４の開口部４０８を密封するよう
に構成される。これにより集積回路の残りの部分からマ
イクロキャビティ５０２が密封される。フューズ部分１
０２が吹き飛ばされる（作動する）際に発生する何らか
の粒子状物質は有利にはマイクロキャビティ２０２の内
部に留まり、これによりフューズセッティングプロセス
中の粒子状物質による汚染問題が最小化又は実質的に排
除される。
【００２６】図７は本発明の１つの実施形態に従って典
型的な電気作動可能フューズの形成に使用されるステッ
プを図示している。ステップ７０２では基板が設けられ
る。前述のように、この基板はシリコン基板であり、こ
の基板の上にはデバイスがすでに形成されている。ステ
ップ７０４ではフューズ部分、例えばフューズ材料から
形成された導体が形成される。ステップ７０６及び７０
８では第１及び第２の誘電層がコンフォーマルにデポジ
ットされる。ステップ７１０ではＣＭＰステップが使用
されて第２誘電層を貫いて隆起箇所が研磨され、下にあ
る第１の誘電層の一部分が露出する。ステップ７１２で
はマイクロキャビティエッチングステップが使用されて
ハードマスク/第２の誘電層の開口部を通して第１の誘
電層内部にマイクロキャビティがエッチングされ、その
一方でハードマスク及びフューズ部分は実質的にエッチ
ングされないままで残る。ステップ７１４ではプラグ層
である第３の誘電層がデポジットされてハードマスク/
第２の誘電層の開口部が閉鎖され、これにより外部から
このマイクロキャビティが密封される。
【００２７】上の記述からわかるように、第２の誘電層
３０４からハードマスクを形成するための従来技術で使
用されるフォトリソグラフィステップは排除されてい
る。従って、フォトリソグラフィステップにまつわる高
いコスト及びアライメント問題も有利には排除される。
自明ではないやり方で、本発明は化学機械研磨（ＣＭ
Ｐ）をマスク形成技術として使用する。ＣＭＰをマスク
形成技術として使用することは自明ではない。というの
も、ＣＭＰは大抵の場合平坦化ステップと見なされてお
り、よって層に選択的なアライメントされた開口部を形
成するステップとしては見なされていないからである。
さらに、ＣＭＰを使用してハードマスクを形成すること
も自明ではない。というのも、ＣＭＰは一般的にはプロ
セスエンジニアには好ましく思われていないからであ
る。なぜなら、ＣＭＰ材料除去深度は制御しにくい傾向
があり、さらにＣＭＰプロセスは注意深く構成しないと
基板上にひっかき傷が形成されるかもしれないからであ
る。ＣＭＰステップの使用も自明ではない。というの
も、ＣＭＰは（スラリー（slurry）の形状の）粒子状物
質を発生させる傾向があり、この粒子状物質はその後で
クリーニングステップを必要とし、それゆえ一般的には
プロセスエンジニアにとっては望ましくないからであ
る。さらに大抵の製造施設はＣＭＰツールを持っていな
い。よって、大抵のプロセスエンジニアはＣＭＰをハー
ドマスクを作るためのプロセスとして自然には想到でき
ない。
【００２８】さらに、本発明は、 基板表面上の高い箇
所又は隆起部に作用するＣＭＰプロセスの固有の性質を
利用して、自動的にハードマスクの開口部をその下にあ
るフューズ部分にアライメントする。このため、マイク
ロキャビティ５０２は後続のマイクロキャビティエッチ
ングステップにおいて正確にフューズ部分１０２付近に
位置決めされる。
【００２９】本発明の別の局面によれば、ＣＭＰステッ
プはソフトパッドを使用して処理される。つまり、下に
あるトポグラフィに局所的に「適合」しうるパッドを使
用してこのＣＭＰステップが不注意に集積回路の他の隆
起した部分から誘電材料を除去することなしにフューズ
部分の上の隆起部又は高い箇所のみを除去することを保
証する。代替的に又は付加的に、補足的な設計規則を指
定して集積回路の他の隆起した部分から誘電材料を不注
意に除去することを阻止してもよい。ＣＭＰによって除
去してはならない隆起した領域の保護を保証するため
に、電気作動可能フューズはＩＣの他の構造物から離れ
て位置決めされる。代替的に又は付加的に、ダミー構造
物をＣＭＰから保護すべき構造物の周囲に配置してもよ
い。これらの付加的なダミー構造物は孤立した隆起部又
は高い箇所の代わりに隆起したプラトー（plateau）を
形成する。これはよりたやすくＣＭＰプロセスの作用を
受けやすい。
【００３０】本発明を幾つかの有利な実施形態によって
記述してきたが、本発明の範囲内に含まれる他の変形実
施形態も存在する。例として、本発明の開示は主にＤＲ
ＡＭに関連しているが、ここで開示された技術に従って
形成されるフューズはどんなタイプのＩＣのフューズ応
用例にも使用され得る。例えばセンシティブなコンポー
ネントを保護するフューズ応用例及び/又はバイナリ値
を提供するフューズ応用例にも使用され得る。それゆ
え、本発明の請求項は、本発明の真の精神及び範囲に含
まれるこのような全ての変形実施形態を含むものと解釈
される。
【図面の簡単な説明】
【図１】ＩＣ上の電気作動可能フューズ形成の従来技術
を示す概略図である。
【図２】ＩＣ上の電気作動可能フューズ形成の従来技術
を示す概略図である。
【図３】ＩＣ上の電気作動可能フューズ形成の改善され
た技術を本発明に従って示す概略図である。
【図４】ＩＣ上の電気作動可能フューズ形成の改善され
た技術を本発明に従って示す概略図である。
【図５】ＩＣ上の電気作動可能フューズ形成の改善され
た技術を本発明に従って示す概略図である。
【図６】ＩＣ上の電気作動可能フューズ形成の改善され
た技術を本発明に従って示す概略図である。
【図７】図６の電気作動可能フューズ形成のためのステ
ップを示す概略図である。
【符号の説明】
１００ 電気作動可能フューズ １０２ フューズ部分 １０４ 基板 １０６ 酸化層 １０８ 窒化シリコン １１０ フォトレジスト層 １１２ 開口部 ２０２ マイクロキャビティ ２０４ 開口部 ２０６ プラグ層 ３０２ 第１の誘電層 ３０４ 第２の誘電層 ４０８ 開口部 ５０２ マイクロキャビティ ６０６ 第３の誘電層

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に電気的に作動可能なフュ
    ーズ（electricallyblowable fuse）を製造する方法に
    おいて、 前記半導体基板上にフューズ部分を形成し、所定の電流
    レベルを越える電流が前記フューズ部分に流れる場合、
    該フューズ部分は実質的に非導電性になるように構成さ
    れており、 前記フューズ部分の上に誘電材料の実質的にコンフォー
    マル(conformal)な第１の層をデポジットし、 該第１の層の上に誘電材料の第２の層をデポジットし、
    該第２の層は前記第１の層とは異なっており、これによ
    り前記フューズ部分の上に誘電材料の隆起部を形成し、 該隆起部を化学機械研磨処理して前記隆起部の上の前記
    第２の層を貫通する開口部を形成し、 実質的には等方性的方法で、前記開口部を通して前記第
    １の層の部分をエッチングしてマイクロキャビティを前
    記フューズ部分のまわりに形成し、前記エッチングは実
    質的には前記第２の層及び前記フューズ部分に対して選
    択性を有し、 前記第２の層の上に誘電材料の実質的にコンフォーマル
    な第３の層をデポジットし、これにより前記第２の層の
    前記開口部を閉鎖する、半導体基板上に電気的に作動可
    能なフューズを製造する方法。
  2. 【請求項２】 フューズ部分はポリシリコン導体を含
    む、請求項１記載の方法。
  3. 【請求項３】 フューズ部分は金属導体を含む、請求項
    １記載の方法。
  4. 【請求項４】 第１の層は酸化シリコン層であり、第２
    の層は窒化シリコン層である、請求項１記載の方法。
  5. 【請求項５】 第１の層はドーピングされた酸化層であ
    り、第２の層は窒化シリコン層である、請求項１記載の
    方法。
  6. 【請求項６】 第１の層はリンをドーピングされたケイ
    酸ガラス（ＰＳＧ）層であり、第２の層は窒化シリコン
    層である、請求項１記載の方法。
  7. 【請求項７】 第１の層はＢＰＳＧ層であり、第２の層
    は窒化シリコン層である、請求項１記載の方法。
  8. 【請求項８】 第１の層は高密度プラズマＣＶＤプロセ
    スによってデポジットされる、請求項７記載の方法。
  9. 【請求項９】 化学機械研磨処理はソフトパッドを使用
    する、請求項８記載の方法。
  10. 【請求項１０】 フューズ部分は窒化シリコンライナに
    よって覆われるポリシリコン導体を含む、請求項１記載
    の方法。
  11. 【請求項１１】 半導体基板はダイナミックランダムア
    クセスメモリ（ＤＲＡＭ）回路の製造に使用される基板
    である、請求項１記載の方法。
  12. 【請求項１２】 半導体基板上に電気的に作動可能なフ
    ューズを製造する方法において、 前記半導体基板上にフューズ部分を形成し、所定の電流
    レベルを越える第１の電流がフューズ部分に流される場
    合、該フューズ部分は実質的に非導電状態になるように
    構成されており、 前記フューズ部分の上に誘電材料の実質的にコンフォー
    マルな第１の層をデポジットし、 該第１の層の上に誘電材料の実質的にコンフォーマルな
    第２の層をデポジットし、該第２の層は前記第１の層と
    は異なっており、これにより前記フューズ部分の上に前
    記第１の層及び前記第２の層から成る誘電材料の隆起部
    を形成し、 該隆起部を化学機械研磨処理して前記隆起部の上の前記
    第２の層を貫通する開口部を形成し、これにより前記第
    ２の層を前記開口部を通して露出させ、 該開口部を通して前記第１の層の部分をエッチングして
    マイクロキャビティを前記フューズ部分のまわりに形成
    し、前記エッチングは実質的には前記第２の層及び前記
    フューズ部分に対して選択性を有し、 前記第２の層の上に誘電材料の実質的にコンフォーマル
    な第３の層をデポジットし、これにより前記マイクロキ
    ャビティを密封する、半導体基板上に電気的に作動可能
    なフューズを製造する方法。
  13. 【請求項１３】 フューズ部分はポリシリコン導体を含
    む、請求項１２記載の方法。
  14. 【請求項１４】 フューズ部分は金属導体を含む、請求
    項１２記載の方法。
  15. 【請求項１５】 第１の層は酸化シリコン層であり、第
    ２の層は窒化シリコン層である、請求項１２記載の方
    法。
  16. 【請求項１６】 第１の層はＢＰＳＧ層であり、第２の
    層は窒化シリコン層である、請求項１記載の方法。
  17. 【請求項１７】 第１の層は高密度プラズマＣＶＤプロ
    セスによってデポジットされる、請求項１６記載の方
    法。
  18. 【請求項１８】 化学機械研磨処理はソフトパッドを使
    用する、請求項１７記載の方法。
  19. 【請求項１９】 エッチングは実質的に等方性的方法で
    処理される、請求項１２記載の方法。
  20. 【請求項２０】 半導体基板はダイナミックランダムア
    クセスメモリ（ＤＲＡＭ）回路の製造に使用される基板
    である、請求項１２記載の方法。
  21. 【請求項２１】 半導体基板上に電気的に作動可能なフ
    ューズを製造する方法において、 前記基板上のフューズ部分の上に誘電材料の第１の層及
    び誘電材料の第２の層から成る誘電材料の隆起部を有す
    る前記基板を設け、第１の電流が前記フューズ部分に流
    れる場合、該フューズ部分は実質的に非導電状態に変化
    するように構成されており、前記第１の層は前記フュー
    ズ部分の上の第１の誘電材料の実質的にコンフォーマル
    な層であり、前記第２の層は前記第１の層の上の第２の
    誘電材料の実質的にコンフォーマルな層であり、前記第
    ２の誘電材料は前記第１の誘電材料とは異なっており、 前記隆起部に化学機械研磨処理して前記隆起部の上の前
    記第２の層を貫通する開口部を形成し、これにより前記
    第２の層を前記開口部を通して露出させ、次に該開口部
    を通して前記第１の層の部分をエッチングしてマイクロ
    キャビティを前記フューズ部分のまわりに形成するのを
    容易にするように前記開口部は構成されており、前記エ
    ッチングは実質的には前記第２の層及び前記フューズ部
    分に対して選択性を有する、半導体基板上に電気的に作
    動可能なフューズを製造する方法。
  22. 【請求項２２】 開口部を通してエッチング処理をして
    マイクロキャビティを形成する、請求項２１記載の方
    法。
  23. 【請求項２３】 第２の層の上に誘電材料の実質的にコ
    ンフォーマルな第３の層をデポジットし、これによりマ
    イクロキャビティ内部のフューズ部分を実質的に密封す
    る、請求項２２記載の方法。
  24. 【請求項２４】 第１の層は酸化シリコン層であり、第
    ２の層は窒化シリコン層である、請求項２２記載の方
    法。
  25. 【請求項２５】 半導体基板はダイナミックランダムア
    クセスメモリ（ＤＲＡＭ）回路の製造に使用される基板
    である、請求項２１記載の方法。
JP10263009A 1997-09-19 1998-09-17 半導体基板上に電気的に作動可能なフューズを製造する方法 Withdrawn JPH11150190A (ja)

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