KR100538911B1 - 집적 회로상에 전기적으로 끊어질 수 있는 퓨즈를 형성하는 방법 - Google Patents
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Abstract
본 발명은 반도체 기판상에 전기적으로 끊어질 수 있는 퓨즈를 형성하는 방법에 관한 것이다. 이러한 방법은 반도체 기판상에 퓨즈부(102)를 형성하는 단계를 포함한다. 퓨즈부는 미리 설정된 값을 초과하는 전류가 퓨즈부를 통해 흐를 때 실질적으로 비-도전 상태로 변화할 수 있도록 구성된다. 이러한 방법은 또한 퓨즈부 상부에 유전체 재료로 구성된 실질적으로 컨포멀한 제 1 층(302)을 증착하는 단계와 제 1 층 상부에 유전체 재료로 구성된 제 2 층(304)을 증착하고, 이에 의해 퓨즈부 상부에 유전체 재료의 돌출부가 형성되는 단계를 포함한다. 제 2 층은 제 1 층과는 다르게 구성된다. 이러한 방법은 돌출부 상부의 제 2 층에 개구부가 형성되도록 돌출부상에서 화학-기계 연마를 수행하는 단계를 더 포함한다. 퓨즈부 주위에 미세공동(502)을 형성하도록 개구부를 통해 제 1 층의 일부를 실질적으로 등방성 에칭하는 단계 또한 포함된다. 에칭은 실질적으로 제 2 층과 퓨즈부에 대해 선택적이다. 추가적으로, 제 2 층 상부에 유전체 재료로 구성된 실질적으로 컨포멀한 제 3 층(606)을 증착하고, 이에 의해 제 2 층내의 개구부를 밀봉하는 단계를 포함한다.
Description
본 발명은 반도체 소자를 제조에 관한 것이다. 특히, 본 발명은 반도체 기판 상에 전기적으로 끊어질 수 있는 퓨즈(blowable fuse)(이하에서는 "전기 퓨즈" 로 약칭 함)를 제조하는 개선된 방법에 관한 것이다.
퓨즈는 오랫동안 집적 회로에 사용되어 왔다. 퓨즈는 전형적으로 여러 메커니즘을 통해 비-도전 상태로 변화할 수 있는 퓨즈 재료로 구성된 퓨즈부를 포함한다. 퓨즈가 도전 상태일 경우, 전류는 퓨즈부를 통해 흐른다. 퓨즈가 끊어지면 즉, 비-도전 상태가 되면, 개방 회로가 되어 이를 통해 전류가 설령 흘러도 거의 흐르지 않는다.
퓨즈의 예시적 사용은 예를 들면, 전하의 축적이 집적 회로상의 민감한 전자 소자들을 손상시키는 것을 방지하도록 제조시 집적회로의 민감한 부분을 보호하는 것을 포함한다. 집적 회로가 제조된 이후에, 퓨즈는 전류 경로를 단절시키기 위하여 끊어지고, 그 결과 IC는 전류 경로가 존재하지 않는 것처럼 사용될 수 있게 된다. 퓨즈는 또한 예를 들면, 결함이 있는 주메모리 어레이 엘리먼트의 어드레스를 디코딩 회로에 지정하기 위하여 DRAM 어레이내의 리던던트 엘리먼트의 어드레스 비트를 설정하는데 사용된다. 퓨즈에 의해 제공된 어드레스 정보에 따라, 리던던트 엘리먼트는 그 후에 결함이 있는 주메모리 어레이 엘리먼트를 교체하는데 사용될 수 있다.
비록 오늘날 많은 퓨즈 설계가 있지만, 두 가지 형태의 퓨즈가 널리 사용되고 있고, 이들은 레이저에 의해 끊어질 수 있는 퓨즈(이하 레이저 퓨즈로 약칭 함)와 전기 퓨즈이다. 레이저 퓨즈의 경우, 퓨즈는 전형적으로 집적 회로 표면에 또는 표면에 인접하여 형성된다. 레이저 빔이 퓨즈 재료에 조사되면 퓨즈부가 비-도전 상태가 되고, 이에 의해 전류가 흐를 수 없게 된다. 비록 레이저 퓨즈가 상대적으로 간단하게 제조되지만, 이들은 단점을 가진다. 예를 들면, 레이저 퓨즈는 표면 방향성을 갖는 경향이 있고, 이 때문에 IC 설계는 제한성을 가지게 된다. 게다가, 인접한 퓨즈 또는 소자들은 퓨즈에 너무 가깝게 위치하지 말아야만 하는데, 그렇지 않을 경우 퓨즈 설정 동작시 레이저 빔에 의해 불가피하게 손상될 위험이 있기 때문에, 레이저 퓨즈는 IC 표면상에서 넓은 공간을 차지하는 경향이 있다.
반면에, 전기 퓨즈는 집적 회로 표면에 또는 표면에 인접하여 위치할 필요가 없다. 따라서, 이들은 설계시 퓨즈 위치 설정의 선택의 폭이 넓다. 전반적으로, 이들은 레이저 퓨즈보다 더 작고, 이로써 최신의 고밀도 집적 회로에서 사용하기에 훨씬 적합하다.
전형적인 전기 퓨즈에서, 미리 설정된 임계치를 초과하는 전류가 흐를 때 도전 상태에서 비-도전 상태로 변화하는 재료로 구성된 퓨즈부는 전형적으로 유전체 미세공동 즉, 유전체층내의 밀봉된 중공 챔버내에 위치한다. 미세공동 그 자체는 전형적으로 다단계 공정으로 형성되고, 이는 종래 기술에서는 통상적으로 하나 또는 그 이상의 포토리소그래피 단계를 필요로 했다.
이해를 돕기 위하여, 도 1과 도 2는 전기 퓨즈를 형성하기 위한 종래 기술을 도시한다. 도 1을 참조하면, 퓨즈부(102)가 기판(104)상에 위치하는 것이 도시된다. 퓨즈부(102)는 전형적으로 도핑된 폴리실리콘 또는 금속과 같은 적합한 퓨즈 재료로 구성된 도체를 포함한다. 이후에 설명될 이유 때문에, 퓨즈부는 전형적으로 실리콘 질화물층으로 덮인다.
언급된 바와 같이, 미리 설정된 전류값을 초과하는 전류가 퓨즈부(102)를 통해 흐를 때 퓨즈부(102)는 비-도전 상태로 변화하여 실질적으로 전류가 흐르지 않도록 하는 크기와 구성을 가진다. 기판(104)은 전형적으로 산화물층이고 집적 회로의 다른 구조물을 포함할 수도 있다. 예로써, 기판(104)은 게이트 산화물 또는 얕은 트렌치 절연(Shallow Trench Isolation : STI) 영역 상부에 위치하는 산화물층일 수 있지만, 이에 한정되지 않는다. 퓨즈부(102) 상부에 다른 산화물층(106)이 컨포멀하게 증착된다. 실리콘 질화물층(108)이 다음으로 산화물층(106) 상부에 증착된다.
실리콘 질화물층(108) 상부에, 포토레지스트층(110)이 증착되고 패터닝되어 개구부(112)를 형성한다. 다음으로 패터닝된 포토레지스트 마스크(110)가 실리콘 질화물층(108)을 에칭하는데 사용되어, 퓨즈부(102) 상부의 산화물층(106)의 일부를 노출시킨다. 실리콘 질화물층(108)내에 개구부가 형성된 이후에, 연속하여 등방성 에칭이 수행되어 미세공동을 형성한다. 명확하게, 실리콘 질화물층(108)은 미세공동(202)을 등방성 에칭하는 동안 하드 마스크와 같은 역할을 한다.
도 2에서, 미세공동(202)은 실리콘 질화물층(108)내의 개구부를 통해 산화물층(106)으로부터 등방성 에칭된다. 미세공동 에칭은 바람직하게는 퓨즈부(102)의 라이너(liner) 재료와 실리콘 질화물층(108)에 대해 선택적인 에칭 공정을 사용한다.
미세공동(202) 형성 이후에, 예를 들면, 다른 산화물층인 플러그층(206)이 다음으로 증착된다. 플러그층(206)을 형성하는 증착 공정은 실리콘 질화물층내의 개구부는 플러그 재료로 밀봉되지만 미세공동(202)은 중공으로 남겨지도록 한다. 따라서, 퓨즈부(102)는 본질적으로 플러그층(206)이 증착된 이후에 미세공동(202) 내부에 밀봉된다. 따라서, 퓨즈부(102)가 끊어질 때 형성될 수도 있는 입자물은 미세공동(202)내에 유지되고, 이에 의해 IC 표면의 입자 오염 가능성을 실질적으로 최소화하거나 또는 제거한다.
하지만, 전기 퓨즈(100)를 형성하는 통상적인 공정은 몇 가지 단점을 가진다. 특히, 전기 퓨즈를 형성하는 종래의 기술은 실리콘 질화물층(108)으로부터 하드 마스크를 패터닝하기 위한 적어도 하나의 포토리소그래피 단계를 필요로 한다. 당업자들에게 공지된 바와 같이, 포토리소그래피는 고비용 공정이고 이에 따라 전반적으로 비용적 관점에서 바람직하지 않다. 게다가, 집적 회로의 밀도는 증가시키고 피쳐(feature) 크기는 감소시켜야 하기 때문에 정확한 정렬이 관건이다. 예를 들어, 퓨즈부(102)의 폭이 감소되고 인접한 퓨즈 및/또는 디바이스가 상호 밀접하게 패킹되어야 하기 때문에, 포토레스트층(110)내에 개구부를 퓨즈부(102)에 정확하게 정렬시키는 것은 점차적으로 어려워진다. 포토리소그래피 공정에 의한 다양한 시도는 전기 퓨즈(100)의 제조 비용이 너무나 비싸서 대다수의 경우에는 제조조차 할 수 없게 한다.
이상에서 상술한 바와 같이, 전기 퓨즈를 제조하는 개선된 기술이 필요하다. 특히, 미세공동 에칭을 위한 하드 마스크를 형성하는 포토리소그래피 단계를 사용하지 않고 전기 퓨즈를 제조할 수 있는 개선된 기술이 필요하다.
본 발명의 일 실시예는 반도체 기판 상에 전기 퓨즈 제조하는 방법에 관한 것이다. 이러한 방법은 반도체 기판 상에 퓨즈부를 형성하는 단계를 포함한다. 퓨즈부는 미리 설정된 값을 초과하는 전류가 퓨즈부를 통해 흐를 때 실질적으로 비-도전 상태로 변화할 수 있도록 구성된다. 이러한 방법은 또한 퓨즈부 상부에 유전체 재료로 구성된 실질적으로 컨포멀한 제 1 층을 증착하는 단계와 제 1 층 상부에 유전체 재료로 구성된 제 2 층을 증착하고 이에 의해 퓨즈부 주위에 유전체 재료의 돌출부가 형성되는 단계를 포함한다. 제 2 층은 제 1 층과 상이하다.
이러한 방법은 돌출부 상부의 제 2 층에 개구부가 형성되도록 돌출부상에서 화학적-기계적 연마(Chemical-Mechanical Polish: CMP)를 수행하는 단계를 더 포함한다. 퓨즈부 주위에 미세공동을 형성하도록 개구부를 통해 제 1 층의 일부를 실질적으로 등방성 에칭하는 단계 또한 포함된다. 에칭은 실질적으로 제 2 층과 퓨즈부에 대해 선택적이다. 추가적으로, 제 2층 상부에 유전체 재료로 구성된 실질적으로 컨포멀한 제 3 층을 증착하고, 이에 의해 제 2 층내의 개구부를 밀봉하는 단계를 포함한다.
다른 실시예에서, 본 발명은 반도체 기판 상에 전기 퓨즈를 제조하는 방법에 관한 것이다. 이러한 방법은 퓨즈부 상부에 유전체 재료로 구성된 제 1 층과 유전체 재료로 구성된 제 2 층을 가지는 유전체 재료로 구성된 돌출부를 상부에 구비하는 기판을 제공하는 단계를 포함한다. 퓨즈부는 제 1 전류가 퓨즈부를 통하여 흐를 때 실질적으로 비-도전 상태로 변하도록 구성된다. 제 1 층은 퓨즈부 상부에 제 1 유전체 재료로 구성된 실질적으로 컨포멀한 층이고 반면에 제 2 층은 제1 층상부에 제 2 유전체 재료로 구성된 실질적으로 컨포멀한 층이다. 제 2 유전체 재료는 제 1 유전체 재료와 다르다.
이러한 방법은 또한 돌출부 상부에 제 2 층에 개구부를 형성하도록 돌출부상에 CMP를 수행하고, 이에 의해 개구부를 통해 제 2 층이 노출되도록 하는 단계를 포함한다. 개구부는 개구부를 통해 제 1 층의 일부의 추후 에칭을 용이하게 하여 퓨즈부 주위에 미세공동을 형성하도록 구성된다. 에칭은 실질적으로 제 2 층과 퓨즈부에 대해 선택적이다.
본 발명의 이러한 특성과 다른 특성이 이하의 첨부된 도면을 참조로 한 상세한 설명을 통해 이해될 것이다.
본 발명은 예시를 위한 것이지 한정하기 위한 것은 아니며, 동일한 엘리먼트에 대해서는 동일한 참조 부호가 주어진다.
본 발명은 도면을 참조로 하여 몇가지 실시예를 통해 이하에서 설명될 것이다. 이하의 설명에서, 본 발명의 완전한 이해를 돕기 위해 상세히 설명될 것이다. 하지만, 당업자라면 이하의 설명중 일부 또는 전체가 없이도 가능하다는 것을 알 수 있을 것이다. 다른 실시에에서, 본 발명을 모호하게 할 수도 있는 공지된 공정 및/또는 구조는 상세히 설명되지 않을 것이다.
일 실시예에서, IC에서 사용되는 전기 퓨즈를 형성하기 위한 기술이 제공된다. 이러한 IC는 RAM, DRAM, 동기 DRAM(SDRAM) 및 ROM을 포함한다. 다른 형태의 IC는 응용 주문형 집적 회로(ASIC) 또는 다른 논리 회로를 포함한다. 전형적으로, 다수의 IC는 웨이퍼 상에 병렬로 형성된다. 가공이 완결된 이후에, 웨이퍼는 IC를 개별 칩으로 분할하기 위하여 다이싱된다. 다음으로 칩이 패킹되고, 그 결과 예를 들면, 컴퓨터 시스템, 휴대폰, 개인 휴대 정보 단말기(Personal Digital Assistant : PDA) 및 다른 전자 상품과 같은 소비자 상품에서 사용되는 최종 상품화된다. 전기 퓨즈는 미세공동 에칭을 위한 하드 마스크를 형성하는 포토리소그래피 단계의 사용을 필요로 하지 않고 형성된다. 일 실시예에서, 하드 마스크내 개구부는 비교적 짧은 CMP 단계를 사용하여 하드 마스크층을 통한 마모 또는 연마에 의해 얻어진다.
본 발명은 정렬 문제 즉, 하드 마스크 개구부를 하부에 위치하는 퓨즈부와 정렬시키는 문제를 풀기 위하여 기판 표면상의 절연되어 높게 위치한 돌출 부분을 제거하기 위하여 CMP 공정의 고유 특성을 사용한다. 컨포멀한 유전체층 증착을 사용함으로써 높게 위치한 부분 또는 돌출부가 퓨즈부 상부에 형성되기 때문에, CMP 공정은 자동적으로 마모된 부분 즉, 높게 위치한 부분에 인접한 개구부를 하부에 위치한 퓨즈부와 정렬한다는 장점이 있다. 일단 개구부가 형성되면, 미세공동 에칭은 퓨즈를 위한 미세공동을 형성하는데 사용된다.
본 발명의 특성과 장점은 본 발명에 따른 전기 퓨즈를 형성하기 위한 개선된 기술을 도시하는 도면인 도 3 내지 도 6을 참조하면 더 잘 이해될 수 있다. 도 1과 도 2에서와 같이, 도 3에서 퓨즈부(102)가 기판(104) 상부에 위치하는 것이 다시 도시된다. 앞에서 언급된 바와 같이, 퓨즈부(102)는 바람직하게는 폴리실리콘 또는 금속과 같은 적합한 퓨즈 재료로 구성된 도체를 포함한다. 몇몇 예에서, 폴리실리콘이 퓨즈 재료로서 바람직한데, 이는 더 큰 열용량을 갖기 때문이다. 일 실시예에서, 퓨즈부(102)는 트랜지스터의 게이트 구조물을 보호하기 위해 사용되고 이에 따라 트랜지스터의 게이트를 형성하는데 사용되는 층과 같은 층으로 형성될 수 있다. 이러한 몇몇 예에서, 텅스텐 규화물 또는 티타늄 규화물로 구성된 층이 퓨즈 재료로 구성된 층을 덮는다. 실리콘 질화물 라이너가 퓨즈부(102)를 캡슐화하여 미세공동 에칭에 의한 제거로부터 보호하기 위하여 제공된다. 일 실시예에서, 퓨즈 구조물은 대략 5,000-6,000Å의 두께를 가진다.
퓨즈부(102)와 기판(104) 상부에 제 1 유전체층(302)이 컨포멀하게 증착된다. 일 실시예에서, 제 1 유전체층(302)은 대략 8,000-9,000Å의 두께를 가진다. 제 1 유전체층(302)은 퓨즈부(102)와 기판(104) 상부에 컨포멀하게 증착되는 어떠한 적합한 유전체 재료로도 구성될 수 있다. 일 실시예에서, 제 1 유전체층(302)은 보론포스포실리케이트 글래스(BPSG)로 구성된 층이다. 제 1 유전체층(302)은 또한 인 도핑된 실리케이트 글래스(PSG) 또는 인 도핑된 고밀도 산화물(Phosphorous doped High Density : PHDP-산화물)로 구성된 층일 수도 있다. 제 1 유전체층(302)은 실제로 도핑된 산화물층 또는 임의의 형태의 적합한 컨포멀한 유전체 재료일 수 있다. 특히 바람직한 실시예에서, 제 1 유전체층은 통상적인 고밀도 플라즈마 공정에 의해 증착된 유리로 구성된 층이다. 여기서 사용된 고밀도 플라즈마 증착이라 불리는 용어는 소스뿐만 아니라 동시 증착과 스퍼터링을 할 수 있는 바이어스 파워를 사용하는 저압 플라즈마 CVD 챔버내에서 재료를 증착시키는 것을 말한다. 고밀도 플라즈마 막은 IC상에 실질적으로 더 작고 더 적은 간격의 형상을 평탄화하면서 퓨즈부(102)를 컨포멀하게 덮는다.
제 1 유전체층(302) 상부에 제 2 유전체층(304)이 증착된다. 제 2 유전체층의 두께는 제 1 유전체층(302) 내부의 미세공동을 형성하는 에칭에 대한 에칭 마스크와 같은 역할을 하기에 충분하다. 제 2 유전체층(304)의 두께는 대략 1,000Å이다. 제 2 유전체층(304)은 제 1 유전체층이 제 2 유전체층에 대해 선택적으로 에칭될 수 있는 재료를 포함한다. 즉, 에칭은 제 2 유전체층을 제거함 없이 제 1 유전체층을 효과적으로 제거한다. 일 실시예에서, 제 2 유전체층(304)은 실리콘 질화물을 포함한다. 제 1 유전체층이 선택적으로 에칭될 수 있는 다른 적합한 재료가 유전체 재료가 사용될 수도 있다.
예를 들면, 제 2 유전체층은 제 1 유전체층 상부에 컨포멀하게 증착된다. 이와 같이, 하부에 위치하는 층의 형상은 증착된 층에 반영되고, 그 결과 기판 표면상에 돌출부가 형성된다. 하부에 위치하는 퓨즈부 때문에, 돌출부는 도 3에 도시된바와 같이 퓨즈부(102) 바로 위에 형성된다. 컨포멀하지 않게 증착된 제 2 유전체층 또한 사용 가능하다. 컨포멀하지 않은 층이 증착될 때, 하부에 위치하는 층의 표면 형상(topography)은 반영되지 않는다.
도 4에서, CMP 단계가 제 2 유전체층(304)에 개구부를 형성하여 미세공동 에칭을 위하여 제 1 유전체층(302)의 일부를 노출시키도록 퓨즈부(102) 상부의 돌출부를 연마 또는 마모하는데 사용된다. 제 2 유전체층(304)내의 개구부가 개구부(408)로서 도 4에 도시된다. 본 발명은 일 실시예에서, 제 1 유전체층(302)이 CMP 정지층으로서 사용된다. 다시 말해,CMP 공정 단계는 하부에 위치하는 제 1 유전체층(302)이 노출되자마자 또는 조금 후에 종결된다. 전반적으로, CMP 단계는 예를 들면, 몇몇 경우에 대략 10-60초 정도로 비교적 짧고, 이는 처리량을 증가시키는 경향이 있다. CMP 단계는 진보한 방식으로 제 1 유전체층(302)내의 미세공동을 연이어 에칭하는데 사용되는 하드 마스크 형성시 사용된다. 컨포멀하지 않은 제 2 유전체층을 사용하는 실시예에서, CMP 시간은 하부에 위치하는 제 1 유전체층을 노출시키기 전에 더 많은 재료가 제거되어야 하기 때문에 증가된다.
도 5에서, 미세공동은 하드 마스크/제 2 유전체층(304)내 개구부(408)를 통해 제 1 유전체층(302)내에서 에칭된다. 미세공동 에칭 단계는 바람직하게는 제 2 유전체층(304)과 퓨즈부(102)를 과도하게 제거하지 않도록 설계된다. 일 실시예에서 제 2 유전체층(304)과 퓨즈부(102)를 캡슐화하는 보호 라이너가 실리콘 질화물로 구성되기 때문에, 미세공동 에칭은 바람직하게는 과도하게 실리콘 질화물을 제거하지 않는 에천트를 사용한다. 일 실시예에서, 습식(예를 들면, 등방성) HF 에칭이 BPSG 제 1 유전체층(302)에 효과적이다. 하지만, 등방성 에칭이 필수적인 것은 아니며, 연이어 밀봉될 수 있는 미세공동을 형성하는 한, 에칭은 다소 이방성 방식으로 행해질 수도 있다.
도 6에서, 제 3 유전체층(606)이 제 2 유전체층(304) 상부에 증착된다. 제 3 유전체층(606)은 예를 들면, 저압 화학 기상 증착(LPCVD) 산화물층 또는 LPCVD TEOS이다. 제 3 유전체층(606)은 플러그 유전체층이고, 이러한 층의 증착 공정은 유전체 재료로 미세공동(502)을 충전하지 않고 제 2 유전체층(304)내의 개구부(408)를 밀봉하도록 구성되고, 이에 의해 미세공동(502)을 집적 회로의 나머지 부분으로부터 밀봉시킨다. 퓨즈부(102)가 끊어지면, 생성된 임의의 입자물이 미세공동(502)내에 바람직하게 유지되고, 이에 의해 퓨즈 설정 공정 동안 입자 오염 문제를 최소화하거나 또는 실질적으로 제거한다.
도 7은 본 발명의 일실시예에 따라 전형적인 전기 퓨즈 형성시 사용되는 단계를 도시한다. 단계 702에서, 기판이 제공된다. 언급된 바와 같이, 기판은 상부에 디바이스들이 이미 형성된 실리콘 기판이다. 단계 704에서, 예를 들면, 퓨즈 재료로 구성된 도체인 퓨즈부가 형성된다. 단계 706과 단계 708에서, 제 1 유전체층과 제 2 유전체층이 컨포멀하게 증착된다. 단계 710에서, 하부에 위치한 제 1 유전체층의 일부를 노출시키도록 제 2 유전체층의 돌출된 부분을 연마하는 CMP 단계가 사용된다. 단계 712에서, 미세공동 에칭 단계가 하드 마스크와 퓨즈부는 실질적으로 에칭되지 않도록 하면서, 하드 마스크/제 2 유전체층내의 개구부를 통해 제 1 유전체층을 에칭하기 위해 사용된다. 단계 714에서, 플러그층인 제 3 유전체층이 하드 마스크/제 2 유전체층내의 개구부에 인접하여 증착되고, 이에 의해 미세공동은 외부로부터 밀봉된다.
이상에서 알 수 있듯이, 종래 기술에서 사용되는 제 2 유전체층(304)으로부터 하드 마스크를 형성하기 위한 포토리소그래피 단계를 사용하지 않는다. 따라서, 포토리소그래피와 관련된 고비용과 정렬 문제 또한 바람직하게 제거된다. 본 발명은 자명하지 않은 방식으로 마스크 형성 기술로서 CMP를 사용한다. CMP가 전형적으로 평탄화 단계로서 간주되므로, 즉 층내에 선택적으로 정렬된 개구부를 형성하지 않기 때문에 마스크 형성 기술로서 CMP를 사용하는 것은 자명하지 않다. 게다가, CMP 공정이 주의 깊게 설계되지 않는다면 CMP에 의한 재료 제거의 깊이를 조절하기 어렵고 기판 상에 흠집이 생기기 때문에 CMP가 기술자들에 의해 전반적으로 호응을 얻고 있지 않아 CMP를 하드 마스크를 형성하는데 사용한다는 것은 진보한 것이다. CMP는 (슬러리 형태의) 입자물을 발생시키고 이는 세정 단계를 필요로 하기 때문에 CMP 기술은 기술자들에 의해 전반적으로 사용되지 않기 때문에, CMP 단계의 사용은 자명하지 않다. 게다가, 대부분의 제조 설비는 CMP 도구를 구비하지 않는다. 따라서, 대부분의 기술자는 근본적으로 CMP를 하드 마스크를 형성하는 공정으로 생각하지 않을 것이다.
게다가, 본 발명은 하드 마스크의 개구부를 하부에 위치하는 퓨즈부와 자동적으로 정렬하도록 기판 표면상의 높게 위치하는 부분 또는 돌출부를 제거하기 위해 CMP 공정의 고유 특성을 이용한다. 이 때문에, 미세공동(502)은 미세공동 에칭 단계에서 퓨즈부(102) 주위에 올바르게 위치한다.
본 발명의 다른 특성에 따르면, CMP 단계는 연성 패드 즉, 하부 형상에 국부적으로 적응하는 패드를 사용하여 CMP 단계가 유전체 재료를 집적 회로의 다른 돌출부를 바람직하지 않게 제거함 없이 퓨즈부 상부의 돌출부 또는 높게 위치하는 부분만을 제거하도록 수행된다. 선택적으로 또는 추가적으로, 보충 설계 규칙은 집적 회로의 다른 돌출부로부터 유전체 재료가 바람직하게 제거되는 것을 방지하도록 한다. CMP 제거가 바람직하지 않은 돌출된 영역을 보호하기 위하여 전기 퓨즈가 IC의 다른 구조물과 이격하여 위치한다. 선택적으로 또는 추가적으로, CMP로부터 보호될 필요가 있는 구조물 주위에 더미(dummy) 구조물을 위치시킬 수 있다. 이러한 추가의 더미 구조물은 절연된 돌출부 또는 높게 위치한 부분 대신에 높게 위치하는 플래토(plateau)를 형성하고, 이는 CMP 공정에 의해 쉽게 제거되는 경향이 있다.
본 발명이 수 개의 실시예를 통해 설명되었지만, 본 발명의 정신과 범위에 속하는 변경, 치환 및 등가물이 가능하다. 예시를 위해 주로 DRAM에 대해서 설명되었지만, 여기서 설명된 기술에 따라 형성되는 퓨즈는 어떠한 형태의 IC상에 예를 들면, 민감한 소자 보호 및/또는 이진값 제공에 사용할 수 있다. 그러므로 이하의 첨부된 청구항에 본 발명의 정신과 범위에 속하는 변경, 치환 및 등가물이 포함된다.
본 발명에 따르면 전기 퓨즈 제조시 미세공동 에칭을 위한 하드 마스크를 형성하기 위해 포토리소그래피 단계를 사용하지 않는 개선된 기술이 제공된다.
도 1과 도 2는 이해를 돕기 위하여 IC상에 전기적으로 끊어질 수 있는 퓨즈를 형성하는 종래 기술을 도시한다.
도 3 내지 도 6은 본 발명에 따라 IC상에 전기적으로 끊어질 수 있는 퓨즈를 형성하는 개선된 기술을 도시한다.
도 7은 본 발명에 따라 도 6의 전기적으로 끊어질 수 있는 퓨즈를 형성하기 위한 단계를 도시한다.
* 도면의 주요 부분에 대한 부호의 설명 *
102 : 퓨즈부 104 : 기판
302 : 제 1 유전체층 304 : 제 2 유전체층
502 : 미세공동 606 : 제 3 유전체층
Claims (25)
- 반도체 기판 상에 전기적으로 끊어질 수 있는 퓨즈(이하 "전기 퓨즈" 로 약칭 함)를 형성하는 방법으로서,상기 반도체 기판 상에 퓨즈부를 형성하는 단계를 포함하는데, 상기 퓨즈부는 미리 설정된 값을 초과하는 전류가 상기 퓨즈부를 흐를 때 실질적으로 비-도전 상태로 변화하도록 구성되며;상기 퓨즈부 상부에 유전체 재료로 구성된 실질적으로 컨포멀한 제 1 층을 증착하는 단계;상기 제 1 층과 상이한 제 2 층을 상기 제 1 층 상부에 증착하여 유전체 재료로 구성된 돌출부가 상기 퓨즈부 상부에 형성되도록 하는 단계;상기 돌출부 상부의 상기 제 2 층을 관통하는 개구부를 형성하기 위하여 상기 돌출부상에서 화학적-기계 연마(CMP)를 수행하는 단계;상기 퓨즈부 주위에 미세공동을 형성하기 위해 상기 개구부를 통해 상기 제 1 층의 일부를 상기 제 2 층과 상기 퓨즈부에 대해 실질적으로 선택적으로 등방성 에칭하는 단계; 및상기 제 2 층 상부에 유전체 재료로 구성된 실질적으로 컨포멀한 제 3 층을 증착하여 상기 제 2 층의 상기 개구부를 밀봉하는 단계를 포함하는 전기 퓨즈 형성 방법.
- 제 1 항에 있어서, 상기 퓨즈부는 폴리실리콘 도체를 포함하는 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 제 1 항에 있어서, 상기 퓨즈부는 금속 도체를 포함하는 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 제 1 항에 있어서, 상기 제 1 층은 실리콘 산화물층이고 상기 제 2 층은 실리콘 질화물층인 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 제 1 항에 있어서, 상기 제 1 층은 도핑된 산화물층이고 상기 제 2 층은 실리콘 질화물층인 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 제 1 항에 있어서, 상기 제 1 층은 인 도핑된 실리케이트 글래스(PSG)이고 상기 제 2 층은 실리콘 질화물층인 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 제 1 항에 있어서, 상기 제 1 층은 BPSG층이고 상기 제 2 층은 실리콘 질화물층인 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 제 7 항에 있어서, 상기 제 1 층은 고밀도 플라즈마 화학적 기상 증착 공정에 의해 증착되는 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 제 8 항에 있어서, 상기 화학적-기계적 연마는 연성 패드를 사용하는 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 제 1 항에 있어서, 상기 퓨즈부는 실리콘 질화물 라이너로 덮인 폴리실리콘 도체를 포함하는 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 제 1 항에 있어서, 상기 반도체 기판은 DRAM 회로를 제조하기 위해 사용되는 기판인 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 반도체 기판 상에 전기 퓨즈를 형성하는 방법으로서,상기 반도체 기판 상에 퓨즈부를 형성하는 단계를 포함하는데, 상기 퓨즈부는 미리 설정된 전류값을 초과하는 제 1 전류가 상기 퓨즈부를 흐를 때 실질적으로비-도전 상태로 변화하도록 구성되며;상기 퓨즈부 상부에 유전체 재료로 구성된 실질적으로 컨포멀한 제 1 층을 증착하는 단계;상기 제 1 층과는 상이한 유전체 재료로 구성된 실질적으로 컨포멀한 제 2 층을 상기 제 1 층 상부에 증착하여, 상기 제 1 층과 상기 제 2 층을 포함하는 유전체 재료로 구성된 돌출부가 상기 퓨즈부 상부에 형성되도록 하는 단계;상기 돌출부의 상기 제 2 층에 개구부가 형성되도록 상기 돌출부상에서 화학적-기계적 연마를 수행하여 상기 개구부를 통해 상기 제 2 층을 노출시키는 단계;상기 퓨즈부 주위에 미세공동을 형성하기 위하여 상기 제 1 층의 일부를 상기 개구부를 통해 에칭하는 단계를 포함하는데, 상기 에칭은 상기 제 2 층과 상기 퓨즈부에 대해 실질적으로 선택적이며; 및상기 제 2 층 상부에 유전체 재료로 구성된 실질적으로 컨포멀한 제 3 층을 증착하여 상기 미세공동을 밀봉하는 단계를 포함하는, 전기 퓨즈 형성 방법.
- 제 12 항에 있어서, 상기 퓨즈부는 폴리실리콘 도체를 포함하는 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 제 12 항에 있어서, 상기 퓨즈부는 금속 도체를 포함하는 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 제 12 항에 있어서, 상기 제 1 층은 실리콘 산화물층이고 상기 제 2 층은 실리콘 질화물층인 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 제 12 항에 있어서, 상기 제 1 층은 BPSG층이고 상기 제 2 층은 실리콘 질화물층인 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 제 16 항에 있어서, 상기 제 1 층은 고밀도 플라즈마 화학적 기상 증착 공정에 의해 증착되는 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 제 17 항에 있어서, 상기 화학적-기계적 연마는 연성 패드를 사용하는 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 제 12 항에 있어서, 상기 에칭은 등방성 에칭인 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 제 12 항에 있어서, 상기 반도체 기판은 DRAM 회로를 제조하기 위해 사용되는 기판인 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 반도체 기판 상에 전기 퓨즈를 형성하는 방법에 있어서,퓨즈부 상부에 유전체 재료로 구성된 제 1 층과 유전체 재료로 구성된 제 2 층을 포함하는 유전체 재료로 구성된 돌출부를 그 상부에 구비하는 기판을 제공하는 단계를 포함하는데, 상기 퓨즈부는 제 1 전류가 상기 퓨즈부를 흐를 때 실질적으로 비-도전 상태로 변화하도록 구성되며, 상기 제 1 층은 상기 퓨즈부 상부에 제 1 유전체 재료로 구성된 실질적으로 컨포멀한 층이고, 상기 제 2 층은 상기 제 1 층 상부에 상기 제 1 유전체 재료와 상이한 제 2 유전체 재료로 구성된 실질적으로 컨포멀한 층이며; 및상기 돌출부 상의 상기 제 2 층에 개구부가 형성되도록 상기 돌출부상에서 화학적-기계적 연마를 수행하여 상기 개구부를 통해 상기 제 2 층을 노출시키는 단계를 포함하는데, 상기 개구부는 상기 퓨즈부 주위에 미세공동을 형성하기 위하여 상기 개구부를 통해 상기 제 1 층의 일부에 대한 연속한 에칭이 용이하도록 구성되며, 상기 에칭은 상기 제 2 층과 상기 퓨즈부에 대해 선택적으로 수행되는, 전기 퓨즈 형성 방법.
- 제 21 항에 있어서, 상기 에칭은 상기 미세공동을 형성하기 위해 상기 개구부를 통해 수행되는 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 제 22 항에 있어서, 상기 제 2 층 상부에 유전체 재료로 구성된 실질적으로 컨포멀한 제 3 층을 증착하여 상기 미세공동 내부에 상기 퓨즈부를 실질적으로 밀봉하는 단계를 더 포함하는 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 제 22 항에 있어서, 상기 제 1 층은 실리콘 산화물층이고 상기 제 2 층은 실리콘 질화물층인 것을 특징으로 하는 전기 퓨즈 형성 방법.
- 제 21 항에 있어서, 상기 반도체 기판은 DRAM 회로를 제조하기 위해 사용되는 기판인 것을 특징으로 하는 전기 퓨즈 형성 방법.
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