JPH11145478A - 半導体デバイスおよびその製造方法 - Google Patents
半導体デバイスおよびその製造方法Info
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- JPH11145478A JPH11145478A JP9302579A JP30257997A JPH11145478A JP H11145478 A JPH11145478 A JP H11145478A JP 9302579 A JP9302579 A JP 9302579A JP 30257997 A JP30257997 A JP 30257997A JP H11145478 A JPH11145478 A JP H11145478A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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Abstract
(57)【要約】
【課題】 順スタガ形ＴＦＴにおいて、開口率性能を高
め、工程削減により製造コスト低減を実現するととも
に、特にａ−ＳｉＴＦＴアクティブマトリクス表示方式
によるフラットディスプレイＬＣＤに好適な半導体デバ
イスおよびその製造方法を提供する。 【解決手段】 順スタガ形のＴＦＴにおいて、絶縁性基
板１の一面に遮光性絶縁膜２を成膜し、ソース電極５、
ドレイン電極６とドレイン信号線６ａ、ゲート電極１０
とゲート信号線１０ａの各配線下層には遮光性絶縁膜２
を残して存在させるが、この遮光性絶縁膜２の各配線下
層以外のすべては除去している。
め、工程削減により製造コスト低減を実現するととも
に、特にａ−ＳｉＴＦＴアクティブマトリクス表示方式
によるフラットディスプレイＬＣＤに好適な半導体デバ
イスおよびその製造方法を提供する。 【解決手段】 順スタガ形のＴＦＴにおいて、絶縁性基
板１の一面に遮光性絶縁膜２を成膜し、ソース電極５、
ドレイン電極６とドレイン信号線６ａ、ゲート電極１０
とゲート信号線１０ａの各配線下層には遮光性絶縁膜２
を残して存在させるが、この遮光性絶縁膜２の各配線下
層以外のすべては除去している。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
を能動スイッチング素子とするアクティブマトリクス形
表示方式のＬＣＤ（液晶表示装置）、特に液晶フラット
ディスプレイとして好適な半導体デバイスおよびその製
造方法に関する。
を能動スイッチング素子とするアクティブマトリクス形
表示方式のＬＣＤ（液晶表示装置）、特に液晶フラット
ディスプレイとして好適な半導体デバイスおよびその製
造方法に関する。
【０００２】
【従来の技術】近年、液晶フラットディスプレイの駆動
用能動スイッチング素子に薄膜トランジスタ（ＴＦＴ：
Thin Film Transistor）が多用されている。なかでも、
チャネル層に対してゲート電極を上層に配置し、ソース
・ドレイン電極を下層に配置したいわゆる順スタガ(Sta
gger)形は構造が簡単で、フォトリソグラフィ工程も少
なく、製造コストを低減できる利点がある。
用能動スイッチング素子に薄膜トランジスタ（ＴＦＴ：
Thin Film Transistor）が多用されている。なかでも、
チャネル層に対してゲート電極を上層に配置し、ソース
・ドレイン電極を下層に配置したいわゆる順スタガ(Sta
gger)形は構造が簡単で、フォトリソグラフィ工程も少
なく、製造コストを低減できる利点がある。
【０００３】図５は、代表的な順スタガ形ＴＦＴの一例
を示している。ガラス基板などによる絶縁性基板１上
に、金属遮光膜３、透明性層間絶縁膜４、画素電極１
２、ソース電極５、ドレイン電極６、ｎ+ アモルファス
シリコン７、アモルファスシリコン８、ゲート絶縁膜
９、ゲート電極１０を有し、保護絶縁膜１３により被覆
保護されている。ソース電極５とドレイン電極６は、画
素電極１２とこれと同一材料の残留層１４の上に形成さ
れ、ドレイン電極６はその残留層１４を介して画索電極
１２に接続している。
を示している。ガラス基板などによる絶縁性基板１上
に、金属遮光膜３、透明性層間絶縁膜４、画素電極１
２、ソース電極５、ドレイン電極６、ｎ+ アモルファス
シリコン７、アモルファスシリコン８、ゲート絶縁膜
９、ゲート電極１０を有し、保護絶縁膜１３により被覆
保護されている。ソース電極５とドレイン電極６は、画
素電極１２とこれと同一材料の残留層１４の上に形成さ
れ、ドレイン電極６はその残留層１４を介して画索電極
１２に接続している。
【０００４】これに関するものとして、特開平７−２３
９４８１号公報のアクティブマトリクス基板において
は、図５で示すように、ｎ+ アモルファスシリコン７が
ソース電極５側とドレイン電極６側とに分離されている
ものが記載されている。
９４８１号公報のアクティブマトリクス基板において
は、図５で示すように、ｎ+ アモルファスシリコン７が
ソース電極５側とドレイン電極６側とに分離されている
ものが記載されている。
【０００５】この順スタガ形ＴＦＴでは、アモルファス
シリコン８層への光入射によるリーク電流を抑制するた
めに、遮光膜の形成工程を必要とする。
シリコン８層への光入射によるリーク電流を抑制するた
めに、遮光膜の形成工程を必要とする。
【０００６】一方、特開平９−９２６１８号公報のＴＦ
Ｔでは、Ｃｒ膜でカラーフィルタ側に設けられるブラッ
ク・マトリクスをＴＦＴ基板側に形成し、これを遮光層
の形成工程と兼ねている。
Ｔでは、Ｃｒ膜でカラーフィルタ側に設けられるブラッ
ク・マトリクスをＴＦＴ基板側に形成し、これを遮光層
の形成工程と兼ねている。
【０００７】また、特開平５−２１０１１９号公報に記
載された能動マトリクス液晶スクリーン構造において
は、ブラックマトリクスだけでなく、カラーフィルタも
順スタガ形ＴＦＴの下に設け、遮光層の形成工程に兼ね
る技術が提案されている。
載された能動マトリクス液晶スクリーン構造において
は、ブラックマトリクスだけでなく、カラーフィルタも
順スタガ形ＴＦＴの下に設け、遮光層の形成工程に兼ね
る技術が提案されている。
【０００８】
【発明が解決しようとする課題】ところで、図５に示す
例を含む従来の順スタガ形ＴＦＴでは、遮光層を形成す
るためにフォトリソ工程が必要である。そのため、製造
工程の削減が困難で、特に安価な液晶フラットディスプ
レイを製造するのに不利となっている。
例を含む従来の順スタガ形ＴＦＴでは、遮光層を形成す
るためにフォトリソ工程が必要である。そのため、製造
工程の削減が困難で、特に安価な液晶フラットディスプ
レイを製造するのに不利となっている。
【０００９】また、上記公報記載の従来技術にみられる
ように、カラーフィルタ側にブラックマトリクスを設け
ることは、ＴＦＴ基板との重ね精度を考慮に入れる必要
がある。そのことから、画素電極の面積を増大すること
と同意義のいわゆる開口率を高めることが困難である。
ように、カラーフィルタ側にブラックマトリクスを設け
ることは、ＴＦＴ基板との重ね精度を考慮に入れる必要
がある。そのことから、画素電極の面積を増大すること
と同意義のいわゆる開口率を高めることが困難である。
【００１０】したがって、本発明の目的は、順スタガ形
ＴＦＴにおいて、開口率性能を高め、工程削減により製
造コスト低減を実現するとともに、特にａ−ＳｉＴＦＴ
アクティブマトリクス表示方式によるフラットディスプ
レイＬＣＤに好適な半導体デバイスおよびその製造方法
を提供することにある。
ＴＦＴにおいて、開口率性能を高め、工程削減により製
造コスト低減を実現するとともに、特にａ−ＳｉＴＦＴ
アクティブマトリクス表示方式によるフラットディスプ
レイＬＣＤに好適な半導体デバイスおよびその製造方法
を提供することにある。
【００１１】
【課題を解決するための手段】本発明による半導体デバ
イスは、絶縁性基板の一面に成膜された絶縁膜上にソー
ス電極およびドレイン電極を設け、これら両電極のそれ
ぞれ少なくとも一部を覆うようにして、前記絶縁膜上に
アモルファスシリコン（ａ−Ｓｉ）、ゲート絶縁膜およ
びゲート電極がこの順に設けられ、前記ドレイン電極に
画素電極が接続されて、この画素電極ごとに配置される
順スタガ形薄膜トランジスタ素子（ＴＦＴ）によるもの
であって、前記絶縁膜が遮光性を有し、前記ソース電
極、前記ドレイン電極とドレイン信号線、前記ゲート電
極とゲート信号線の各配線下層には前記遮光性絶縁膜が
存在するが、この遮光性絶縁膜の各配線下層以外のすべ
てが除去されてなっている。
イスは、絶縁性基板の一面に成膜された絶縁膜上にソー
ス電極およびドレイン電極を設け、これら両電極のそれ
ぞれ少なくとも一部を覆うようにして、前記絶縁膜上に
アモルファスシリコン（ａ−Ｓｉ）、ゲート絶縁膜およ
びゲート電極がこの順に設けられ、前記ドレイン電極に
画素電極が接続されて、この画素電極ごとに配置される
順スタガ形薄膜トランジスタ素子（ＴＦＴ）によるもの
であって、前記絶縁膜が遮光性を有し、前記ソース電
極、前記ドレイン電極とドレイン信号線、前記ゲート電
極とゲート信号線の各配線下層には前記遮光性絶縁膜が
存在するが、この遮光性絶縁膜の各配線下層以外のすべ
てが除去されてなっている。
【００１２】この場合、遮光性絶縁膜としては、遮光性
有機膜の上に絶縁性無機膜を積層した２層構造とするこ
とができる。
有機膜の上に絶縁性無機膜を積層した２層構造とするこ
とができる。
【００１３】また、係る半導体デバイスは、ａ−ＳｉＴ
ＦＴ表示デバイス、ａ−ＳｉＴＦＴアクティブマトリク
ス形表示方式によるカラー液晶ディスプレイに好適であ
る。
ＦＴ表示デバイス、ａ−ＳｉＴＦＴアクティブマトリク
ス形表示方式によるカラー液晶ディスプレイに好適であ
る。
【００１４】このカラー液晶ディスプレイは、遮光性絶
縁膜の除去されている部分を透明性平坦化膜によって平
坦化した液晶フラットディスプレイとすることができ
る。
縁膜の除去されている部分を透明性平坦化膜によって平
坦化した液晶フラットディスプレイとすることができ
る。
【００１５】一方、本発明の製造方法にあっては、絶縁
膜が遮光性を有し、ソース電極、ドレイン電極とドレイ
ン信号線、ゲート電極とゲート信号線の各配線をマスク
にして、各配線下層を除くすべての部分の前記遮光性絶
縁膜を除去する。
膜が遮光性を有し、ソース電極、ドレイン電極とドレイ
ン信号線、ゲート電極とゲート信号線の各配線をマスク
にして、各配線下層を除くすべての部分の前記遮光性絶
縁膜を除去する。
【００１６】この場合、遮光性絶縁膜を除去した部分に
透明性平坦化膜を成膜して平坦化する。また、画素電極
ごとにａ−ＳｉＴＦＴが配置されたアクティブマトリク
ス形表示方式とする場合、前記画素電極が、ドレイン信
号線およびゲート信号線の少なくともいずれか一方に、
その少なくとも一部が重なり合うように形成し、透明性
平坦化膜を貫通するコンタクトホールを通してドレイン
電極に接続させる。
透明性平坦化膜を成膜して平坦化する。また、画素電極
ごとにａ−ＳｉＴＦＴが配置されたアクティブマトリク
ス形表示方式とする場合、前記画素電極が、ドレイン信
号線およびゲート信号線の少なくともいずれか一方に、
その少なくとも一部が重なり合うように形成し、透明性
平坦化膜を貫通するコンタクトホールを通してドレイン
電極に接続させる。
【００１７】したがって、以上から、遮光性絶縁膜とし
ては、ＴＦＴ形成時のエッチングガスで同時にエッチン
グ可能な材料を選択したことにより、従来からの遮光層
形成工程を省くことができる。このことは、配線材料と
ゲート絶縁膜、ａ−Ｓｉ、遮光性絶縁膜の選択エッチン
グ性を利用することで可能となる。
ては、ＴＦＴ形成時のエッチングガスで同時にエッチン
グ可能な材料を選択したことにより、従来からの遮光層
形成工程を省くことができる。このことは、配線材料と
ゲート絶縁膜、ａ−Ｓｉ、遮光性絶縁膜の選択エッチン
グ性を利用することで可能となる。
【００１８】
【発明の実施の形態】以下、本発明による半導体デバイ
スの実施の形態として、ａ−ＳｉＴＦＴアクティブマト
リクス形表示方式による液晶フラットディスプレイのカ
ラーＬＣＤとその製造方法を図面を参照して詳細に説明
する。
スの実施の形態として、ａ−ＳｉＴＦＴアクティブマト
リクス形表示方式による液晶フラットディスプレイのカ
ラーＬＣＤとその製造方法を図面を参照して詳細に説明
する。
【００１９】図１は、能動スイッチング素子としてアク
ティブマトリクス形表示方式による能動スイッチング素
子であるＴＦＴの１画素領域を示す平面図、図２は図１
のＡ−Ａ線からの断面図を示している。最良の実施の形
態である遮光性絶縁膜２が、ソース電極５、ドレイン電
極６とドレイン信号線６ａ、ゲート電極１０とゲート信
号線１０ａをマスクにしてエッチングされる。
ティブマトリクス形表示方式による能動スイッチング素
子であるＴＦＴの１画素領域を示す平面図、図２は図１
のＡ−Ａ線からの断面図を示している。最良の実施の形
態である遮光性絶縁膜２が、ソース電極５、ドレイン電
極６とドレイン信号線６ａ、ゲート電極１０とゲート信
号線１０ａをマスクにしてエッチングされる。
【００２０】図２に示すように、絶縁性基板１上には遮
光性の有機材料を用いて遮光性絶縁膜２が成膜されてい
る。有機材料として、アクリル系樹脂、ポリイミド、光
硬化性樹脂に着色剤として黒顔料やカーボンブラックを
添加したものを用いることができる。この遮光性絶縁膜
２は、バックチャネルへのブロッキング効果を向上させ
るため、上記のような有機材料の上に無機絶縁膜を積層
して２層構造とすることもできる〔実施例２：図４参
照〕。この場合、無機材料にシリコン酸化膜やシリコン
窒化膜を用いることができる。
光性の有機材料を用いて遮光性絶縁膜２が成膜されてい
る。有機材料として、アクリル系樹脂、ポリイミド、光
硬化性樹脂に着色剤として黒顔料やカーボンブラックを
添加したものを用いることができる。この遮光性絶縁膜
２は、バックチャネルへのブロッキング効果を向上させ
るため、上記のような有機材料の上に無機絶縁膜を積層
して２層構造とすることもできる〔実施例２：図４参
照〕。この場合、無機材料にシリコン酸化膜やシリコン
窒化膜を用いることができる。
【００２１】遮光性絶縁膜２上には、ソース電極５とド
レイン電極６が導電膜によってパターン形成されてい
る。導電膜の材料として、化学的に安定したＩＴＯ（In
dium Tin Oxide）などの透明導電膜の他、Ｍｏ（モリブ
デン）、Ｃｒ（クロム）などの金属を用いることができ
る。Ｍｏを用いる場合は、フッ素系ガスでエッチングが
行われるので、バリアメタルが必要である。
レイン電極６が導電膜によってパターン形成されてい
る。導電膜の材料として、化学的に安定したＩＴＯ（In
dium Tin Oxide）などの透明導電膜の他、Ｍｏ（モリブ
デン）、Ｃｒ（クロム）などの金属を用いることができ
る。Ｍｏを用いる場合は、フッ素系ガスでエッチングが
行われるので、バリアメタルが必要である。
【００２２】ソース電極５とドレイン電極６上に形成さ
れるアモルファスシリコン（ａ−Ｓｉ）８およびゲート
絶縁膜９は、ゲート電極１０をエッチングした後、この
ゲート電極１０をマスクとしてパターニングされる。ゲ
ート絶縁膜９の材料には、シリコン酸化膜、シリコン窒
化膜などが用いられる。ゲート電極１０の材料には、Ａ
ｌ、Ｍｏ、Ｃｒなどが用いられる。
れるアモルファスシリコン（ａ−Ｓｉ）８およびゲート
絶縁膜９は、ゲート電極１０をエッチングした後、この
ゲート電極１０をマスクとしてパターニングされる。ゲ
ート絶縁膜９の材料には、シリコン酸化膜、シリコン窒
化膜などが用いられる。ゲート電極１０の材料には、Ａ
ｌ、Ｍｏ、Ｃｒなどが用いられる。
【００２３】また、本発明の要旨の１つとして、上記各
電極を上から覆って保護しかつ平坦化するために、ポジ
型感光性アクリル系樹脂や非感光性のカルド、ＢＣＢ
（Benzocyclobutene）、シロキサン系フッ素樹脂などの
材料で透明平坦化膜１１が形成されている。感光性樹脂
を用いた場合、現像と同時にコンタクトホールが形成さ
れるが、非感光性樹脂の場合は全硬化後、ドライエッチ
ング装置でコンタクトホールを形成する必要がある。コ
ンタクトホール形成後、透明導電膜ＩＴＯによって画素
電極１２を上層に形成した構造となっている。 〔実施例：１〕図１および図２において、各画素は隣り
合う２本のゲート信号線１０ａと、隣り合う２本のドレ
イン信号線６ａとの交差領域内および交差領域上に位置
する。画素電極１２は、透明性平坦化膜１１を挟んでそ
れぞれゲート信号線１０ａ、ドレイン信号線６ａの端部
に１〜１．５μｍだけ重なり合っている。また、この画
索電極１２は、透明性平坦化膜１１に開孔されたコンタ
クトホールを介してドレイン電極６に接続されている。
電極を上から覆って保護しかつ平坦化するために、ポジ
型感光性アクリル系樹脂や非感光性のカルド、ＢＣＢ
（Benzocyclobutene）、シロキサン系フッ素樹脂などの
材料で透明平坦化膜１１が形成されている。感光性樹脂
を用いた場合、現像と同時にコンタクトホールが形成さ
れるが、非感光性樹脂の場合は全硬化後、ドライエッチ
ング装置でコンタクトホールを形成する必要がある。コ
ンタクトホール形成後、透明導電膜ＩＴＯによって画素
電極１２を上層に形成した構造となっている。 〔実施例：１〕図１および図２において、各画素は隣り
合う２本のゲート信号線１０ａと、隣り合う２本のドレ
イン信号線６ａとの交差領域内および交差領域上に位置
する。画素電極１２は、透明性平坦化膜１１を挟んでそ
れぞれゲート信号線１０ａ、ドレイン信号線６ａの端部
に１〜１．５μｍだけ重なり合っている。また、この画
索電極１２は、透明性平坦化膜１１に開孔されたコンタ
クトホールを介してドレイン電極６に接続されている。
【００２４】図３（ａ）〜（ｆ）は、係るａ−ＳｉＴＦ
Ｔの製造工程順を示している。
Ｔの製造工程順を示している。
【００２５】まず、ガラス基板１上にスピンコート装置
で遮光性絶縁膜２を塗布する。さもなくば、スリットコ
ート装置を用いた場合、遮光性絶縁膜２の材料使用量を
半分以下に削減できる利点がある。遮光性絶縁膜２とし
ては、例えばアクリル系樹脂材料に黒顔料を添加した顔
料分散型アクリル系樹脂を用いている。なお、遮光性絶
縁膜２は、光硬化性樹脂材料やポリイミド樹脂にカーボ
ンブラックまたは黒顔料を添加した材料などであっても
よい。この遮光性絶縁膜２の特性は、誘電率が３．０、
透過率が０．００１％（膜厚１．０μｍ、波長４００ｎ
ｍ）である。また、遮光性絶縁膜２の膜厚は、後工程で
のエッチング性を考慮して、極力薄く形成されるのが望
ましく、可能であれば１μｍ以下の膜厚が好適である。
膜厚は、スピンコート方式であれば、基板回転数で制御
できる。係る顔料分散型アクリル系樹脂を用いた場合、
基板回転数を５５０ｒｐｍ／３０ｓｅｃに設定すると、
０．７μｍの膜厚に形成することができる。遮光性絶縁
膜２を塗布後、Ｎ2 フローの焼成炉にて２５０℃、６０
分間で全硬化させる〔図３（ａ）〕。
で遮光性絶縁膜２を塗布する。さもなくば、スリットコ
ート装置を用いた場合、遮光性絶縁膜２の材料使用量を
半分以下に削減できる利点がある。遮光性絶縁膜２とし
ては、例えばアクリル系樹脂材料に黒顔料を添加した顔
料分散型アクリル系樹脂を用いている。なお、遮光性絶
縁膜２は、光硬化性樹脂材料やポリイミド樹脂にカーボ
ンブラックまたは黒顔料を添加した材料などであっても
よい。この遮光性絶縁膜２の特性は、誘電率が３．０、
透過率が０．００１％（膜厚１．０μｍ、波長４００ｎ
ｍ）である。また、遮光性絶縁膜２の膜厚は、後工程で
のエッチング性を考慮して、極力薄く形成されるのが望
ましく、可能であれば１μｍ以下の膜厚が好適である。
膜厚は、スピンコート方式であれば、基板回転数で制御
できる。係る顔料分散型アクリル系樹脂を用いた場合、
基板回転数を５５０ｒｐｍ／３０ｓｅｃに設定すると、
０．７μｍの膜厚に形成することができる。遮光性絶縁
膜２を塗布後、Ｎ2 フローの焼成炉にて２５０℃、６０
分間で全硬化させる〔図３（ａ）〕。
【００２６】次に、遮光性絶縁膜２の上にＣｒを１５０
０Åの膜厚にスパッタ法で成膜し、フォトリソ工程でソ
ース電極５、ドレイン電極６とこのドレイン信号線６ａ
を形成する〔図３（ｂ）〕。
０Åの膜厚にスパッタ法で成膜し、フォトリソ工程でソ
ース電極５、ドレイン電極６とこのドレイン信号線６ａ
を形成する〔図３（ｂ）〕。
【００２７】その際、遮光性絶縁膜２とＣｒとの密着性
を高めるために、Ｃｒをスパッタリングする前に、遮光
性絶縁膜２の表面を０2プラズマで表面処理する。表面
処理装置として、プラズマエッチング方式によるドライ
・エッチング装置を用い、以下の条件で表面処理を行っ
た。
を高めるために、Ｃｒをスパッタリングする前に、遮光
性絶縁膜２の表面を０2プラズマで表面処理する。表面
処理装置として、プラズマエッチング方式によるドライ
・エッチング装置を用い、以下の条件で表面処理を行っ
た。
【００２８】 ・Ｏ2 流量 ：２００ｓｃｃｍ ・電極間距離 ：１００ｍｍ ・ＲＦパワー ：１２００Ｗ ・温度 ：２０℃ ・圧力 ：１００Ｐａ ・処理時間 ：３０ｓｅｃ ソース電極５とドレイン電極６を形成後、ＰＣＶＤ装置
を用いてオーミック層形成のためのＰＨ3 プラズマ処理
を行い、連続してａ−Ｓｉ８を成膜し、シリコン窒化膜
を成膜してゲート絶縁膜９を形成する。このとき、それ
ぞれの膜厚はａ−Ｓｉ８を３００Å、ゲート絶縁膜９を
３０００Åとした。その上にゲート電極１０としてＡｌ
を２０００Åの膜厚でスパッタ法により成膜し、パター
ニングする。エッチングはＰＨＣ液（リン酸、硝酸、酢
酸よりなる混合液）によってウェットエッチングで行う
〔図３（ｃ）〕。
を用いてオーミック層形成のためのＰＨ3 プラズマ処理
を行い、連続してａ−Ｓｉ８を成膜し、シリコン窒化膜
を成膜してゲート絶縁膜９を形成する。このとき、それ
ぞれの膜厚はａ−Ｓｉ８を３００Å、ゲート絶縁膜９を
３０００Åとした。その上にゲート電極１０としてＡｌ
を２０００Åの膜厚でスパッタ法により成膜し、パター
ニングする。エッチングはＰＨＣ液（リン酸、硝酸、酢
酸よりなる混合液）によってウェットエッチングで行う
〔図３（ｃ）〕。
【００２９】次に、ＤＥ装置（ＲＩＥ方式）により、ａ
−Ｓｉ８、ゲート絶縁膜９、遮光性絶縁膜２をＳＦ6 、
Ｏ2 ガスを用いてエッチングする。ゲート電極１０とゲ
ート信号線１０ａに用いられている金属材料のＡｌと、
ソース電極５、ドレイン電極６、ドレイン信号線６ａに
用いられている金属材料のＣｒは、ＳＦ6 やＯ2 ガスに
よってエッチングされない。そのため、この配線部をマ
スクとして図１の斜線で示す領域の全てがエッチングに
より除去される〔図３（ｄ）〕。エッチング条件は以下
の通りである。
−Ｓｉ８、ゲート絶縁膜９、遮光性絶縁膜２をＳＦ6 、
Ｏ2 ガスを用いてエッチングする。ゲート電極１０とゲ
ート信号線１０ａに用いられている金属材料のＡｌと、
ソース電極５、ドレイン電極６、ドレイン信号線６ａに
用いられている金属材料のＣｒは、ＳＦ6 やＯ2 ガスに
よってエッチングされない。そのため、この配線部をマ
スクとして図１の斜線で示す領域の全てがエッチングに
より除去される〔図３（ｄ）〕。エッチング条件は以下
の通りである。
【００３０】 ・ＳＦ6 流量 ：２００ｓｃｃｍ ・電極間距離 ：１３０ｍｍ ・Ｏ2 流量 ：４０ｓｃｃｍ ・ＲＦパワー ：１２００Ｗ ・圧力 ：１０Ｐａ ・エッチング時間：２８０ｓｅｃ 次に、その上をスピンコートして覆って透明性平坦化膜
１１を成膜する。この膜厚は、誘電率３．０の材料を用
いたことで、２．５μｍの膜厚により各配線と画素電極
の容量を十分小さくすることができた。材料に、例えば
着色剤を含有していない感光性アクリル樹脂を用い、塗
布後、１００℃で２分間で半硬化し、露光後、現像液
（０．４％ＴＭＡＨ：テトラメチルアンモニウムヒドロ
オキサイド）で現像すると、コンタクトホールが形成さ
れる。このとき、透明性平坦化膜１１の透過率を減少さ
せないようにするため、露光装置の光源はｉ線タイプを
用いる〔図３（ｅ）〕。
１１を成膜する。この膜厚は、誘電率３．０の材料を用
いたことで、２．５μｍの膜厚により各配線と画素電極
の容量を十分小さくすることができた。材料に、例えば
着色剤を含有していない感光性アクリル樹脂を用い、塗
布後、１００℃で２分間で半硬化し、露光後、現像液
（０．４％ＴＭＡＨ：テトラメチルアンモニウムヒドロ
オキサイド）で現像すると、コンタクトホールが形成さ
れる。このとき、透明性平坦化膜１１の透過率を減少さ
せないようにするため、露光装置の光源はｉ線タイプを
用いる〔図３（ｅ）〕。
【００３１】次に、画素電極１２としてＩＴＯ（インジ
ウム・スズ酸化物）をスパッタ法により成膜し、フォト
リソ工程でパターニングを行う。画素電極１２の各配線
とのオーバラップは、露光精度を考慮すると、それぞれ
１．５μｍの重ねが必要である。また、エッチングはＨ
Ｃｌガスを用いてドライエッチング装置で行った。ＩＴ
Ｏ膜の膜厚は、コンタクトホールのカバレッジを考えて
８００Åとした〔図３（ｆ）〕。 〔実施例：２〕先の実施例１では、遮光性絶縁膜２に遮
光性の有機絶縁膜を用いたが、こうした遮光性有機絶縁
膜の１層に限定されない。例えば、図４に示すように、
遮光性有機膜（導電性でも可能である）の上に、絶縁性
無機膜１５であるシリコン酸化膜を積層する。ゲート電
極１０を形成するまでの工程は、実施例１と同様である
のでそこまでの説明は省略する。
ウム・スズ酸化物）をスパッタ法により成膜し、フォト
リソ工程でパターニングを行う。画素電極１２の各配線
とのオーバラップは、露光精度を考慮すると、それぞれ
１．５μｍの重ねが必要である。また、エッチングはＨ
Ｃｌガスを用いてドライエッチング装置で行った。ＩＴ
Ｏ膜の膜厚は、コンタクトホールのカバレッジを考えて
８００Åとした〔図３（ｆ）〕。 〔実施例：２〕先の実施例１では、遮光性絶縁膜２に遮
光性の有機絶縁膜を用いたが、こうした遮光性有機絶縁
膜の１層に限定されない。例えば、図４に示すように、
遮光性有機膜（導電性でも可能である）の上に、絶縁性
無機膜１５であるシリコン酸化膜を積層する。ゲート電
極１０を形成するまでの工程は、実施例１と同様である
のでそこまでの説明は省略する。
【００３２】すなわち、ゲート電極１０の形成工程に続
いて、ＤＥ装置（ＲＩＥ方式）でシリコン窒化膜、アモ
ルファスシリコン８、シリコン酸化膜、遮光性絶縁膜２
をＳＦ6 、Ｏ2 ガスを用いてエッチングする。このと
き、ゲート電極１０とゲート信号線１０ａに用いたＡｌ
と、ソース電極５、ドレイン電極６、ドレイン信号線６
ａに用いたＣｒは、いずれもＳＦ6 、Ｏ2 ガスではエッ
チングされない。そのため、配線部をマスクとして図１
の斜線部で示す領域の全てがエッチングされる。この後
の工程は実施例１と同様であるので省略する。 〔実施例：３〕実施例１では、透明平坦化膜１１に感光
性アクリル樹脂を用いた。それに対して、この実施例３
では、非感光性のカルド、ＢＣＢ、シロキサン系フッ素
樹脂などを用いた場合である。特に、ＢＣＢを用いた場
合、透明平坦化膜を形成するまでの前工程は実施例１に
共通する。ＢＣＢの塗布は、スピンコート装置にて行っ
た。下地膜との密着性を向上させるためにカップリング
剤を塗布した後、ＢＣＢの塗布を行った。塗布条件は、
基板回転数７００ｒｐｍで膜厚２．０μｍに形成した。
塗布後、１５０℃で５分間ブリべ−クを行った後、Ｎ2
ガス雰囲気のべ−ク炉で２５０℃、６０分間だけ焼成を
行い、全硬化させる。このとき、ベーク炉中の酸素濃度
を１００ｐｐｍ以下にする必要がある。この全硬化後、
ポジ型感光性レジストを塗布し、露光・現像を行った
後、ドライエッチング装置でコンタクトホールを形成す
る。ＢＣＢは、レジストとの密着性が良好であるので表
面処理を必要としない。ドライエッチング装置は、エッ
チング時のレジストダメージを考慮してプラズマエッチ
ング方式で行った。エッチング条件は次の通りである。
いて、ＤＥ装置（ＲＩＥ方式）でシリコン窒化膜、アモ
ルファスシリコン８、シリコン酸化膜、遮光性絶縁膜２
をＳＦ6 、Ｏ2 ガスを用いてエッチングする。このと
き、ゲート電極１０とゲート信号線１０ａに用いたＡｌ
と、ソース電極５、ドレイン電極６、ドレイン信号線６
ａに用いたＣｒは、いずれもＳＦ6 、Ｏ2 ガスではエッ
チングされない。そのため、配線部をマスクとして図１
の斜線部で示す領域の全てがエッチングされる。この後
の工程は実施例１と同様であるので省略する。 〔実施例：３〕実施例１では、透明平坦化膜１１に感光
性アクリル樹脂を用いた。それに対して、この実施例３
では、非感光性のカルド、ＢＣＢ、シロキサン系フッ素
樹脂などを用いた場合である。特に、ＢＣＢを用いた場
合、透明平坦化膜を形成するまでの前工程は実施例１に
共通する。ＢＣＢの塗布は、スピンコート装置にて行っ
た。下地膜との密着性を向上させるためにカップリング
剤を塗布した後、ＢＣＢの塗布を行った。塗布条件は、
基板回転数７００ｒｐｍで膜厚２．０μｍに形成した。
塗布後、１５０℃で５分間ブリべ−クを行った後、Ｎ2
ガス雰囲気のべ−ク炉で２５０℃、６０分間だけ焼成を
行い、全硬化させる。このとき、ベーク炉中の酸素濃度
を１００ｐｐｍ以下にする必要がある。この全硬化後、
ポジ型感光性レジストを塗布し、露光・現像を行った
後、ドライエッチング装置でコンタクトホールを形成す
る。ＢＣＢは、レジストとの密着性が良好であるので表
面処理を必要としない。ドライエッチング装置は、エッ
チング時のレジストダメージを考慮してプラズマエッチ
ング方式で行った。エッチング条件は次の通りである。
【００３３】 ・ＳＦ6 流量 ：１０ｓｃｃｍ ・Ｏ2 流量 ：２００ｓｃｃｍ ・Ｈｅ流量 ：３００ｓｃｃｍ ・ＲＦパワー ：１２００Ｗ ・圧力 ：１３０Ｐａ ・電極間距離 ：１００ｍｍ ・温度 ：２０℃ ・反応時間 ：１８０ｓｅｃ その後の工程は実施例１と同様であるので説明を省略す
る。
る。
【００３４】
【発明の効果】以上説明したように、本発明によるａ−
ＳｉＴＦＴアクティブマトリクス形表示方式のカラーＬ
ＣＤは液晶フラットディスプレイに最適であり、能動ス
イッチング素子に用いたＴＦＴの遮光層形成工程を省く
ことができる。すなわち、遮光性絶縁膜を用い、ゲート
電極とゲート信号線、ソース電極、ドレイン電極とドレ
イン信号線の各配線をマスクにして、ゲート絶縁膜とａ
−Ｓｉを同時に同一ガスでドライエッチングすること
で、遮光層を形成することができる。この工程削減によ
り、特に液晶フラットディスプレイによるカラーＬＣＤ
の製造コストを低減することができる。
ＳｉＴＦＴアクティブマトリクス形表示方式のカラーＬ
ＣＤは液晶フラットディスプレイに最適であり、能動ス
イッチング素子に用いたＴＦＴの遮光層形成工程を省く
ことができる。すなわち、遮光性絶縁膜を用い、ゲート
電極とゲート信号線、ソース電極、ドレイン電極とドレ
イン信号線の各配線をマスクにして、ゲート絶縁膜とａ
−Ｓｉを同時に同一ガスでドライエッチングすること
で、遮光層を形成することができる。この工程削減によ
り、特に液晶フラットディスプレイによるカラーＬＣＤ
の製造コストを低減することができる。
【００３５】また、ゲート信号線とドレイン信号線の下
に重ねずれが生じることなく遮光層を形成できるので、
光漏れがなく、開口率を向上させることができる。その
結果、光透過率の大きいカラーＬＣＤを提供できる。
に重ねずれが生じることなく遮光層を形成できるので、
光漏れがなく、開口率を向上させることができる。その
結果、光透過率の大きいカラーＬＣＤを提供できる。
【図１】本発明による半導体デバイスの実施の形態であ
るｐ−Ｓｉ形ＴＦＴアクティブマトリクスＬＣＤの一画
素領域を示す平面図である。
るｐ−Ｓｉ形ＴＦＴアクティブマトリクスＬＣＤの一画
素領域を示す平面図である。
【図２】図１のＡ−Ａ線からの断面図である。
【図３】（ａ）〜（ｆ）は実施の形態のＴＦＴ素子の製
造工程を示す断面図である。
造工程を示す断面図である。
【図４】本実施の形態における実施例２を示す断面図で
ある。
ある。
【図５】代表的な従来例のＴＦＴ素子構造を示す断面図
である。
である。
１ 絶縁性基板 ２ 遮光性絶縁膜 ３ 金属遮光膜 ４ 透明性層間絶縁膜 ５ ソース電極 ６ ドレイン電極 ６ａ ドレイン信号線 ７ ｎ+ アモルフアスシリコン ８ アモルファスシリコン（ａ−Ｓｉ） ９ ゲート絶縁膜 １０ ゲート電極 １０ａ ゲート信号線 １１ 透明性平坦化膜 １２ 画素電極 １３ 保護絶縁膜（パッシベーション膜） １４ 残留層 １６ 絶縁性無機膜
Claims (8)
- 【請求項１】絶縁性基板の一面に成膜された絶縁膜上に
ソース電極およびドレイン電極を設け、これら両電極の
それぞれ少なくとも一部を覆うようにして、前記絶縁膜
上にアモルファスシリコン（ａ−Ｓｉ）、ゲート絶縁膜
およびゲート電極がこの順に設けられ、前記ドレイン電
極に画素電極が接続されて、この画素電極ごとに配置さ
れる順スタガ形薄膜トランジスタ素子（ＴＦＴ）による
半導体デバイスであって、 前記絶縁膜が遮光性を有し、前記ソース電極、前記ドレ
イン電極とドレイン信号線、前記ゲート電極とゲート信
号線の各配線下層には前記遮光性絶縁膜が存在するが、
この遮光性絶縁膜の各配線下層以外のすべてが除去され
てなっていることを特徴とする半導体デバイス。 - 【請求項２】前記遮光性絶縁膜が、遮光性有機膜の上に
絶縁性無機膜を積層した２層構造となっていることを特
徴とする請求項１に記載の半導体デバイス。 - 【請求項３】ａ−ＳｉＴＦＴ表示デバイスとして構成さ
れていることを特徴とする請求項１または２に記載の半
導体デバイス。 - 【請求項４】ａ−ＳｉＴＦＴアクティブマトリクス形表
示方式によるカラー液晶ディスプレイとして構成される
ことを特徴とする請求項１または２に記載の半導体デバ
イス。 - 【請求項５】前記絶縁膜の除去されている部分が透明性
平坦化膜によって平坦化されている液晶フラットディス
プレイとしたことを特徴とする請求項４に記載のカラー
液晶ディスプレイ。 - 【請求項６】絶縁性基板の一面に成膜された絶縁膜上に
ソース電極およびドレイン電極を設け、これら両電極の
それぞれ少なくとも一部を覆うようにして、前記絶縁膜
上にアモルファスシリコン（ａ−Ｓｉ）、ゲート絶縁膜
およびゲート電極がこの順に設けられ、前記ドレイン電
極に画素電極が接続され、この画素電極ごとに配置され
る順スタガ形薄膜トランジスタ素子（ＴＦＴ）による半
導体デバイスの製造方法であって、 前記絶縁膜が遮光性を有し、前記ソース電極、前記ドレ
イン電極とドレイン信号線、前記ゲート電極とゲート信
号線の各配線をマスクにして、各配線下層を除くすべて
の部分の前記遮光性絶縁膜を除去することを特徴とする
半導体デバイスの製造方法。 - 【請求項７】前記遮光性絶縁膜を除去した部分に透明性
平坦化膜を成膜して平坦化することを特徴とする液晶フ
ラットディスプレイによる請求項６に記載の半導体デバ
イスの製造方法。 - 【請求項８】前記画素電極ごとにａ−ＳｉＴＦＴが配置
されたアクティブマトリクス形表示方式であり、前記画
素電極が、前記ドレイン信号線および前記ゲート信号線
の少なくともいずれか一方に、その少なくとも一部が重
なり合うように形成され、前記透明性平坦化膜を貫通す
るコンタクトホールを通して、前記ドレイン電極に接続
することを特徴とする請求項７に記載の液晶フラットデ
ィスプレイ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9302579A JP3022443B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体デバイスおよびその製造方法 |
| TW087116884A TW445394B (en) | 1997-11-05 | 1998-10-09 | Semiconductor device and method of making the same |
| DE69835793T DE69835793T2 (de) | 1997-11-05 | 1998-10-26 | Halbleitervorrichtung und Verfahren zum Herstellen derselben |
| EP98120242A EP0915365B1 (en) | 1997-11-05 | 1998-10-26 | Thin-film transistor with light-shielding film for use in liquid crystal devices, and method of making the same |
| US09/185,640 US6262436B1 (en) | 1997-11-05 | 1998-11-04 | Semiconductor device and method of making the same |
| KR1019980047384A KR100323367B1 (ko) | 1997-11-05 | 1998-11-05 | 반도체디바이스및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9302579A JP3022443B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体デバイスおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145478A true JPH11145478A (ja) | 1999-05-28 |
| JP3022443B2 JP3022443B2 (ja) | 2000-03-21 |
Family
ID=17910686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9302579A Expired - Fee Related JP3022443B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体デバイスおよびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6262436B1 (ja) |
| EP (1) | EP0915365B1 (ja) |
| JP (1) | JP3022443B2 (ja) |
| KR (1) | KR100323367B1 (ja) |
| DE (1) | DE69835793T2 (ja) |
| TW (1) | TW445394B (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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