JPH11145290A - スタンダードセル配置方法 - Google Patents
スタンダードセル配置方法Info
- Publication number
- JPH11145290A JPH11145290A JP9304789A JP30478997A JPH11145290A JP H11145290 A JPH11145290 A JP H11145290A JP 9304789 A JP9304789 A JP 9304789A JP 30478997 A JP30478997 A JP 30478997A JP H11145290 A JPH11145290 A JP H11145290A
- Authority
- JP
- Japan
- Prior art keywords
- net
- belonging
- output terminal
- input terminal
- standard cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 同じネットに属する出力端子から入力端子へ
の各信号の伝達の際に、その信号伝達の遅延の値の差が
大きくならないようにするためのセル配置を、容易に決
定することができるスタンダードセル配置方法を提供す
る。 【解決手段】 同じネットに属する出力端子５１から入
力端子５２，５３までの距離の差を小さくし、同じネッ
トに属する出力端子５１から入力端子５２，５３への信
号伝達の際の遅延の値の差が大きくならないようにす
る。
の各信号の伝達の際に、その信号伝達の遅延の値の差が
大きくならないようにするためのセル配置を、容易に決
定することができるスタンダードセル配置方法を提供す
る。 【解決手段】 同じネットに属する出力端子５１から入
力端子５２，５３までの距離の差を小さくし、同じネッ
トに属する出力端子５１から入力端子５２，５３への信
号伝達の際の遅延の値の差が大きくならないようにす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣチップの一種
であるＶＬＳＩ内の各素子のセル単位でのレイアウトに
おけるスタンダードセル配置方法に関するものである。
であるＶＬＳＩ内の各素子のセル単位でのレイアウトに
おけるスタンダードセル配置方法に関するものである。
【０００２】
【従来の技術】従来から、ＩＣチップの一種でありスタ
ンダードセルを用いたＶＬＳＩにおいて、その内部の各
素子のセル単位でのレイアウトは、一般的に、以下のよ
うな手順で行なわれている。 手順（１）；スタンダードセルの配置 手順（２）；スタンダードセルとＩ／Ｏセルおよび機能
ブロック間の配線 これらのうち、手順（１）を行なう方法をスタンダード
セル配置方法といい、従来のスタンダードセル配置方法
について、以下に説明する。
ンダードセルを用いたＶＬＳＩにおいて、その内部の各
素子のセル単位でのレイアウトは、一般的に、以下のよ
うな手順で行なわれている。 手順（１）；スタンダードセルの配置 手順（２）；スタンダードセルとＩ／Ｏセルおよび機能
ブロック間の配線 これらのうち、手順（１）を行なう方法をスタンダード
セル配置方法といい、従来のスタンダードセル配置方法
について、以下に説明する。
【０００３】図２はＶＬＳＩ内の各素子のセル単位での
レイアウトの一例を示す内部構成図である。図２におい
て、２０はＩ／Ｏセル、２１はスタンダードセル、２２
は機能ブロックを示す。
レイアウトの一例を示す内部構成図である。図２におい
て、２０はＩ／Ｏセル、２１はスタンダードセル、２２
は機能ブロックを示す。
【０００４】従来のスタンダードセル配置方法として
は、例えば、Ｍを２以上の整数とする時、Ｍ個のスタン
ダードセル２１を接続するネットの仮想配線長を、Ｍ個
のスタンダードセル２１を囲む最小矩形の半周囲長で近
似し、その最小矩形の半周囲長の全ネットに関する総和
を最小化するように配置する方法、あるいは、３以上の
Ｎ個のスタンダードセル２１を接続するネットを除去
し、Ｎ個のスタンダードセル２１から２個を取り出すす
べての組合せに対して２端子ネットを形成して、すべて
の２端子ネットの仮想配線長の総和を最小化するように
配置する方法が一般的であった。
は、例えば、Ｍを２以上の整数とする時、Ｍ個のスタン
ダードセル２１を接続するネットの仮想配線長を、Ｍ個
のスタンダードセル２１を囲む最小矩形の半周囲長で近
似し、その最小矩形の半周囲長の全ネットに関する総和
を最小化するように配置する方法、あるいは、３以上の
Ｎ個のスタンダードセル２１を接続するネットを除去
し、Ｎ個のスタンダードセル２１から２個を取り出すす
べての組合せに対して２端子ネットを形成して、すべて
の２端子ネットの仮想配線長の総和を最小化するように
配置する方法が一般的であった。
【０００５】図３は、従来のスタンダードセル配置方法
において、３以上のＮ個のスタンダードセルを接続する
ネットを除去する方法を示す図であり、図４は、従来の
スタンダードセル配置方法において、２端子ネットを形
成する方法を示す図である。例えば、図３に示す出力端
子３１と入力端子３２および入力端子３３を接続するネ
ット３０を除去すると、図４に示すように、出力端子３
１と入力端子３２とを接続するネット３４、出力端子３
１と入力端子３３とを接続するネット３５、および入力
端子３２と入力端子３３とを接続するネット３６が形成
される。
において、３以上のＮ個のスタンダードセルを接続する
ネットを除去する方法を示す図であり、図４は、従来の
スタンダードセル配置方法において、２端子ネットを形
成する方法を示す図である。例えば、図３に示す出力端
子３１と入力端子３２および入力端子３３を接続するネ
ット３０を除去すると、図４に示すように、出力端子３
１と入力端子３２とを接続するネット３４、出力端子３
１と入力端子３３とを接続するネット３５、および入力
端子３２と入力端子３３とを接続するネット３６が形成
される。
【０００６】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来のスタンダードセル配置方法では、同じネット
に属する入力端子の数が多い場合、出力端子を持つスタ
ンダードセルも入力端子を持つスタンダードセルも同じ
扱いとなるため、同じネットに属する出力端子から入力
端子への各信号の伝達の際に、その信号伝達の遅延の値
の差が大きくなることがあるという問題点を有してい
た。
うな従来のスタンダードセル配置方法では、同じネット
に属する入力端子の数が多い場合、出力端子を持つスタ
ンダードセルも入力端子を持つスタンダードセルも同じ
扱いとなるため、同じネットに属する出力端子から入力
端子への各信号の伝達の際に、その信号伝達の遅延の値
の差が大きくなることがあるという問題点を有してい
た。
【０００７】本発明は、上記従来の問題点を解決するも
ので、同じネットに属する出力端子から入力端子への各
信号の伝達の際に、その信号伝達の遅延の値の差が大き
くならないようにするためのセル配置を、容易に決定す
ることができるスタンダードセル配置方法を提供する。
ので、同じネットに属する出力端子から入力端子への各
信号の伝達の際に、その信号伝達の遅延の値の差が大き
くならないようにするためのセル配置を、容易に決定す
ることができるスタンダードセル配置方法を提供する。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めに本発明のスタンダードセル配置方法は、同じネット
に属する出力端子から入力端子までの距離の差を小さく
し、同じネットに属する出力端子から入力端子への信号
伝達の際の遅延の値の差が大きくならないようにするこ
とを特徴とする。
めに本発明のスタンダードセル配置方法は、同じネット
に属する出力端子から入力端子までの距離の差を小さく
し、同じネットに属する出力端子から入力端子への信号
伝達の際の遅延の値の差が大きくならないようにするこ
とを特徴とする。
【０００９】以上により、同じネットに属する出力端子
から入力端子への各信号の伝達の際に、その信号伝達の
遅延の値の差が大きくならないようにするためのセル配
置を、容易に決定することができる。
から入力端子への各信号の伝達の際に、その信号伝達の
遅延の値の差が大きくならないようにするためのセル配
置を、容易に決定することができる。
【００１０】
【発明の実施の形態】本発明の請求項１に記載のスタン
ダードセル配置方法は、ＩＣチップの一種であるＶＬＳ
Ｉ内において、ネットで接続されるスタンダードセルの
集合を配置するスタンダードセル配置方法であって、前
記スタンダードセルの配置の際に、前記スタンダードセ
ルの集合のうち、３個以上のスタンダードセルを接続す
るネットのすべてあるいは一部を、前記ネットに属する
すべての出力端子各々と前記ネットに属するすべての入
力端子各々とを接続する２端子ネットに分割し、前記ス
タンダードセルの集合を配置する方法とする。
ダードセル配置方法は、ＩＣチップの一種であるＶＬＳ
Ｉ内において、ネットで接続されるスタンダードセルの
集合を配置するスタンダードセル配置方法であって、前
記スタンダードセルの配置の際に、前記スタンダードセ
ルの集合のうち、３個以上のスタンダードセルを接続す
るネットのすべてあるいは一部を、前記ネットに属する
すべての出力端子各々と前記ネットに属するすべての入
力端子各々とを接続する２端子ネットに分割し、前記ス
タンダードセルの集合を配置する方法とする。
【００１１】この方法によると、同じネットに属する出
力端子から入力端子までの距離の差を小さくし、同じネ
ットに属する出力端子から入力端子への信号伝達の際の
遅延の値の差が大きくならないようにする。
力端子から入力端子までの距離の差を小さくし、同じネ
ットに属する出力端子から入力端子への信号伝達の際の
遅延の値の差が大きくならないようにする。
【００１２】以下、本発明の実施の形態を示すタンダー
ドセル配置方法について、図面を参照しながら具体的に
説明する。図１は本実施の形態のスタンダードセル配置
方法における処理手順を示すフロー図である。
ドセル配置方法について、図面を参照しながら具体的に
説明する。図１は本実施の形態のスタンダードセル配置
方法における処理手順を示すフロー図である。
【００１３】このスタンダードセル配置方法は、図１
（ａ）に示すように、最初にステップ１０において、属
するスタンダードセルの個数が３以上のＮ個（Ｎは整
数）のネットを１つ抽出し、ステップ１１において、抽
出されたネットを除去する。次にステップ１２におい
て、抽出されたネットに属するすべての出力端子各々と
前記のネットに属するすべての入力端子各々とを接続す
る２端子ネットを形成する。例えば、ステップ１１にお
いて除去されたネットが、図５に示すネット５０のよう
に、出力端子５１と入力端子５２および入力端子５３と
を接続している場合には、ステップ１２において形成さ
れるネットは、図６に示すように、出力端子５１と入力
端子５２とを接続するネット５４および出力端子５１と
入力端子５３とを接続するネット５５の２本になる。
（ａ）に示すように、最初にステップ１０において、属
するスタンダードセルの個数が３以上のＮ個（Ｎは整
数）のネットを１つ抽出し、ステップ１１において、抽
出されたネットを除去する。次にステップ１２におい
て、抽出されたネットに属するすべての出力端子各々と
前記のネットに属するすべての入力端子各々とを接続す
る２端子ネットを形成する。例えば、ステップ１１にお
いて除去されたネットが、図５に示すネット５０のよう
に、出力端子５１と入力端子５２および入力端子５３と
を接続している場合には、ステップ１２において形成さ
れるネットは、図６に示すように、出力端子５１と入力
端子５２とを接続するネット５４および出力端子５１と
入力端子５３とを接続するネット５５の２本になる。
【００１４】ステップ１２では、図１（ｂ）に示すよう
に、最初にステップ１２０において、抽出されたネット
に属する出力端子を１つ抽出する。次にステップ１２１
において、抽出されたネットに属する入力端子を１つ抽
出する。次にステップ１２２において、抽出した出力端
子と抽出した入力端子とを接続する２端子ネットを形成
する。次にステップ１２３において、抽出されたネット
に属する入力端子が残っているかどうかを判定し、残っ
ていればステップ１２１に戻り、最後にステップ１２４
において、抽出されたネットに属する出力端子が残って
いるかどうかを判定し、残っていればステップ１２０に
戻る。
に、最初にステップ１２０において、抽出されたネット
に属する出力端子を１つ抽出する。次にステップ１２１
において、抽出されたネットに属する入力端子を１つ抽
出する。次にステップ１２２において、抽出した出力端
子と抽出した入力端子とを接続する２端子ネットを形成
する。次にステップ１２３において、抽出されたネット
に属する入力端子が残っているかどうかを判定し、残っ
ていればステップ１２１に戻り、最後にステップ１２４
において、抽出されたネットに属する出力端子が残って
いるかどうかを判定し、残っていればステップ１２０に
戻る。
【００１５】つづいて、図１（ａ）に示すように、ステ
ップ１３において、ステップ１０で抽出されないで残っ
たネットで、ネットに属するスタンダードセルの個数が
３以上のネットが残っているかどうかを判定し、残って
いればステップ１０に戻り、最後にステップ１４におい
て、スタンダードセルの配置を行う。
ップ１３において、ステップ１０で抽出されないで残っ
たネットで、ネットに属するスタンダードセルの個数が
３以上のネットが残っているかどうかを判定し、残って
いればステップ１０に戻り、最後にステップ１４におい
て、スタンダードセルの配置を行う。
【００１６】なお、上記のステップ１０において、属す
るスタンダードセルの個数が３以上のＮ個（Ｎは整数）
のネットのうち、例えばクロック端子に接続するものを
抽出し、ステップ１３において、ステップ１０で抽出さ
れないで残ったネットで、ネットに属するスタンダード
セルの個数が３以上のネットのうち、例えばクロック端
子に接続するものが残っているかどうかを判定するよう
にしてもよい。
るスタンダードセルの個数が３以上のＮ個（Ｎは整数）
のネットのうち、例えばクロック端子に接続するものを
抽出し、ステップ１３において、ステップ１０で抽出さ
れないで残ったネットで、ネットに属するスタンダード
セルの個数が３以上のネットのうち、例えばクロック端
子に接続するものが残っているかどうかを判定するよう
にしてもよい。
【００１７】以上の方法によって、同じネットに属する
出力端子から入力端子までの距離の差を小さくし、同じ
ネットに属する出力端子から入力端子への信号伝達の際
の遅延の値の差が大きくならないようにすることができ
る。
出力端子から入力端子までの距離の差を小さくし、同じ
ネットに属する出力端子から入力端子への信号伝達の際
の遅延の値の差が大きくならないようにすることができ
る。
【００１８】その結果、同じネットに属する出力端子か
ら入力端子への各信号の伝達の際に、その信号伝達の遅
延の値の差が大きくならないようにするためのセル配置
を、容易に決定することができる。
ら入力端子への各信号の伝達の際に、その信号伝達の遅
延の値の差が大きくならないようにするためのセル配置
を、容易に決定することができる。
【００１９】
【発明の効果】以上のように本発明によれば、同じネッ
トに属する出力端子から入力端子までの距離の差を小さ
くし、同じネットに属する出力端子から入力端子への信
号伝達の際の遅延の値の差が大きくならないようにする
ことができる。
トに属する出力端子から入力端子までの距離の差を小さ
くし、同じネットに属する出力端子から入力端子への信
号伝達の際の遅延の値の差が大きくならないようにする
ことができる。
【００２０】そのため、同じネットに属する出力端子か
ら入力端子への各信号の伝達の際に、その信号伝達の遅
延の値の差が大きくならないようにするためのセル配置
を、容易に決定することができる。
ら入力端子への各信号の伝達の際に、その信号伝達の遅
延の値の差が大きくならないようにするためのセル配置
を、容易に決定することができる。
【図１】本発明の実施の形態のスタンダードセル配置方
法の処理を示すフロー図
法の処理を示すフロー図
【図２】一般的なＶＬＳＩの内部レイアウトの説明図
【図３】従来のスタンダードセル配置方法におけるネッ
トの除去前の回路図
トの除去前の回路図
【図４】同従来例の方法における２端子ネットの形成後
の回路図
の回路図
【図５】本発明の実施の形態のスタンダードセル配置方
法でのネット除去前の回路図
法でのネット除去前の回路図
【図６】同実施の形態の方法における２端子ネットの形
成後の回路図
成後の回路図
２０ Ｉ／Ｏセル ２１ スタンダードセル ２２ 機能ブロック ５０ 除去されるネット ５１ 出力端子 ５２，５３ 入力端子 ５４，５５ 形成されるネット
Claims (1)
- 【請求項１】 ＩＣチップの一種であるＶＬＳＩ内にお
いて、ネットで接続されるスタンダードセルの集合を配
置するスタンダードセル配置方法であって、前記スタン
ダードセルの配置の際に、前記スタンダードセルの集合
のうち、３個以上のスタンダードセルを接続するネット
のすべてあるいは一部を、前記ネットに属するすべての
出力端子各々と前記ネットに属するすべての入力端子各
々とを接続する２端子ネットに分割し、前記スタンダー
ドセルの集合を配置することを特徴とするスタンダード
セル配置方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9304789A JPH11145290A (ja) | 1997-11-07 | 1997-11-07 | スタンダードセル配置方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9304789A JPH11145290A (ja) | 1997-11-07 | 1997-11-07 | スタンダードセル配置方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145290A true JPH11145290A (ja) | 1999-05-28 |
Family
ID=17937264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9304789A Pending JPH11145290A (ja) | 1997-11-07 | 1997-11-07 | スタンダードセル配置方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145290A (ja) |
-
1997
- 1997-11-07 JP JP9304789A patent/JPH11145290A/ja active Pending
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