JPH11134869A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH11134869A JPH11134869A JP9294577A JP29457797A JPH11134869A JP H11134869 A JPH11134869 A JP H11134869A JP 9294577 A JP9294577 A JP 9294577A JP 29457797 A JP29457797 A JP 29457797A JP H11134869 A JPH11134869 A JP H11134869A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
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Abstract
(57)【要約】
【課題】 カップリング容量による信号干渉を削減した
半導体記憶回路を提供する。 【解決手段】 データ読出線106,107が非選択状態のと
きはデータ選択線110が”Ｌ”レベルのため、ＮＭＯＳ
トランジスタ124,125がオンとなり、データ読出線106,1
07にコンデンサ126,127の容量が付加されている。その
ため、データ選択線110が”Ｈ”レベルになった直後に
おける、カップリング容量112の影響によるデータ読出
線106の電位上昇は少なくなる。その後データ読出線106
にメモリセルデータが伝達されるが、この時ＮＭＯＳト
ランジスタ124,125がオフ状態になるためデータ読出線1
06の容量が軽減され、データの読み出し速度に影響を与
えることはない。
半導体記憶回路を提供する。 【解決手段】 データ読出線106,107が非選択状態のと
きはデータ選択線110が”Ｌ”レベルのため、ＮＭＯＳ
トランジスタ124,125がオンとなり、データ読出線106,1
07にコンデンサ126,127の容量が付加されている。その
ため、データ選択線110が”Ｈ”レベルになった直後に
おける、カップリング容量112の影響によるデータ読出
線106の電位上昇は少なくなる。その後データ読出線106
にメモリセルデータが伝達されるが、この時ＮＭＯＳト
ランジスタ124,125がオフ状態になるためデータ読出線1
06の容量が軽減され、データの読み出し速度に影響を与
えることはない。
Description
【０００１】
【発明の属する技術分野】本発明は、データ線のカップ
リング容量による読み出し劣化の改善を図った半導体記
憶回路に関する。
リング容量による読み出し劣化の改善を図った半導体記
憶回路に関する。
【０００２】
【従来の技術】近年、半導体設計ルールの微細化が進む
に従い、半導体チップ内の信号線同士がカップリング容
量により干渉を受け易くなってきている。特にメモリセ
ルのデータ読出線のように電位変化の微小な信号線は、
周辺回路で使用される電位変化の大きい信号線との間に
発生するカップリング容量の影響を受け易く、その影響
により読み出し遅れや最悪データが反転してしまうなど
の誤動作を起こしてしまう。
に従い、半導体チップ内の信号線同士がカップリング容
量により干渉を受け易くなってきている。特にメモリセ
ルのデータ読出線のように電位変化の微小な信号線は、
周辺回路で使用される電位変化の大きい信号線との間に
発生するカップリング容量の影響を受け易く、その影響
により読み出し遅れや最悪データが反転してしまうなど
の誤動作を起こしてしまう。
【０００３】図４は従来の半導体記憶回路の構成例（以
下、従来例１と称する）を示す回路図、図５は図４に示
した回路の動作波形図である。図４において、401はメ
モリセル、402,403はメモリセル401の相補なビット線、
404,405及び406,407はデータ読出線であり、408はデー
タ読出線のプリチャージ・バランス線、409はメモリセ
ル401のワード選択線、410はデータ選択線である。ま
た、412はデータ読出線406とデータ選択線410の間に発
生するカップリング容量、413はデータ読出線406自身が
持つ寄生容量、414はデータ読出線407自身が持つ寄生容
量である。
下、従来例１と称する）を示す回路図、図５は図４に示
した回路の動作波形図である。図４において、401はメ
モリセル、402,403はメモリセル401の相補なビット線、
404,405及び406,407はデータ読出線であり、408はデー
タ読出線のプリチャージ・バランス線、409はメモリセ
ル401のワード選択線、410はデータ選択線である。ま
た、412はデータ読出線406とデータ選択線410の間に発
生するカップリング容量、413はデータ読出線406自身が
持つ寄生容量、414はデータ読出線407自身が持つ寄生容
量である。
【０００４】次に、上述の半導体記憶回路の動作につい
て、図５を用いて説明する。まず、プリチャージ・バラ
ンス線408を”Ｌ”（ロー）レベルにすることにより、
ビット線402,403及びデータ読出線404,405,406,407は”
Ｈ”（ハイ）レベルに初期化されているものとする。ま
た定電流源を提供しセンスアンプ419を活性するセンス
アンプ活性信号421も、センスアンプ419が動作する十分
前から活性されているものとする。
て、図５を用いて説明する。まず、プリチャージ・バラ
ンス線408を”Ｌ”（ロー）レベルにすることにより、
ビット線402,403及びデータ読出線404,405,406,407は”
Ｈ”（ハイ）レベルに初期化されているものとする。ま
た定電流源を提供しセンスアンプ419を活性するセンス
アンプ活性信号421も、センスアンプ419が動作する十分
前から活性されているものとする。
【０００５】時刻ｔ０においてデータ選択線410が活性
される（”Ｈ”レベルになる）と、データ選択線410は
電位変化の大きな信号であるため、カップリング容量41
2によりデータ読出線406の電位が上昇する。同時にワー
ド選択線409が活性されると、ビット線402,403がメモリ
セル401が保持しているデータに伴い”Ｈ”レベルと”
Ｌ”レベルのレベル差を生じる。そしてデータ選択線41
0の活性によりオン状態となったＰＭＯＳトランジスタ4
15,416を介して、データ読出線404,405にビット線402,4
03のレベルが伝わり、さらにバイポーラトランジスタ41
7,718を介してデータ読出線406,407にデータ読出線404,
405のデータが伝わる。
される（”Ｈ”レベルになる）と、データ選択線410は
電位変化の大きな信号であるため、カップリング容量41
2によりデータ読出線406の電位が上昇する。同時にワー
ド選択線409が活性されると、ビット線402,403がメモリ
セル401が保持しているデータに伴い”Ｈ”レベルと”
Ｌ”レベルのレベル差を生じる。そしてデータ選択線41
0の活性によりオン状態となったＰＭＯＳトランジスタ4
15,416を介して、データ読出線404,405にビット線402,4
03のレベルが伝わり、さらにバイポーラトランジスタ41
7,718を介してデータ読出線406,407にデータ読出線404,
405のデータが伝わる。
【０００６】しかしながら、データ読出線406は、デー
タ選択線410とのカップリング容量412の影響により、デ
ータ選択線410が”Ｈ”レベルに切り替わったときに、
初期状態の電位よりも更に電位が上昇してしまう。その
ため、データ読出線406が”Ｌ”データを、データ読出
線407が”Ｈ”データを受け取った場合でも、データを
受け取った直後ではデータ読出線406の電位の方がデー
タ読出線407の電位より高くなり、データ読出線406のデ
ータが”Ｌ”データと、次段のセンスアンプ419で認識
されるための電位まで、データ読出線406の電位が下が
るまでの時間Δｔ２が長くかかってしまい、その結果、
正常な出力を行うまでの時間が遅くなるという問題があ
った。
タ選択線410とのカップリング容量412の影響により、デ
ータ選択線410が”Ｈ”レベルに切り替わったときに、
初期状態の電位よりも更に電位が上昇してしまう。その
ため、データ読出線406が”Ｌ”データを、データ読出
線407が”Ｈ”データを受け取った場合でも、データを
受け取った直後ではデータ読出線406の電位の方がデー
タ読出線407の電位より高くなり、データ読出線406のデ
ータが”Ｌ”データと、次段のセンスアンプ419で認識
されるための電位まで、データ読出線406の電位が下が
るまでの時間Δｔ２が長くかかってしまい、その結果、
正常な出力を行うまでの時間が遅くなるという問題があ
った。
【０００７】そこで、読み出し時間を改善するために考
えられた他の半導体記憶回路の構成例（以下、従来例２
と称する）を図６に示す。図７は図６に示した回路の動
作波形図である。これは特許公報（特開平２−９０８６
号）に記載されているように、カップリング対策として
接地電位であるシールド線622を付け加えたものであ
る。
えられた他の半導体記憶回路の構成例（以下、従来例２
と称する）を図６に示す。図７は図６に示した回路の動
作波形図である。これは特許公報（特開平２−９０８６
号）に記載されているように、カップリング対策として
接地電位であるシールド線622を付け加えたものであ
る。
【０００８】次に、上述の半導体記憶回路の動作につい
て、図７を用いて説明する。先の従来例１と同様に、時
刻ｔ０においてデータ選択線610とワード選択線609が活
性されると、ビット線602,603がメモリセル601が保持し
ているデータに伴い”Ｈ”レベルと”Ｌ”レベルのレベ
ル差が生じる。そしてデータ選択線610の活性によりオ
ン状態となったＰＭＯＳトランジスタ615,616を介し
て、データ読出線604,605にビット線602,603のレベルが
伝わり、さらにバイポーラトランジスタ617,618を介し
てデータ読出線606,607にデータ読出線604,605のデータ
が伝わる。ここでデータ読出線606は、シールド線622が
あるためデータ選択線610のカップリング容量の影響を
受けず、データ読出線606の受け取ったデータが”Ｌ”
データの場合でも、データ読出線606のデータが”Ｌ”
データと、次段のセンスアンプ619で認識されるための
電位まで、データ読出線606の電位が下がるまでの時間
Δｔ３は、従来例１におけるΔｔ２と比較すると短くな
る。その結果、正常な出力を行うまでの時間は改善され
る。
て、図７を用いて説明する。先の従来例１と同様に、時
刻ｔ０においてデータ選択線610とワード選択線609が活
性されると、ビット線602,603がメモリセル601が保持し
ているデータに伴い”Ｈ”レベルと”Ｌ”レベルのレベ
ル差が生じる。そしてデータ選択線610の活性によりオ
ン状態となったＰＭＯＳトランジスタ615,616を介し
て、データ読出線604,605にビット線602,603のレベルが
伝わり、さらにバイポーラトランジスタ617,618を介し
てデータ読出線606,607にデータ読出線604,605のデータ
が伝わる。ここでデータ読出線606は、シールド線622が
あるためデータ選択線610のカップリング容量の影響を
受けず、データ読出線606の受け取ったデータが”Ｌ”
データの場合でも、データ読出線606のデータが”Ｌ”
データと、次段のセンスアンプ619で認識されるための
電位まで、データ読出線606の電位が下がるまでの時間
Δｔ３は、従来例１におけるΔｔ２と比較すると短くな
る。その結果、正常な出力を行うまでの時間は改善され
る。
【０００９】しかしながら、半導体プロセス上におい
て、カップリングの影響を受け易いデータ読出線とデー
タ選択線が同一工程で形成され平面的な位置関係にある
場合には、全てのデータ読出線とデータ選択線間にシー
ルド線を配置する必要があり、メモリセル部付近の読み
出し回路部のように、信号線が多く複雑な構造で繰り返
し配置される場所においては、半導体チップ上に占める
面積増大を招き、微細化には不向きである。また、他の
回路や信号線の特性劣化を生ずると共に、半導体チップ
の集積度を向上させる際の妨げとなる。さらに、多層配
線プロセスにおいてデータ読出線と選択信号が別工程で
形成されて上下構造での位置関係にある場合、シールド
の効果を得るためには、更に別工程のシールド配線を隔
てて上下にデータ読出線と選択信号線を配置する必要が
生じ、製造工程が増えてより一層複雑な構造になるとい
う問題があった。
て、カップリングの影響を受け易いデータ読出線とデー
タ選択線が同一工程で形成され平面的な位置関係にある
場合には、全てのデータ読出線とデータ選択線間にシー
ルド線を配置する必要があり、メモリセル部付近の読み
出し回路部のように、信号線が多く複雑な構造で繰り返
し配置される場所においては、半導体チップ上に占める
面積増大を招き、微細化には不向きである。また、他の
回路や信号線の特性劣化を生ずると共に、半導体チップ
の集積度を向上させる際の妨げとなる。さらに、多層配
線プロセスにおいてデータ読出線と選択信号が別工程で
形成されて上下構造での位置関係にある場合、シールド
の効果を得るためには、更に別工程のシールド配線を隔
てて上下にデータ読出線と選択信号線を配置する必要が
生じ、製造工程が増えてより一層複雑な構造になるとい
う問題があった。
【００１０】
【発明が解決しようとする課題】本発明はこのような点
を考慮してなされたもので、メモリセルのデータを伝達
するデータ線のうち、カップリングの影響を受け易いデ
ータ線にスイッチを設け、そのスイッチをデータ選択信
号で制御してデータ線に容量を付加することにより、デ
ータ読み出し時間の遅れを低減させ、なおかつシールド
線を用いないことにより、信号線特性の劣化、製造工程
の増加、及び構造の複雑化による半導体チップの集積度
の低下、などの防止を図った半導体記憶回路を提供する
ことを目的とする。
を考慮してなされたもので、メモリセルのデータを伝達
するデータ線のうち、カップリングの影響を受け易いデ
ータ線にスイッチを設け、そのスイッチをデータ選択信
号で制御してデータ線に容量を付加することにより、デ
ータ読み出し時間の遅れを低減させ、なおかつシールド
線を用いないことにより、信号線特性の劣化、製造工程
の増加、及び構造の複雑化による半導体チップの集積度
の低下、などの防止を図った半導体記憶回路を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】請求項１記載の発明は、
複数のメモリセルと、前記メモリセルのデータが読み出
される相補のデータ読出線と、データを読み出すべき前
記メモリセルを選択するデータ選択線とを具備してなる
半導体記憶回路において、前記データ読出線に一端が接
続され、前記データ選択線の信号によってオン／オフ制
御されるスイッチ手段と、前記スイッチ手段の他端と接
地間に介挿された容量とを具備してなる半導体記憶回路
である。請求項２記載の発明は、請求項１記載の半導体
記憶回路において、前記スイッチ手段が、前記相補のデ
ータ読出線の各々に接続された第１，第２のトランジス
タであり、前記容量は、前記第１，第２のトランジスタ
の各他端と接地間に各々介挿された第１，第２の容量で
あることを特徴とする。請求項３記載の発明は、請求項
１記載の半導体記憶回路において、前記スイッチ手段
が、前記相補のデータ読出線の各々に接続された第１，
第２のトランジスタであり、前記容量は、前記第１，第
２のトランジスタの各他端と接地間に共通に介挿された
第３の容量であることを特徴とする。
複数のメモリセルと、前記メモリセルのデータが読み出
される相補のデータ読出線と、データを読み出すべき前
記メモリセルを選択するデータ選択線とを具備してなる
半導体記憶回路において、前記データ読出線に一端が接
続され、前記データ選択線の信号によってオン／オフ制
御されるスイッチ手段と、前記スイッチ手段の他端と接
地間に介挿された容量とを具備してなる半導体記憶回路
である。請求項２記載の発明は、請求項１記載の半導体
記憶回路において、前記スイッチ手段が、前記相補のデ
ータ読出線の各々に接続された第１，第２のトランジス
タであり、前記容量は、前記第１，第２のトランジスタ
の各他端と接地間に各々介挿された第１，第２の容量で
あることを特徴とする。請求項３記載の発明は、請求項
１記載の半導体記憶回路において、前記スイッチ手段
が、前記相補のデータ読出線の各々に接続された第１，
第２のトランジスタであり、前記容量は、前記第１，第
２のトランジスタの各他端と接地間に共通に介挿された
第３の容量であることを特徴とする。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明する。図１は本発明の一実施形態
による半導体記憶回路の構成を示す回路図である。この
図において、101はメモリセル、102,103はメモリセル10
1の相補なビット線、104,105及び106,107はデータ読出
線であり、108はデータ読出線のプリチャージ・バラン
ス線、109はメモリセル101のワード選択線、110はデー
タ選択線である。また、112はデータ読出線106とデータ
選択線110の間に発生するカップリング容量、113はデー
タ読出線106自身が持つ寄生容量、114はデータ読出線10
7自身が持つ寄生容量である。そして、データ読出線10
6,107からはＮＭＯＳトランジスタ125,126を介し、コン
デンサ126,127が接続されている。ＮＭＯＳトランジス
タ124,125のゲート入力はインバータ129によりデータ選
択線110が反転した信号128から行われる。
実施形態について説明する。図１は本発明の一実施形態
による半導体記憶回路の構成を示す回路図である。この
図において、101はメモリセル、102,103はメモリセル10
1の相補なビット線、104,105及び106,107はデータ読出
線であり、108はデータ読出線のプリチャージ・バラン
ス線、109はメモリセル101のワード選択線、110はデー
タ選択線である。また、112はデータ読出線106とデータ
選択線110の間に発生するカップリング容量、113はデー
タ読出線106自身が持つ寄生容量、114はデータ読出線10
7自身が持つ寄生容量である。そして、データ読出線10
6,107からはＮＭＯＳトランジスタ125,126を介し、コン
デンサ126,127が接続されている。ＮＭＯＳトランジス
タ124,125のゲート入力はインバータ129によりデータ選
択線110が反転した信号128から行われる。
【００１３】図３は図１に示した実施形態の動作波形図
である。まず、プリチャージ・バランス線108を”Ｌ”
レベルにすることにより、ビット線102,103及びデータ
読出線104,105,106,107は”Ｈ”レベルに初期化されて
いるものとする。また、初期状態ではデータ選択線110
は非活性（”Ｌ”レベル）のため、データ選択線110の
反転信号128が”Ｈ”レベルとなり、ＮＭＯＳトランジ
スタ124,125がオン状態にある。そのため、データ読出
線106,107にはコンデンサ126,127の持つ容量が加算され
ている状態になる。そして、定電流源を提供しセンスア
ンプ119を活性するセンスアンプ活性信号121も、センス
アンプ119が動作する十分前から活性されているものと
する。
である。まず、プリチャージ・バランス線108を”Ｌ”
レベルにすることにより、ビット線102,103及びデータ
読出線104,105,106,107は”Ｈ”レベルに初期化されて
いるものとする。また、初期状態ではデータ選択線110
は非活性（”Ｌ”レベル）のため、データ選択線110の
反転信号128が”Ｈ”レベルとなり、ＮＭＯＳトランジ
スタ124,125がオン状態にある。そのため、データ読出
線106,107にはコンデンサ126,127の持つ容量が加算され
ている状態になる。そして、定電流源を提供しセンスア
ンプ119を活性するセンスアンプ活性信号121も、センス
アンプ119が動作する十分前から活性されているものと
する。
【００１４】時刻ｔ０においてデータ選択線110が活性
される（”Ｈ”レベルになる）と、データ選択線110は
電位変化の大きな信号であるため、カップリング容量11
2によりデータ読出線106の電位が上昇する。ただし、デ
ータ読出線106にはコンデンサ126の持つ容量が加算され
ているため、カップリング容量112によるデータ読出線1
06の電位上昇量は、コンデンサ126を持たない場合に比
べると削減される。その後インバータ129により信号128
がデータ選択線110の反転値になると、データ選択線110
の反転信号128が”Ｌ”レベルとなり、ＮＭＯＳトラン
ジスタ124,125がオフ状態になり、データ読出線106,107
の容量はコンデンサ126,127の持つ容量だけ少なくな
る。
される（”Ｈ”レベルになる）と、データ選択線110は
電位変化の大きな信号であるため、カップリング容量11
2によりデータ読出線106の電位が上昇する。ただし、デ
ータ読出線106にはコンデンサ126の持つ容量が加算され
ているため、カップリング容量112によるデータ読出線1
06の電位上昇量は、コンデンサ126を持たない場合に比
べると削減される。その後インバータ129により信号128
がデータ選択線110の反転値になると、データ選択線110
の反転信号128が”Ｌ”レベルとなり、ＮＭＯＳトラン
ジスタ124,125がオフ状態になり、データ読出線106,107
の容量はコンデンサ126,127の持つ容量だけ少なくな
る。
【００１５】データ選択線110が活性されるのと同時に
ワード選択線109が活性されると、ビット線102,103がメ
モリセル101が記憶しているデータに伴い”Ｈ”レベル
と”Ｌ”レベルのレベル差が生じる。そしてデータ選択
線110の活性によりオン状態となったＰＭＯＳトランジ
スタ115,116を介して、データ読出線104,105にビット線
102,103のレベルが伝わり、さらにバイポーラトランジ
スタ117,118を介してデータ読出線106,107にデータ読出
線104,105のデータが伝わる。
ワード選択線109が活性されると、ビット線102,103がメ
モリセル101が記憶しているデータに伴い”Ｈ”レベル
と”Ｌ”レベルのレベル差が生じる。そしてデータ選択
線110の活性によりオン状態となったＰＭＯＳトランジ
スタ115,116を介して、データ読出線104,105にビット線
102,103のレベルが伝わり、さらにバイポーラトランジ
スタ117,118を介してデータ読出線106,107にデータ読出
線104,105のデータが伝わる。
【００１６】ここでデータ読出線106,107にデータ読出
線104,105のデータが伝わるとき、データ読出線106,107
はコンデンサ126,127の持つ容量が切り離されているた
め、コンデンサ126,127がデータの伝達を遅らせる要因
にはならない。そして、データ読出線106の受け取った
データが”Ｌ”データの場合でも、データ読出線110と
のカップリング容量112の影響によるデータ読出線106の
電位上昇量が少ないため、データ読出線106のデータ
が”Ｌ”データと、次段のセンスアンプ119で認識され
るための電位まで、データ読出線106の電位が下がるま
での時間Δｔ１は短くなる。その結果、ワード選択線10
9とデータ選択線110が活性してから正常な出力を行うま
での時間は改善される。
線104,105のデータが伝わるとき、データ読出線106,107
はコンデンサ126,127の持つ容量が切り離されているた
め、コンデンサ126,127がデータの伝達を遅らせる要因
にはならない。そして、データ読出線106の受け取った
データが”Ｌ”データの場合でも、データ読出線110と
のカップリング容量112の影響によるデータ読出線106の
電位上昇量が少ないため、データ読出線106のデータ
が”Ｌ”データと、次段のセンスアンプ119で認識され
るための電位まで、データ読出線106の電位が下がるま
での時間Δｔ１は短くなる。その結果、ワード選択線10
9とデータ選択線110が活性してから正常な出力を行うま
での時間は改善される。
【００１７】次に、本発明の一実施形態の効果を、具体
的に従来例１（図４）と比較する。図４において、寄生
容量413の容量値をCa4、カップリング容量412の容量値
をCc4、データ選択線410がΔVs4［V］変化したときのカ
ップリング容量412の影響によるデータ読出線406の電位
上昇量をΔV4［V］とすると、
的に従来例１（図４）と比較する。図４において、寄生
容量413の容量値をCa4、カップリング容量412の容量値
をCc4、データ選択線410がΔVs4［V］変化したときのカ
ップリング容量412の影響によるデータ読出線406の電位
上昇量をΔV4［V］とすると、
【数１】 となる。ここで、Ca4＝0.2［pF］、Cc4＝0.002［pF］で
あるとき、データ選択線410の電位が0［V］から3［V］
に変化するときΔVs4＝3［V］となるから、ΔV4＝30［m
V］となる。
あるとき、データ選択線410の電位が0［V］から3［V］
に変化するときΔVs4＝3［V］となるから、ΔV4＝30［m
V］となる。
【００１８】本発明の一実施形態の図１において、寄生
容量113の容量値をCa1、カップリング容量112の容量値
をCc1、スイッチ124を介して接続したコンデンサ126の
容量値をCb1、データ選択線110がΔVs1［V］変化したと
きのカップリング容量112の影響によるデータ読出線106
の電位上昇量をΔV1［V］とすると、
容量113の容量値をCa1、カップリング容量112の容量値
をCc1、スイッチ124を介して接続したコンデンサ126の
容量値をCb1、データ選択線110がΔVs1［V］変化したと
きのカップリング容量112の影響によるデータ読出線106
の電位上昇量をΔV1［V］とすると、
【数２】 となる。ここで、Ca1＝0.2［pF］、Cc1＝0.002［pF］、
Cb1＝1［pF］であるとき、データ選択線110の電位が0
［V］から3［V］に変化するときΔVs1＝3［V］となるか
ら、ΔV1＝5［mV］となる。
Cb1＝1［pF］であるとき、データ選択線110の電位が0
［V］から3［V］に変化するときΔVs1＝3［V］となるか
ら、ΔV1＝5［mV］となる。
【００１９】データ読出線が”Ｌ”データを受けた場
合、”Ｌ”データに移行するまで電位の減少が行われる
が、この電位減少に1［mV］当たり10［ps］の時間が必
要だとすると、本発明の一実施形態でのデータ読出線10
6の電位上昇量は、従来例１と比較して25［mV］だけ抑
えられているため、次段のセンスアンプ119が”Ｌ”デ
ータと認識するまでの時間は、従来例１よりも250［p
s］だけ短い。その結果、データを出力するまでの読み
出し時間が短縮されることになる。
合、”Ｌ”データに移行するまで電位の減少が行われる
が、この電位減少に1［mV］当たり10［ps］の時間が必
要だとすると、本発明の一実施形態でのデータ読出線10
6の電位上昇量は、従来例１と比較して25［mV］だけ抑
えられているため、次段のセンスアンプ119が”Ｌ”デ
ータと認識するまでの時間は、従来例１よりも250［p
s］だけ短い。その結果、データを出力するまでの読み
出し時間が短縮されることになる。
【００２０】同じ条件で、本発明の一実施形態と従来例
２（図６）を比較する。従来例２では、データ読出線60
6がカップリング容量の影響を受けないために電位上昇
は発生しない。一方、本発明の一実施形態でのデータ読
出線106の方は5［mV］の電位上昇が起こってしまうた
め、次段のセンスアンプ119が”Ｌ”データと認識する
までの時間は、従来例２よりも50［ps］多く時間がかか
ってしまう。
２（図６）を比較する。従来例２では、データ読出線60
6がカップリング容量の影響を受けないために電位上昇
は発生しない。一方、本発明の一実施形態でのデータ読
出線106の方は5［mV］の電位上昇が起こってしまうた
め、次段のセンスアンプ119が”Ｌ”データと認識する
までの時間は、従来例２よりも50［ps］多く時間がかか
ってしまう。
【００２１】しかし、従来例２は固定電位のシールド線
を配置する必要があるため、例えば同一工程で配線を形
成する場合、データ線とデータ選択線、シールド線の３
本を平行に配置する必要がある。そのため本発明の一実
施形態と比較すると配線領域を１本分多く必要とする。
配線幅をＷ［μm］、配線間隔をＳ［μm］、配線長をＬ
［μm］とすると、従来例２ではセンスアンプ619に接続
される相補なデータ読出線１組当たり、（３Ｗ＋２Ｓ）
×Ｌ［μm2］の配線面積が必要となる。本発明の一実施
形態では、シールド線を用いないため（２Ｗ＋Ｓ）×Ｌ
［μm2］の配線面積で済む。ここで配線幅Ｗと配線間隔
Ｓが等しいとすると、従来例２では５Ｗ×Ｌ［μm2］、
本発明の一実施形態では３Ｗ×Ｌ［μm2］の配線面積と
なり、本発明の一実施形態では、従来例２と比較して５
分の３の面積で回路を構成できる。
を配置する必要があるため、例えば同一工程で配線を形
成する場合、データ線とデータ選択線、シールド線の３
本を平行に配置する必要がある。そのため本発明の一実
施形態と比較すると配線領域を１本分多く必要とする。
配線幅をＷ［μm］、配線間隔をＳ［μm］、配線長をＬ
［μm］とすると、従来例２ではセンスアンプ619に接続
される相補なデータ読出線１組当たり、（３Ｗ＋２Ｓ）
×Ｌ［μm2］の配線面積が必要となる。本発明の一実施
形態では、シールド線を用いないため（２Ｗ＋Ｓ）×Ｌ
［μm2］の配線面積で済む。ここで配線幅Ｗと配線間隔
Ｓが等しいとすると、従来例２では５Ｗ×Ｌ［μm2］、
本発明の一実施形態では３Ｗ×Ｌ［μm2］の配線面積と
なり、本発明の一実施形態では、従来例２と比較して５
分の３の面積で回路を構成できる。
【００２２】通常、半導体記憶回路は多くのセンスアン
プを持ち、例えば９入出力×32ブロック構成の場合288
台のセンスアンプの前段にてこの発明を適用することが
でき、このときの配線幅Ｗ＝1［μm］、配線間隔Ｓ＝1
［μm］、配線長Ｌ＝100［μm］であるとすると、（Ｗ
＋Ｓ）×Ｌ×288＝57,600［μm2］の半導体チップ面積
を削減することができる。
プを持ち、例えば９入出力×32ブロック構成の場合288
台のセンスアンプの前段にてこの発明を適用することが
でき、このときの配線幅Ｗ＝1［μm］、配線間隔Ｓ＝1
［μm］、配線長Ｌ＝100［μm］であるとすると、（Ｗ
＋Ｓ）×Ｌ×288＝57,600［μm2］の半導体チップ面積
を削減することができる。
【００２３】また、上記実施形態によれば、データ読出
線１本に対し１つのコンデンサを付加していたが、複数
のデータ読出線に対して１つのコンデンサを付加しても
上記実施形態と同等の役割を果たす回路を構成できる。
図２に、データ読出線２本に対して１つのコンデンサを
付加している例を示す。
線１本に対し１つのコンデンサを付加していたが、複数
のデータ読出線に対して１つのコンデンサを付加しても
上記実施形態と同等の役割を果たす回路を構成できる。
図２に、データ読出線２本に対して１つのコンデンサを
付加している例を示す。
【００２４】
【発明の効果】以上説明した様に、本発明によれば、ス
イッチ手段と容量を追加するだけで、素子の配置方法な
どが要因で発生するカップリングによるデータ読出線の
電位上昇が減少するので、データ読み出し時間の遅れが
防止できるという効果が得られる。また、上記のスイッ
チ手段を制御する信号は、周辺回路で使用されるデータ
選択線のため、他に制御信号を付加する必要はなく、従
って、従来例２で用いたシールド線と比較すると小規模
な素子の追加で済むので、微細化にも適し、製造工程の
増加もなく、複雑な回路付近での適用も可能であり、さ
らには、周囲の配線の配置にも制限がなく、周囲の回路
特性の劣化が防止できるという効果が得られる。
イッチ手段と容量を追加するだけで、素子の配置方法な
どが要因で発生するカップリングによるデータ読出線の
電位上昇が減少するので、データ読み出し時間の遅れが
防止できるという効果が得られる。また、上記のスイッ
チ手段を制御する信号は、周辺回路で使用されるデータ
選択線のため、他に制御信号を付加する必要はなく、従
って、従来例２で用いたシールド線と比較すると小規模
な素子の追加で済むので、微細化にも適し、製造工程の
増加もなく、複雑な回路付近での適用も可能であり、さ
らには、周囲の配線の配置にも制限がなく、周囲の回路
特性の劣化が防止できるという効果が得られる。
【図１】 本発明の一実施形態による半導体記憶回路の
回路図である。
回路図である。
【図２】 本発明の他の実施形態による半導体記憶回路
の回路図である。
の回路図である。
【図３】 図１に示す半導体記憶回路の動作波形図であ
る。
る。
【図４】 従来技術による半導体記憶回路の回路図であ
る。
る。
【図５】 図４に示す半導体記憶回路の動作波形図であ
る。
る。
【図６】 従来技術による半導体記憶回路の回路図であ
る。
る。
【図７】 図６に示す半導体記憶回路の動作波形図であ
る。
る。
101,201,401,601 メモリセル 102,103,202,203,402,403,602,603 ビット線 104,105,106,107,204,205,206,207,404,405,406,407,60
4,605,606,607 データ読出線 108,208,408,608 プリチャージ・バランス線 109,209,409,609 ワード選択線 110,210,410,610 データ選択線 112,212,412 カップリング容量 113,114,213,214,413,414,613,614 寄生容量 115,116,215,216,415,416,615,616 ＰＭＯＳトランジ
スタ 117,118,217,218,417,418,617,618 バイポーラトラン
ジスタ 119,219,419,619 センスアンプ 121,221,421,621 センスアンプ活性信号 622 シールド線 124,125,224,225 ＮＭＯＳトランジスタ 126,127,226 コンデンサ 128,228 データ選択線の反転信号 129,229 インバータ
4,605,606,607 データ読出線 108,208,408,608 プリチャージ・バランス線 109,209,409,609 ワード選択線 110,210,410,610 データ選択線 112,212,412 カップリング容量 113,114,213,214,413,414,613,614 寄生容量 115,116,215,216,415,416,615,616 ＰＭＯＳトランジ
スタ 117,118,217,218,417,418,617,618 バイポーラトラン
ジスタ 119,219,419,619 センスアンプ 121,221,421,621 センスアンプ活性信号 622 シールド線 124,125,224,225 ＮＭＯＳトランジスタ 126,127,226 コンデンサ 128,228 データ選択線の反転信号 129,229 インバータ
Claims (3)
- 【請求項１】 複数のメモリセルと、前記メモリセルの
データが読み出される相補のデータ読出線と、データを
読み出すべき前記メモリセルを選択するデータ選択線と
を具備する半導体記憶回路において、 前記データ読出線に一端が接続され、前記データ選択線
の信号によってオン／オフ制御されるスイッチ手段と、 前記スイッチ手段の他端と接地間に介挿された容量と、
を具備してなる半導体記憶回路。 - 【請求項２】 前記スイッチ手段は、前記相補のデータ
読出線の各々に接続された第１，第２のトランジスタで
あり、前記容量は、前記第１，第２のトランジスタの各
他端と接地間に各々介挿された第１，第２の容量である
ことを特徴とする請求項１記載の半導体記憶回路。 - 【請求項３】 前記スイッチ手段は、前記相補のデータ
読出線の各々に接続された第１，第２のトランジスタで
あり、前記容量は、前記第１，第２のトランジスタの各
他端と接地間に共通に介挿された第３の容量であること
を特徴とする請求項１記載の半導体記憶回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9294577A JP3043680B2 (ja) | 1997-10-27 | 1997-10-27 | 半導体記憶回路 |
| TW087117646A TW407272B (en) | 1997-10-27 | 1998-10-23 | Semiconductor memory circuit |
| KR1019980044830A KR100280246B1 (ko) | 1997-10-27 | 1998-10-26 | 반도체 메모리회로 |
| US09/178,831 US6072731A (en) | 1997-10-27 | 1998-10-26 | Semiconductor memory circuit |
| CN98123544A CN1215895A (zh) | 1997-10-27 | 1998-10-27 | 半导体存储电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9294577A JP3043680B2 (ja) | 1997-10-27 | 1997-10-27 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11134869A true JPH11134869A (ja) | 1999-05-21 |
| JP3043680B2 JP3043680B2 (ja) | 2000-05-22 |
Family
ID=17809588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9294577A Expired - Fee Related JP3043680B2 (ja) | 1997-10-27 | 1997-10-27 | 半導体記憶回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6072731A (ja) |
| JP (1) | JP3043680B2 (ja) |
| KR (1) | KR100280246B1 (ja) |
| CN (1) | CN1215895A (ja) |
| TW (1) | TW407272B (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3005223B2 (ja) * | 1988-06-27 | 2000-01-31 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| JPH0738567B2 (ja) * | 1993-02-10 | 1995-04-26 | 日本電気株式会社 | 狭帯域フィルタ |
| US5574695A (en) * | 1994-03-04 | 1996-11-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device with bit line load circuit for high speed operation |
-
1997
- 1997-10-27 JP JP9294577A patent/JP3043680B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-23 TW TW087117646A patent/TW407272B/zh not_active IP Right Cessation
- 1998-10-26 KR KR1019980044830A patent/KR100280246B1/ko not_active IP Right Cessation
- 1998-10-26 US US09/178,831 patent/US6072731A/en not_active Expired - Fee Related
- 1998-10-27 CN CN98123544A patent/CN1215895A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN1215895A (zh) | 1999-05-05 |
| KR100280246B1 (ko) | 2001-03-02 |
| JP3043680B2 (ja) | 2000-05-22 |
| TW407272B (en) | 2000-10-01 |
| US6072731A (en) | 2000-06-06 |
| KR19990037384A (ko) | 1999-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000215 |
|
| LAPS | Cancellation because of no payment of annual fees |